JP2012156191A - 積層型電子部品及び電子部品の実装構造 - Google Patents

Abstract

【課題】低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品を提供する。
【解決手段】フェライトビーズインダクタ１２，１３は、磁性体層２４と内部電極２５ａ〜２５ｈとが実装基板に対して略垂直になるように主面１８ａの長辺方向に積層されているフェライトビーズ素体１８と、フェライトビーズ素体１８の主面１８ｂに互いに離間して配置される第１及び第２の外部電極１９ｂ，２０ｂとを備えている。内部電極２５ａ〜２５ｈは、主面１８ａの短辺方向に伸びる主電極部３１と、主電極部３１を第１及び第２の外部電極１９ｂ，２０ｂそれぞれに接続する引き出し電極部３３，３５とを有し、主面１８ａ，１８ｂの対向方向において主電極部３１の幅ｔ１がフェライトビーズ素体１８の厚みＴの５０％以上の長さとなっている。
【選択図】図６

Description

本発明は、積層型電子部品及び当該積層型電子部品を含む電子部品の実装構造に関する。特に本発明は、積層ビーズインダクタ及び当該積層ビーズインダクタと積層コンデンサとの実装構造に関する。

電源や信号等の配線を介したノイズの漏洩や侵入を防止するためのノイズフィルタとして、例えば特許文献１に記載のインダクタとコンデンサとが組み合わされた電子部品や特許文献２に記載の電子部品が従来知られている。

特開２００７−２３４７５５号公報 特開２００３−２７２９２３号公報

近年、電子機器の高周波化に伴い、電子機器に用いられる部品についても高周波化に対応することが求められている。しかしながら、上記特許文献１等に記載された従来の電子部品では、高周波に対応すべく高周波帯域での抵抗成分を大きくすると、低周波帯域での直流抵抗も含め、全帯域での抵抗、ひいてはインピーダンスが大きくなってしまう。

そこで、本願出願人は、例えば、特願２０１０−２７９０１０号において、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる電子部品の実装構造を提案している。そして、このような実装構造に適した電子部品が望まれている。

本発明は、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品、及び、当該積層型電子部品を含む電子部品の実装構造を提供することを目的とする。

上記課題を解決するために、本発明に係る積層型電子部品は、第１の方向に対向している第１及び第２の主面と、主面間を連結するように第１の方向と交差する第２の方向に伸び且つ互いに対向する第１及び第２の側面と、主面間を連結するように第１及び第２の方向と交差する第３の方向に伸び且つ互いに対向する第３及び第４の側面とを有し、第２の方向に磁性体層と内部電極とが積層されている素体と、素体の第１及び第２の主面の少なくとも一方に互いに離間して配置される第１及び第２の外部電極とを備えている。この積層型電子部品では、内部電極は、第３の方向に伸びる主電極部と当該主電極部を第１及び第２の外部電極それぞれに接続する引き出し電極部とを有し、主面が対向する第１の方向において主電極部の幅ｔ１が素体の厚みＴの５０％以上の長さとなっている。

また、本発明に係る電子部品の実装構造は、電流を供給するための電源ラインに接続される電子部品の実装構造であって、電子部品として、コンデンサと上記構成の積層型電子部品であるビーズインダクタとを備え、電源ラインの間に、コンデンサとビーズインダクタとが直列となるように実装される。

この実装構造によれば、コンデンサとビーズインダクタとが直列となるように電源ライン間に接続されるので、ビーズインダクタの抵抗成分がコンデンサの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）として作用する。ビーズインダクタの抵抗成分は、直流抵抗成分と高周波帯域で増加する損失との和で構成される。よって、この実装構造によれば、高周波帯域でのインピーダンスを増加させることが可能になり、高周波ノイズを好適に除去することが可能となる。一方、ビーズインダクタは、低周波帯域では抵抗成分よりもむしろインダクタ成分が機能するため、上記実装構造によれば低周波帯域ではインピーダンスを小さく保つことが可能となる。そして、低周波ノイズに対しては、コンデンサを実装しているため、当該コンデンサでその低周波ノイズは吸収され好適に除去することができる。

ところで、このビーズインダクタでは、両主面の対向方向（第１の方向）に内部電極等を積層（水平積層）するのではなく、それと交差する第２の方向に内部電極等を積層し、内部電極が基板に対して略垂直に実装される構成としている。このため、上記実装構造等において本発明に係るビーズインダクタを用いた場合、内部電極等を第２の方向に多層化することにより、ビーズインダクタの抵抗成分の構成の１つである直流抵抗成分を小さくすることができる。つまり、このビーズインダクタを用いることにより、低周波帯域では更に低ＥＳＲとすることができ、高周波帯域では高ＥＳＲとすることができる。

しかも、上記のビーズインダクタでは、主面の対向方向（第１の方向）において主電極部の幅ｔ１が素体の厚みＴの５０％以上の長さとなるように幅広に構成されている。このため、このビーズインダクタによれば、直流抵抗成分を更に小さくすることができる。

なお、特許文献２に記載の電子部品では、この電子部品単体で高周波帯域のノイズをも除去しようとしているため、高周波帯域で極めて高いインピーダンスとなることが要求され（図９（ｂ）参照）、主電極部の幅を細くせざるを得ないが、本発明に係るビーズインダクタでは、主として上記実装構造でコンデンサと共に用いられるため、ビーズインダクタ単体では高周波帯域である程度の高インピーダンスとなればよく（図９（ａ）参照）、特許文献２に記載の電子部品とは異なる上記構成を採用することができる。そして、本発明に係るビーズインダクタでは、このような独特の構成を採用できることから、特許文献２の電子部品よりも直流抵抗成分を格段に小さくすることが可能となっている。

また、上記のビーズインダクタでは、磁性体層と内部電極とが積層される第２の方向における素体の幅寸法Ｗは、主電極部が伸びる第３方向における素体の幅寸法Ｌよりも長くなっていることが好ましい。この場合、内部電極の積層数を更に多層化させることができ、それにより直流抵抗を更に小さくすることができる。水平積層の場合、積層数を増加させると電流経路が長くなってしまい、積層数の増加がそのまま直流抵抗の低下に結びつかない場合もあり得るが、本実施形態のような積層方向であれば、内部電極の積層数を増やすことによって確実に直流抵抗を低下させることができる。

また、上記のビーズインダクタでは、第１の方向において主電極部の幅ｔ１が素体の厚みＴの７５％以下の長さとなっていることが好ましい。この場合、内部電極を挟んで対向する磁性体層同士が互いに接合する領域を確実に確保することができるため、磁性体層の層間はがれを防止してビーズインダクタの内部欠陥の発生を抑えることができる。

また、上記のビーズインダクタでは、第１及び第２の外部電極は、第１及び第２の主面と当該主面を連結する第１又は第２の側面とに跨って配置されており、内部電極は、それぞれの端部において、第１及び第２の主面と第１又は第２の側面とに引き出され、各引き出し電極部が第１又は第２の外部電極に接続されることが好ましい。この場合、内部電極がそれぞれの端部において３つの面（２つの主面と１つの側面）で外部電極に接続されることになるので、直流抵抗を更に低下させることができる。

また、上記のビーズインダクタでは、第１及び第２の主面と第１及び第２の側面とが交わる何れかの角部に内部電極が形成されていないことが好ましい。角部に内部電極が形成されると角部において磁性体層同士が接合されないため、そこから層間はがれが発生しやすい。しかしながら、角部に内部電極を形成しないことにより、角部で磁性体層同士を接合でき、その結果、素体の密着性を向上させて、磁性体層の層間はがれによるビーズインダクタの内部欠陥の発生を更に抑えることができる。

本発明によれば、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品、及び、当該積層型電子部品を含む電子部品の実装構造を提供することができる。

第１実施形態に係る電子部品の実装構造を概略的に示す図である。 図１に示す実装構造に用いられるコンデンサを示す斜視図である。 図２に示すコンデンサの層構成を示す図である。 図１に示す実装構造に用いられるフェライトビーズインダクタを示す斜視図である。 図４に示すフェライトビーズインダクタのＶ−Ｖ線断面図である。 図４に示すフェライトビーズインダクタのＶＩ−ＶＩ線断面図である。 図４に示すフェライトビーズインダクタの層構成を示す図である。 電子部品の実装構造の等価回路図である。 図４に示すフェライトビーズインダクタと従来の電子部品とのインピーダンス等の性能を比較した図である。 第２実施形態に係るフェライトビーズインダクタを示す斜視図である。 図１０に示すフェライトビーズインダクタのＸＩ−ＸＩ線断面図である。 他の形態の電子部品の実装構造を概略的に示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

［第１実施形態］
まず、第１実施形態に係る電子部品の実装構造について説明する。図１は、第１実施形態に係る電子部品の実装構造を示す図である。図１に示すように、電子部品の実装構造では、電源供給用流路を形成する２本の電源ライン１，２、ＩＣ（Integrated Circuit）チップ３、第１〜第４のランド電極４〜７及び接続電極８，９が配置された回路に電子部品を実装する。電子部品の実装構造では、電源ライン１，２に接続される電子部品として、複数のコンデンサ（チップコンデンサ）１０，１１と、複数のフェライトビーズインダクタ１２，１３とを実装する。コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３は、それぞれ２つ実装される。コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とは、電源ライン１，２間に直列に接続されている。

電源ライン１，２は、ＩＣチップ３の端子電極３ａ，３ｂにそれぞれ接続されている。電源ライン１から分岐した配線１ａは、第１のランド電極４に接続されており、電源ライン２から分岐した配線２ａは、第２のランド電極５に接続されている。第１のランド電極４と第２のランド電極５とは、対向して配置されている。第１のランド電極４と第２のランド電極５との間には、配線１ａ，２ａに接続されない接続電極８が設けられている。第１のランド電極４、第２のランド電極５及び接続電極８は、一直線上に配置されている。

第１のランド電極４、接続電極８及び第２のランド電極５が配置された方向と面方向において略直角に交わる方向において、第１のランド電極４の隣（図示右側）には、所定の間隔をあけて第３のランド電極６が並設されている。また、第２のランド電極５の隣（図示右側）には、所定の間隔をあけて第４のランド電極７が並設されている。第３のランド電極６と第４のランド電極７との間には、接続電極８の隣に所定の間隔をあけて接続電極９が並設されている。なお、第１〜第４のランド電極４〜７及び接続電極８，９は、矩形状を呈している。

図１に示すように、第４のランド電極７は、ビアホールＨ１を介して第１のランド電極４と電気的に接続される。第３のランド電極６は、ビアホールＨ２を介して第２のランド電極５と電気的に接続される。このような構成により、第１のランド電極４と第４のランド電極７とは、同極性（＋極性）となり、第２のランド電極５と第３のランド電極６とは、同極性（−極性）となる。つまり、隣接する第１のランド電極４と第３のランド電極６、第２のランド電極５と第４のランド電極７は、異極性となる。

コンデンサ１０とコンデンサ１１とは、同様の構成を有している。すなわち、コンデンサ１０，１１は、略直方体状のコンデンサ素体１５と、コンデンサ素体１５の側面１５ｃ，１５ｄ（図２参照）に形成された第１の外部電極１６及び第２の外部電極１７とを備えている。コンデンサ１０は、第１のランド電極４及び接続電極８に跨って配置されている。コンデンサ１１は、第３のランド電極６及び接続電極９に跨って配置されている。つまり、コンデンサ１０の第１の外部電極１６は、第１のランド電極４に接続されており、第２の外部電極１７は、接続電極８に接続されている。コンデンサ１１の第１の外部電極１６は、第３のランド電極６に接続されており、第２の外部電極１７は、接続電極９に接続されている。コンデンサ１０，１１は、はんだ等によって第１及び第３のランド電極４，６、接続電極８，９に実装されている。

コンデンサ１０とコンデンサ１１とは、上記のように配置されることにより、近接して実装されている。具体的には、コンデンサ１０とコンデンサ１１とは、第１の外部電極１６と第２の外部電極１７とが対向する方向が略平行となる。また、コンデンサ１０とコンデンサ１１とは、実装面の面方向において第１の外部電極１６と第２の外部電極１７との対向方向に交わる方向から見た場合に、重なるように実装されている。コンデンサ１０の第１の外部電極１６とコンデンサ１１の第１の外部電極１６とは、異なる極性に接続されている。

フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、同様の構成を有している。すなわち、フェライトビーズインダクタ１２，１３は、略直方体状のフェライトビーズ素体１８と、フェライトビーズ素体１８の主面１８ａ，１８ｂ（図４参照）に形成された第１の外部電極１９（１９ａ，１９ｂ）及び第２の外部電極２０（２０ａ，２０ｂ）とを備えている。フェライトビーズインダクタ１２は、接続電極８と第２のランド電極５とに跨って配置されている。フェライトビーズインダクタ１３は、接続電極９と第４のランド電極７とに跨って配置されている。

つまり、フェライトビーズインダクタ１２の第１の外部電極１９は、接続電極８に接続されており、第２の外部電極２０は、第２のランド電極５に接続されている。フェライトビーズインダクタ１３の第１の外部電極１９は、接続電極９に接続されており、第２の外部電極２０は、第４のランド電極７に接続されている。フェライトビーズインダクタ１２，１３は、はんだ等によって第２及び第４のランド電極５，７、接続電極８，９に実装されている。このフェライトビーズインダクタ１２，１３では、側面に外部電極１９，２０が形成されていないため、実装の際にはんだフィレットが立たないようにすることができ、高密度実装が可能となっている。

フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、上記のように配置されることにより、近接して実装されている。具体的には、フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、第１の外部電極１９と第２の外部電極２０とが対向する方向が略平行となる。また、フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、実装面の面方向において第１の外部電極１９と第２の外部電極２０との対向方向に交わる方向に重なるように実装されている。フェライトビーズインダクタ１２の第１の外部電極１９とフェライトビーズインダクタ１３の第１の外部電極１９とは、異なる極性に接続されている。

コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが上記のように配置されることにより、コンデンサ１０の第２の外部電極１７とフェライトビーズインダクタ１２の第１の外部電極１９とが対向すると共に、コンデンサ１１の第２の外部電極１７とフェライトビーズインダクタ１３の第１の外部電極１９とが対向する。このように、コンデンサ１０とフェライトビーズインダクタ１２、及びコンデンサ１１とフェライトビーズインダクタ１３は、電源ライン１，２の間に直列に実装されている。そして、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３とＩＣチップ３とは、並列接続の関係になる。

電子部品の実装構造では、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３において、図１に示す矢印方向に電流がそれぞれ流れる。すなわち、コンデンサ１０及びフェライトビーズインダクタ１２においては、コンデンサ１０側からフェライトビーズインダクタ１２側に電流が流れる。コンデンサ１１及びフェライトビーズインダクタ１３においては、フェライトビーズインダクタ１３側からコンデンサ１１側に電流が流れる。このとき、隣接するコンデンサ１０とコンデンサ１１、及びフェライトビーズインダクタ１２とフェライトビーズインダクタ１３においては、電流が互いに逆向きに流れる。これにより、隣接するコンデンサ１０とコンデンサ１１、及びフェライトビーズインダクタ１２とフェライトビーズインダクタ１３とにおいて、磁界が相殺される。そのため、インダクタ成分のＥＳＬ（Equivalent Series Inductance：等価直列インダクタンス）が低減する。

続いて、上記のコンデンサ１０，１１及びフェライトビーズインダクタ１２，１３について詳細に説明する。まず、コンデンサ１０，１１について説明する。図２は、コンデンサを示す斜視図であり、図３は、図２に示すコンデンサの層構成を示す図である。

図２，３に示すように、コンデンサ１０，１１は、積層チップコンデンサである。図２に示すように、コンデンサ１０のコンデンサ素体１５は、互いに対向する長方形状の第１及び第２の主面１５ａ，１５ｂと、第１及び第２の主面１５ａ，１５ｂ間を連結するように第１及び第２の主面１５ａ，１５ｂの長辺方向に伸び且つ互いに対向する第１及び第２の側面１５ｃ，１５ｄと、第１及び第２の主面１５ａ，１５ｂ間を連結するように第１及び第２の主面１５ａ，１５ｂの短辺方向に伸び且つ互いに対向する第３及び第４の側面１５ｅ，１５ｆとを有する。コンデンサ１１のコンデンサ素体１５も同様の構成を有している。

第１の外部電極１６は、コンデンサ素体１５の第１の側面１５ｃ側に形成されている。第１の外部電極１６は、第１の側面１５ｃ全面を覆うとともに、第１及び第２の主面１５ａ，１５ｂ並びに第３及び第４の側面１５ｅ，１５ｆの一部を連続して覆う。第２の外部電極１７は、コンデンサ素体１５の第２の側面１５ｄ側に形成されている。第２の外部電極１７は、第２の側面１５ｄ全面を覆うとともに、第１及び第２の主面１５ａ，１５ｂ並びに第３及び第４の側面１５ｅ，１５ｆの一部を連続して覆う。すなわち、第１及び第２の外部電極１６，１７は、コンデンサ素体１５の長手方向の側面１５ｃ，１５ｄに配置されるように形成されている。

コンデンサ素体１５は、図３に示されるように、略長方形状の誘電体層２１上に第１〜第４の内部電極２２ａ〜２２ｄがそれぞれ形成されてなる複数（ここでは４つ）の複合層２３ａ〜２３ｄと、複合層２３ａ〜２３ｄの最表層に積層され、保護層として機能する誘電体層２１とによって形成されている。誘電体層２１は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、第１〜第４の内部電極２２ａ〜２２ｄは、導電性ペーストの焼結体からなる。実際のコンデンサ素体１５では、誘電体層２１間の境界が視認できない程度に一体化されている。

複合層２３ａは、誘電体層２１上に第１の内部電極２２ａが形成された層である。複合層２３ｂは、誘電体層２１上に第２の内部電極２２ｂが形成された層である。複合層２３ｃは、誘電体層２１上に第３の内部電極２２ｃが形成された層である。複合層２３ｄは、誘電体層２１上に第４の内部電極２２ｄが形成された層である。第１〜第４の内部電極２２ａ〜２２ｄは、積層方向において誘電体層２１を介して交互に配置されている。これにより、第１〜第４の内部電極２２ａ〜２２ｄは、コンデンサ素体１５の一部である誘電体層２１を間に挟んで対向する。

第１の内部電極２２ａは、長方形状を呈し、コンデンサ素体１５の第１及び第２の主面１５ａ，１５ｂの長辺方向とその長辺方向とが平行になるように、コンデンサ素体１５内に配置される。第１の内部電極２２ａは、長方形状を保ったままコンデンサ素体１５の第１の側面１５ｃに引き出されるように伸び、第１の外部電極１６に電気的且つ機械的に接続される。第１の内部電極２２ａは、第２〜第４の側面１５ｄ〜１５ｆそれぞれからは所定距離離れて配置されている。第１の内部電極２２ａの第３及び第４の側面１５ｅ，１５ｆの対向方向における長さは、第１及び第２の側面１５ｃ，１５ｄの対向方向に沿って略一定である。第３の内部電極２２ｃは、第１の内部電極２２ａと同様の構成を有している。

第２の内部電極２２ｂは、長方形状を呈し、コンデンサ素体１５の第１及び第２の主面１５ａ，１５ｂの長辺方向とその長辺方向とが平行になるように、コンデンサ素体１５内に配置される。第２の内部電極２２ｂは、長方形状を保ったままコンデンサ素体１５の第２の側面１５ｄに引き出されるように伸び、第２の外部電極１７に電気的且つ機械的に接続される。第２の内部電極２２ｂは、第１、第３及び第４の側面１５ｃ，１５ｅ，１５ｆそれぞれからは所定距離離れて配置されている。第２の内部電極２２ｂの第３及び第４の側面１５ｅ，１５ｆの対向方向における長さは、第１及び第２の側面１５ｃ，１５ｄの対向方向に沿って略一定である。第４の内部電極２２ｄは、第２の内部電極２２ｂと同様の構成を有している。

続いて、フェライトビーズインダクタ１２，１３について、図４〜図７を参照しながら詳細に説明する。図４は、フェライトビーズインダクタを示す斜視図であり、図５は、図４におけるＶ−Ｖ線断面図であり、図６は、図４におけるＶＩ−ＶＩ線断面図であり、図７は、図４に示すフェライトビーズインダクタの層構成を示す図である。

図４〜図７に示すように、フェライトビーズインダクタ１２，１３は、積層チップフェライトビーズインダクタである。図４に示すように、フェライトビーズインダクタ１２のフェライトビーズ素体１８は、第１の方向に互いに対向する略長方形状の第１及び第２の主面１８ａ，１８ｂと、第１及び第２の主面１８ａ，１８ｂ間を連結するように第１及び第２の主面１８ａ，１８ｂの長辺方向（第２の方向）に伸び且つ互いに対向する第１及び第２の側面１８ｃ，１８ｄと、第１及び第２の主面１８ａ，１８ｂ間を連結するように第１及び第２の主面１８ａ，１８ｂの短辺方向（第３の方向）に伸び且つ互いに対向する第３及び第４の側面１８ｅ，１８ｆとを有する。フェライトビーズインダクタ１３のフェライトビーズ素体１８も同様の構成を有している。

第１の外部電極１９ａは、フェライトビーズ素体１８の第１の主面１８ａの第１の側面１８ｃ側の側部に形成され、その側部を第３の側面１８ｅから第４の側面１８ｆに至るように覆っている。第１の外部電極１９ｂは、フェライトビーズ素体１８の第２の主面１８ｂの第１の側面１８ｃ側の側部に形成され、その側部を第３の側面１８ｅから第４の側面１８ｆに至るように覆っている。第２の外部電極２０ａは、フェライトビーズ素体１８の第１の主面１８ａの第２の側面１８ｄ側の側部に形成され、その側部を第３の側面１８ｅから第４の側面１８ｆまで覆っている。第２の外部電極２０ｂは、フェライトビーズ素体１８の第２の主面１８ｂの第２の側面１８ｄ側の側部に形成され、その側部を第３の側面１８ｅから第４の側面１８ｆまで覆っている。第１の外部電極１９ａ，１９ｂと第２の外部電極２０ａ，２０ｂとは、各主面１８ａ，１８ｂにおいて、互いに所定距離離れている。なお、第１及び第２の外部電極１９ａ，１９ｂ，２０ａ，２０ｂは、いずれの側面１８ｃ〜１８ｆにも形成されておらず、第１の主面１８ａが実装面となった際には、第１及び第２の外部電極１９ａ，２０ａが電極として機能し、第２の主面１８ｂが実装面となった際には、第１及び第２の外部電極１９ｂ，２０ｂが電極として機能する。

図５〜図７に示すように、フェライトビーズ素体１８は、略長方形状の磁性体層２４上に第１〜第８の内部電極２５ａ〜２５ｈがそれぞれ形成されてなる複数（ここでは８つ）の複合層２６ａ〜２６ｈ（一部図示省略）と、複合層２６ａ〜２６ｈの最外層に積層され、保護層として機能する磁性体層２４とによって形成されている。フェライトビーズ素体１８では、フェライトビーズインダクタ１２，１３が実装される際に実装面となる第１又は第２の主面１８ａ，１８ｂの対向方向と直交する方向に、複合層２６ａ〜２６ｈ及び最外層の磁性体層２４が積層されている。つまり、第１〜第８の内部電極２５ａ〜２５ｈが基板実装面に垂直となる方向に積層（垂直積層）されている。磁性体層２４は、主成分としてフェライト材料を含むシートの焼結体からなり、第１〜第８の内部電極２５ａ〜２５ｈは、導電性ペーストの焼結体からなる。実際のフェライトビーズ素体１８では、磁性体層２４間の境界が視認できない程度に一体化されている。

複合層２６ａは、磁性体層２４上に第１の内部電極２５ａが形成された層である。同様に、複合層２６ｂ〜２６ｈのそれぞれも、磁性体層２４上に内部電極２５ｂ〜２５ｈそれぞれが形成された層である。第１〜第８の内部電極２５ａ〜２５ｈは、積層方向に磁性体層２４を介して順に積層されている。これにより、第１〜第８の内部電極２５ａ〜２５ｈがフェライトビーズ素体１８の一部である磁性体層２４の間に挟まれるように配置される。

第１〜第８の内部電極２５それぞれは、図６に示すように、Ｈ形状を呈しており、第１及び第２の側面１８ｃ，１８ｄの対向方向に幅ｔ１（図９参照）で伸びる長方形状の主電極部３１と、主電極部３１を第１の外部電極１９ａ，１９ｂ及び第２の外部電極２０ａ，２０ｂそれぞれに接続する引き出し電極部３２〜３５とを含んで構成される。主電極部３１は、例えばその幅ｔ１がフェライトビーズ素体１８の厚みＴの６５％程度の長さとなっているが、少なくとも厚みＴの５０％以上の長さであることが好ましい。

引き出し電極部３２は、第１の側面１８ｃ側において第１の主面１８ａに露出し、引き出し電極部３３は、第１の側面１８ｃ側において第２の主面１８ｂに露出し、引き出し電極部３４は、第２の側面１８ｄ側において第１の主面１８ａに露出し、引き出し電極部３５は、第２の側面１８ｄ側において第２の主面１８ｂに露出する。内部電極２５は、引き出し電極部３２により第１の外部電極１９ａに、引き出し電極部３３により第１の外部電極１９ｂに、引き出し電極部３４により第２の外部電極２０ａに、引き出し電極部３４により第２の外部電極２０ｂにそれぞれ電気的且つ機械的に接続される。

内部電極２５は、第１及び第２の側面１８ｃ，１８ｄから所定距離離れて配置されており、また、その主電極部３１は、第１及び第２の主面１８ａ，１８ｂから所定距離離れて形成されており、それらの部分には内部電極が形成されないように構成されている。これらの空隙部３６〜３９は、複合層２６ａ〜２６ｈと最外層の磁性体層２４とが積層されてフェライトビーズインダクタ１２，１３が形成された際、積層方向に隣接する磁性体層２４同士が接合する接合部となり、両者の密着性を向上させるように機能する。なお、磁性体層２４の接合機能を十分に果たすように、内部電極２５の主電極部３１の幅ｔ１がフェライトビーズ素体１８の厚みＴの７５％以下の長さとなっていることが好ましい。

図８は、本実施形態における実装構造の等価回路図である。図８に示すように、コンデンサ１０，１１は、静電容量Ｃ１，Ｃ２を形成する。フェライトビーズインダクタ１２，１３は、直列に接続されたインダクタ成分Ｌ１，Ｌ２と抵抗成分Ｒ１，Ｒ２とを形成する。そして、インダクタ成分Ｌ１，Ｌ２及び抵抗成分Ｒ１，Ｒ２の合成成分は、コンデンサ１０，１１の静電容量Ｃ１，Ｃ２と直列に電源ライン１，２の間に接続される。フェライトビーズインダクタ１２，１３は、低周波帯域においてはインダクタ成分Ｌ１，Ｌ２が主として作用し、高周波帯域においては抵抗成分Ｒ１，Ｒ２が主として作用する。

以上説明したように、本実施形態に係る電子部品の実装構造では、コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが直列となるように電源ライン１，２間に接続されるので、フェライトビーズインダクタ１２，１３の抵抗成分Ｒ１，Ｒ２がコンデンサ１０，１１の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）として作用する。フェライトビーズインダクタ１２，１３の抵抗成分Ｒ１，Ｒ２は、直流抵抗成分と高周波帯域で増加する損失との和で構成される。したがって、この実装構造によれば、高周波帯域における抵抗成分を増加させることができる。

また、この実装構造では、フェライトビーズインダクタ１２，１３は、電流の流れる方向が互いに逆向きとなるように実装されているため、磁界が相殺される。そのため、高周波帯域においてＥＳＬが更に低減するため、高周波ノイズの反射を防止することが可能となり、高周波ノイズを抵抗成分で熱変換して好適に除去することが可能となる。一方、フェライトビーズインダクタ１２，１３は、低周波帯域では抵抗成分よりもむしろインダクタ成分が機能するため、上記実装構造によって低周波帯域でインピーダンスを小さく保つことが可能となる。そして、低周波ノイズに対しては、コンデンサ１０，１１を実装しているため、このコンデンサ１０，１１でその低周波ノイズが吸収され、好適に除去することができる。

また、この実装構造に用いられるフェライトビーズインダクタ１２，１３では、両主面１８ａ，１８ｂの対向方向に内部電極等を積層（水平積層）するのではなく、それと直交する方向に内部電極２５等を積層し、内部電極２５が基板に対して略垂直に実装される構成としている。このため、上記実装構造等においてフェライトビーズインダクタ１２，１３を用いた場合、内部電極２５等を水平方向に直交する方向に多層化（例えば１０層）することにより、フェライトビーズインダクタ１２，１３の抵抗成分の構成の１つである直流抵抗成分を小さくすることができる。つまり、フェライトビーズインダクタ１２，１３を用いることにより、低周波帯域では更に低ＥＳＲとすることができ、高周波帯域では高ＥＳＲとすることができる。

しかも、フェライトビーズインダクタ１２，１３では、主面１８ａ，１８ｂの対向方向において主電極部３１の幅ｔ１がフェライトビーズ素体１８の厚みＴの５０％以上の長さとなるように幅広に構成されている。このため、フェライトビーズインダクタ１２，１３によれば、直流抵抗成分を更に小さくすることができる。

ところで特許文献２に記載の電子部品では、この電子部品単体で高周波帯域のノイズをも除去しようとしているため、図９（ｂ）に示されるように、高周波帯域で極めて高いインピーダンス（１０Ω以上）となることが要求され、主電極部の幅ｔ２を細くせざるを得ない。しかしながら、本実施形態のフェライトビーズインダクタ１２，１３では、上述した実装構造でコンデンサ１０，１１と共に用いられるため、図９（ａ）に示されるように、フェライトビーズインダクタ１２，１３単体では高周波帯域においてある程度の高インピーダンス（０．５〜３Ω）となればよく、特許文献２に記載の電子部品とは異なる上記構成を採用することができる。そして、このフェライトビーズインダクタ１２，１３では、このような独特の構成（幅広の主電極部３１）を採用できることから、特許文献２の電子部品よりも直流抵抗成分を格段に小さくすることが可能となっている。たとえば、特許文献２に記載の電子部品のように、高周波帯域で極めて高いインピーダンスを有する電子部品を電源ラインとＧＮＤとの間に挿入した場合、電圧降下が生じ、誤作動などの不具合が発生する懼れがある。これに対して、本実施形態のように、コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが直列となるように電源ラインとＧＮＤとの間に接続された構成では、フェライトビーズインダクタ１２，１３による電圧降下が生じ難く、誤作動などの不具合が発生する懼れがない。

また、フェライトビーズインダクタ１２，１３では、磁性体層２４と内部電極２５とが積層される方向におけるフェライトビーズ素体１８の幅寸法Ｗは、主電極部３１が伸びる第３方向におけるフェライトビーズ素体１８の幅寸法Ｌよりも長くなっている。このため、内部電極２５の積層数を更に多層化させることができ、それにより直流抵抗を更に小さくすることができる。水平積層の場合、積層数を増加させるとその分素体の厚みが厚くなり上方に位置する内部電極への電流経路が長くなってしまい、積層数の増加がそのまま直流抵抗の低下に結びつかない場合もあり得るが、本実施形態のような積層方向であれば、内部電極２５の積層数を増やすことによって確実に直流抵抗を低下させることができる。

また、フェライトビーズインダクタ１２，１３では、主電極部３１の幅ｔ１がフェライトビーズ素体１８の厚みＴの７５％以下の長さとなっている。この場合、内部電極２５を挟んで対向する磁性体層２４同士が互いに接合する領域を確実に確保することができるため、磁性体層２４の層間はがれを防止してフェライトビーズインダクタ１２，１３の内部欠陥の発生を抑えることができる。

また、フェライトビーズインダクタ１２，１３では、第１及び第２の主面１８ａ，１８ｂと第１及び第２の側面１８ｃ，１８ｄとが交わる角部すべてに内部電極２５が形成されない構成となっている。角部等に内部電極２５が形成されると角部等において磁性体層２４同士が接合されないため、そこから層間はがれが発生しやすい。しかしながら、角部に内部電極２５を形成しないことにより、角部で磁性体層２４同士を接合でき、フェライトビーズ素体１８の密着性を向上させることができる。その結果、本実施形態のフェライトビーズインダクタ１２，１３によれば、磁性体層２４の層間はがれによるビーズインダクタの内部欠陥の発生を更に抑えることができる。

ここで、上述したフェライトビーズインダクタ１２，１３の作用効果についてより具体的に説明する。図９に示すように、磁性体層２４上における内部電極２５の主電極部３１の幅をｔ１とした場合において、フェライトビーズ素体１８の厚みＴとこの幅ｔ１との比であるｔ１／Ｔがどの範囲にある場合に直流抵抗成分が小さくなり、また、内部構造欠陥の発生が抑えられるかについて、表１に示すように確認した。確認対象のサンプルとしては、外形寸法Ｌが０．８ｍｍ、Ｗが１．６ｍｍ、Ｔが０．６ｍｍ（Ｌ０．８×Ｗ１．６×Ｔ０．６、表１のＮｏ．１〜Ｎｏ．６）のものと、外形寸法Ｌが１．２ｍｍ、Ｗが２．０ｍｍ、Ｔが０．８ｍｍ（Ｌ１．２ｍｍ×Ｗ２．０ｍｍ×Ｔ０．８ｍｍ、表１のＮｏ．７〜Ｎｏ．１２）のものとを用いた。

この確認試験では、幅比ｔ１／Ｔを変更させた場合における、直流抵抗Ｒｄｃ（ｍΩ）と周波数が１００ＭＨｚの際のインピーダンス（Ω）とを求めると共に、それぞれのサンプル数ｎを１００個とし、層間剥がれなどによる内部構造欠陥の発生数を求めた。その結果、表１に示すように、Ｎｏ．１〜Ｎｏ．４及びＮｏ．７〜１０のサンプルにおいて、直流抵抗Ｒｄｃが低め、即ち直流抵抗が低いと認定される指標の１つである「１０ｍΩ」よりも低い直流抵抗Ｒｄｃとすることができた。また、同時に、これらのサンプルでは、１００ＭＨｚの際のインピーダンス（Ω）を３Ωよりも低い値に抑えることができた。

さらに、表１に示すように、Ｎｏ．２〜Ｎｏ．４及びＮｏ．８〜Ｎｏ．１０のサンプルにおいては、内部構造欠陥の発生数を０個／１００個、即ち内部構造欠陥がないといった顕著な効果を得ることができた。このように、磁性体層２４上における内部電極２５の主電極部３１の幅をｔ１とし、フェライトビーズ素体１８の厚みをＴとした場合において、これらの比ｔ１／Ｔを０．５０以上０．７５以下とすることにより、低周波帯域での低ＥＳＲや高周波帯域での高ＥＳＲを実現でき、且つ、磁性体層２４の層間はがれを防止してフェライトビーズインダクタ１２，１３の内部構造欠陥の発生を抑えることもできるといった顕著な効果を奏することができる。

［第２実施形態］
次に、第２実施形態に係るフェライトビーズインダクタ１２，１３について説明する。本実施形態に係るフェライトビーズインダクタ１２，１３では、第１及び第２の外部電極１９，２０の形状及び内部電極２５の形状が第１実施形態と異なっている。以下、第１実施形態と異なる点を中心に説明する。

まず、図１０に示すように、本実施形態に係るフェライトビーズインダクタ１２，１３は、第１及び第２の外部電極１９，２０を一つずつ有している。第１の外部電極１９は、フェライトビーズ素体１８の第１の側面１８ｃ全面を覆うとともに、第１及び第２の主面１８ａ，１８ｂ並びに第３及び第４の側面１８ｅ，１８ｆの一部を連続して覆うようになっている。第２の外部電極２０は、フェライトビーズ素体１８の第２の側面１８ｄ全面を覆うとともに、第１及び第２の主面１８ａ，１８ｂ並びに第３及び第４の側面１８ｅ，１８ｆの一部を連続して覆うようになっている。つまり、本実施形態に係る第１の外部電極１９は、第１実施形態における外部電極１９ａ，１９ｂを第１の側面１８ｃ側で連結した電極であり、第２の外部電極２０は、第１実施形態における外部電極２０ａ，２０ｂを第２の側面１８ｄ側で連結した電極である。なお、第１及び第２の外部電極１９，２０は、各主面１８ａ，１８ｂ等において、互いに所定距離離れている。

また、本実施形態に係るフェライトビーズ素体１８に含まれる内部電極２５それぞれは、図１１（ａ）に示されるように、Ｈ形状を呈しており、第１及び第２の側面１８ｃ，１８ｄの対向方向に幅ｔ１（図９参照）にて伸びる長方形状の主電極部３１と、主電極部３１を第１の外部電極１９及び第２の外部電極２０それぞれに接続する引き出し電極部３２〜３５，４１，４２とを含んで構成される。引き出し電極部３２は、第１の主面１８ａと第１の側面１８ｃとが接する角部に露出し、引き出し電極部３３は、第２の主面１８ｂと第１の側面１８ｃとが接する角部に露出し、引き出し電極部４１は、第１の側面１８ｃの略中央部に露出し、引き出し電極部３４は、第１の主面１８ａと第２の側面１８ｄが接する角部に露出し、引き出し電極部３５は、第２の主面１８ｂと第２の側面１８ｄとが接する角部に露出し、引き出し電極部４２は、第２の側面１８ｄの略中央部に露出する。

そして、内部電極２５は、一方の端部において、引き出し電極部３２，３３，４１により、２つの主面１８ａ，１８ｂ及び１つの側面１８ｃの計３面において、第１の外部電極１９に電気的且つ機械的に接続され、他方の端部において、引き出し電極部３４，３５，４２により、２つの主面１８ａ，１８ｂ及び１つの側面１８ｄの計３面において、第２の外部電極２０に電気的且つ機械的に接続される。なお、第２実施形態では、内部電極が形成されない領域として空隙３８，３９が形成され、これら空隙３８，３９が、積層方向に隣接する磁性体層２４同士が接合する接合部となり、両者の密着性を向上させるように機能する。

以上説明したように、本実施形態に係るフェライトビーズインダクタ１２，１３では、第１実施形態と同様、ビーズインダクタの抵抗成分の１つである直流抵抗成分を小さくすることができる。これに加え、第１及び第２の外部電極１９，２０が、第１及び第２の主面１８ａ，１８ｂと当該主面１８ａ，１８ｂを連結する第１又は第２の側面１８ｃ，１８ｄとに跨って配置されていることから、内部電極２５をそれぞれの端部において３つの面（２つの主面１８ａ，１８ｂと１つの側面１８ｃ又は１８ｄ）で外部電極１９，２０に接続させることができる。このため、本実施形態に係るフェライトビーズインダクタ１２，１３によれば、直流抵抗を更に低下させることができる。

また、上述したフェライトビーズインダクタ１２，１３において、図１１（ｂ）に示すように、第１及び第２の主面１８ａ，１８ｂと第１及び第２の側面１８ｃ，１８ｄとが交わる角部に内部電極２５を形成せずに、空隙部３６ａ，３６ｂ，３７ａ，３７ｂを設けるようにしてもよい。角部に内部電極２５が形成されると角部において磁性体層２４同士が接合されないため、そこから層間はがれが発生しやすい。しかしながら、角部に空隙部３６ａ，３６ｂ，３７ａ，３７ｂを設けることにより、角部で磁性体層２４同士を接合でき、その結果、フェライトビーズ素体１８の密着性を向上させて、磁性体層２４の層間はがれによるビーズインダクタの内部欠陥の発生を抑えることができる。

本発明は、上記実施形態に限定されるものではない。例えば、上述したフェライトビーズインダクタ１２，１３では、８個の複合層からフェライトビーズ素体１８が構成される例を示したが、これに限定されるわけではなく、例えば４個の複合層や１６個の複合層から構成されるようにしてもよい。また、上述した電子部品の実装構造において、コンデンサ及びフェライトビーズインダクタの実装数は設計に応じて適宜変更することができる。例えば、図１２に示すように、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３（例えば第２実施形態のインダクタ）をそれぞれ４つずつ実装させることができる。このような構成においても、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３が電源ライン１，２間に直列に接続されていると共に、フェライトビーズインダクタ１２，１３において磁界が相殺されるため、ＥＳＬを低減することができる。したがって、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる。

１，２…電源ライン、１０，１１…コンデンサ、１２，１３…フェライトビーズインダクタ、１８…フェライトビーズ素体、１８ａ，１８ｂ…第１及び第２の主面、１８ｃ〜１８ｆ…第１〜第４の側面、１９，１９ａ，１９ｂ…第１の外部電極、２０，２０ａ，２０ｂ…第２の外部電極、２５，２５ａ〜２５ｈ…内部電極、３１…主電極部、３２〜３５，４１，４２…引き出し電極部、ｔ１…主電極部の幅、Ｔ…素体の厚み。

Claims (6)

1. 第１の方向に対向している第１及び第２の主面と、前記主面間を連結するように前記第１の方向と交差する第２の方向に伸び且つ互いに対向する第１及び第２の側面と、前記主面間を連結するように前記第１及び第２の方向と交差する第３の方向に伸び且つ互いに対向する第３及び第４の側面とを有し、前記第２の方向に磁性体層と内部電極とが積層されている素体と、
   前記素体の前記第１及び第２の主面の少なくとも一方に互いに離間して配置される第１及び第２の外部電極と、を備え、
   前記内部電極は、前記第３の方向に伸びる主電極部と当該主電極部を前記第１及び第２の外部電極それぞれに接続する引き出し電極部とを有し、
   前記主面が対向する前記第１の方向において前記主電極部の幅ｔ１が前記素体の厚みＴの５０％以上の長さであることを特徴とする積層型電子部品。
2. 前記磁性体層と前記内部電極とが積層される前記第２の方向における前記素体の幅寸法Ｗは、前記主電極部が伸びる前記第３方向における前記素体の幅寸法Ｌよりも長いことを特徴とする請求項１に記載の積層型電子部品。
3. 前記第１の方向において前記主電極部の幅ｔ１が前記素体の厚みＴの７５％以下の長さであることを特徴とする請求項１又は２に記載の積層型電子部品。
4. 前記第１及び第２の外部電極は、前記第１及び第２の主面と当該主面を連結する第１又は第２の側面とに跨って配置されており、
   前記内部電極は、それぞれの端部において、前記第１及び第２の主面と前記第１又は第２の側面とに引き出され、各前記引き出し電極部が前記第１又は第２の外部電極に接続されることを特徴とする請求項１〜３の何れか一項に記載の積層型電子部品。
5. 前記第１及び第２の主面と前記第１及び第２の側面とが交わる何れかの角部に前記内部電極が形成されていないことを特徴とする請求項１〜４の何れか一項に記載の積層型電子部品。
6. 電流を供給するための電源ラインに接続される電子部品の実装構造であって、
   前記電子部品として、コンデンサと請求項１〜５の何れか１項に記載の積層型電子部品であるビーズインダクタとを備え、
   前記電源ラインの間に、前記コンデンサと前記ビーズインダクタとが直列となるように実装されることを特徴とする電子部品の実装構造。

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