JP2012134721A - 音声再生システム - Google Patents

Abstract

【課題】ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行う。
【解決手段】前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数をＰＷＭカウント周波数とするＰＷＭ回路（１５）により、ＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号（ＰＬＳ）に変換し、変換したパルス信号をスピーカの駆動に用いる。前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記整数分の一倍の周波数の前記サンプリング周波数に対する誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。
【選択図】図１

Description

本発明は、ＤＡＣ（Digital to Analog Converter）の代わりにＰＷＭ（Pulse Width Modulation）を用いてＰＣＭ（Pulse Code Modulation）データをアナログ波形に変換してスピーカを駆動するための信号を生成する音声再生システムに関し、例えば火災報知機の音声警報や家電製品の音声案内に適用して有効な技術に関する。

音声警告や音声案内に用いる音声再生にはマイクロコンピュータ、ローパスフィルタ及びアナログ入力Ｄ級アンプを用いてスピーカを駆動する音声再生システムが用いられている。例えば、マイクロコンピュータは必要な音声を発生させるためのＡＤＰＣＭ（Adaptive Differential Pulse Code Modulation）データをＲＯＭ（Read Only Memory）に持ち、ＲＯＭから読み出したＡＤＰＣＭデータを伸張し、伸張したＰＣＭデータをＤＡＣでアナログ信号に変換して外部に出力する。ローパスフィルタはマイクロコンピュータから出力されたアナログ音声データの折り返し雑音を抑制し、アナログ入力Ｄ級アンプはローパスフィルタのアナログ出力をディジタルデータに変換し、変換されたディジタルデータに応ずる周期のパルス波形を生成し、これを用いてスピーカを駆動する。Ｄ級アンプを用いることによって低消費電力化される。この音声再生システムにおいては、マイクロコンピュータのＣＰＵ（Central Processing Unit）の動作クロック信号、ＤＡＣ（Digital to Analog Converter）のサンプリング周波数、Ｄ級アンプのＰＷＭ周波数には同期化は必要とされない。ＤＡＣのアナログ出力はＬＰＦ（Low Pass Filter）を通してから一度ディジタル化された後に再度ＰＷＭにてアナログパルス信号化されるからである。一例として、サンプリング周波数１６ＫＨｚの８ビットのＰＣＭデータを用いるとき、マイクロコンピュータのクロック発生回路が２０ＭＨｚのクロック信号を生成するとすれば、当該クロック信号を１／１２５０分周した１６ＫＨｚのクロック信号をＤＡＣのサンプリング周波数とすればよい。Ｄ級アンプの動作は１６ＫＨｚとは非同期の例えば３００ＫＨｚのようなクロック信号に同期動作して差し支えない。この種の音声再生システムについて特許文献１に記載あがる。同文献は特にＤＡＣの出力を受けるＤ級のパワーアンプ装置の制御に関するものである。

一方、特許文献２にはＤＡＣを用いずに複数ビットのディジタル音声データを直接ＰＷＭに供給し、ＰＷＭで生成されるパルス信号を用いて音声再生を行うスピーカ駆動回路について記載がある。同文献においてはＰＷＭの出力をＣＭＯＳインバータを介してスピーカを低インピーダンス駆動ですることによって低消費電力化し、且つ、ディジタル音声データを一度アナログ信号に変換するＤＡ変換動作を不要とするものである。

特開２００４−２３２１６号公報 特開平９−４６７８７号公報

本発明者はＰＣＭデータを用いる音声再生システムにおいてマイクロコンピュータにオンチップされたＤＡＣを用いずにＰＷＭを用いて音声再生を行うことについて検討した。ＰＷＭ回路はＰＷＭクロック信号（ＰＷＭカウントクロック信号）のサイクル変化を計数するコンペアマッチカウンタの計数値０からカウントクリア値までの間をデューティ１００％とし、コンペアレジスタの値に応じたデューティでパルス波形を生成することができる。ＰＷＭ回路を用いた音声再生において、パルス波形の分解能はカウントクリア値に応じて決まり、データのサンプリング周波数即ちＰＷＭ回路で生成されるパルス信号の周波数（ＰＷＭパルス周波数）は、おおよそＰＷＭクロック信号周波数をカウントクリア値で分周した周波数に相当する。８ビットのＰＣＭデータを用いる場合、ＰＷＭ回路によるパルス波形の分解能をそれに対応させるには、ＰＷＭ回路によるコンペアマッチの分解能を２５６に設定すればよい。例えばマイクロコンピュータの原発振クロック信号周波数が２０ＭＨｚとすると、ＰＷＭクロック信号周波数が２０ＭＨｚ、ＰＷＭパルス周波数は２０ＭＨｚ／２５６＝７８．１２５ｋＨｚとなり、ＰＣＭデータのサンプリング周波数１６ｋＨｚとは非同期となる。従って、７８．１２５ｋＨｚのＰＷＭクロック信号を用いてＰＷＭパルスを生成すると、７８．１２５ｋＨｚ／４＝４．８８…となるので、ＰＷＭ回路は一つのＰＣＭデータに対して同じＰＷＭパルス波形を４回生成したり、５回生成したりすることになり、ノイズや再生音の歪が大きくなる。マイクロコンピュータの原発振クロック信号周波数として、そのＰＣＭデータのサンプリング周波数の２のべき乗倍を選択すればそのような歪を生ずる虞はない。例えば１６ｋＨｚの１０２４倍の周波数１６．３８４をマイクロコンピュータの原発振クロック信号周波数とすれば、６４ｋＨｚのＰＷＭクロック信号を用いて２５６分解能で同一ＰＣＭデータに対して１６ｋＨｚ毎に４回同じパルス波形を生成することができる。しかしながら、特殊な原発振周波数を用いるために高価な振動子を用いなければならなくなり、また、ＣＰＵのデータ処理にそれよりも高速なクロック信号周波数を利用できなくなり、データ処理能力が低下する虞がある。また、音声サンプリング周波数として、２０ＭＨｚのようなマイクロコンピュータの原発振クロック信号周波数の２のべき乗分の１の周波数１９．５３１２５ｋＨｚにすることも考えられるが、音声サンプリング周波数が特殊になり普遍性がなく、１６ｋＨｚに比べてデータ量も増加してしまう。

ＰＷＭを用いる場合にはクロック信号を計数してコンペアマッチを行うことによってパルス波形を生成しなければならないから、ＰＷＭ回路で生成されるパルス信号周波数はＰＷＭに音声データをサンプルするサンプリング周波数に同期することが必要になる。要するに、音声データ周波数とＰＷＭパルス周波数との同期をとることが必要である。この点に関し、上述の如く、ＰＣＭデータのビット数に従った最大分解能に合わせてＰＷＭの分解能即ちカウントクリア値で決めただけでは歪が発生し、また、原発振周波数もしくはＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限するとその周波数が制限されてコストが上昇し、また、ＣＰＵのデータ処理性能が低下するという問題を生ずる。特許文献２にはＡＤコンバータに代えてＰＷＭ回路でスピーカを駆動することは記載されているが、本発明者が検討した上述の観点については全く着眼されていない。

本発明の目的は、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行う音声再生システムを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数をＰＷＭカウント周波数とするＰＷＭ回路により、ＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換し、変換したパルス信号をスピーカの駆動に用いる。前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。

ＰＷＭパルス信号の周波数に関する誤差率は半音階の周波数の変化率の１／１０よりも小さいから、その誤差は実質的に無視できる。要するに、ＰＷＭによるパルス信号の周波数をＰＣＭデータのサンプリング周波数の整数倍の周波数に極力近づけることができるＰＷＭ分解能を設定することが出来る。このように設定されるＰＷＭ分解能がＰＣＭデータのビット数で決まる分解能よりも大きくなればＰＷＭによるパルス信号の変調度がフルスケールに対して小さくなるが、前記ＰＷＭパルス信号の周波数に関する誤差率の制約により、その度合も小さいことが保証される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行うことができる。

図１は本発明の実施の形態１に係る音声再生システムを例示する機能ブロック図である。 図２はマイクロコンピュータのハードウェア構成を例示するブロック図である。 図３はドライバ回路に対するイネーブル制御機能を付加した音声再生システムを例示する機能ブロック図である。 図４は本発明の実施の形態２に係る音声再生システムを例示する機能ブロック図である。 図５は本発明の実施の形態３に係る音声再生システムを例示する機能ブロック図である。 図６は本発明の実施の形態４に係る音声再生システムを例示する機能ブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜スピーカのＰＷＭ駆動におけるＰＷＭパルス周期の制御＞
本発明の代表的な実施の形態に係る音声再生システム（図６）は、演算制御装置（３０，１３）と、前記演算制御装置による制御を受けるＰＷＭ回路（１５）と、クロックパルスジェネレータ（１２）とを有する。前記ＰＷＭ回路は、ＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力する。前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数（２０ＭＨｚ）を持つ原発振クロック信号（ＣＬＫ０）を生成して前記演算制御回路の動作基準クロック信号（ＣＬＫ０）及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号（ＣＬＫ０）を出力する。前記ＰＣＭデータのサンプリング周波数（１６ＫＨｚ）と前記ＰＷＭパルス信号の周波数（６４．１ＫＨｚ）の整数分の一倍（１／４）の周波数（１６．０２５ＫＨｚ）との差が最も小さいときの前記サンプリング周波数（１６ＫＨｚ）に対する前記整数分の一倍の周波数（１６．０２５ＫＨｚ）の誤差率（０，１６％）は、ＰＣＭデータの半音階上方の音への周波数の変化率（５．９％）の１／１０以下とされる。

この音声再生システムは、ＰＷＭパルス信号の周波数がＰＣＭデータのサンプリング周波数に同期しないクロック信号を用いてＰＷＭ動作させることを前提とするものである。換言すれば、ＰＷＭパルス信号の周波数がＰＣＭデータのサンプリング周波数に同期するクロック信号を用意しなくてもよいということである。このとき、ＰＷＭパルス信号の周波数に関する誤差率は半音階の周波数の変化率の１／１０よりも小さいものとするから、ＰＷＭパルス信号の周波数とＰＣＭデータのサンプリング周波数との非同期に起因する誤差は実質的に無視できる。要するに、ＰＷＭによるパルス信号の周波数をＰＣＭデータのサンプリング周波数の整数倍の周波数に極力近づけることができるＰＷＭ分解能を設定することになる。このように設定されるＰＷＭ分解能がＰＣＭデータのビット数で決まる分解能よりも大きくなればＰＷＭによるパルス信号の変調度がフルスケールに対して小さくなるが、前記ＰＷＭパルス信号の周波数に要求される誤差率の制約により、その度合も小さいことが保証される。したがって、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行うことができる。

〔２〕＜スピーカのＰＷＭ駆動におけるＰＷＭパルス周期の制御、倍率演算及び補間演算＞
本発明の別の実施の形態に係る音声再生システム（図１、図３）は、演算制御回路（２０，１３）と、前記演算制御回路による制御を受けるＰＷＭ回路（１５）と、クロックパルスジェネレータ（１２）とを有する。前記演算制御回路は、ＰＣＭデータのビット数を１ビット増やしてその値を定数倍（３１２／２５６）し、定数倍したデータに対する整数倍（４倍、２倍）のデータ補間を行う。前記ＰＷＭ回路は、前記データ補間されたＰＣＭデータを、指定されたＰＷＭ分解能（３１２）とＰＷＭカウント周波数（２０ＭＨｚ）とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号（ＰＬＳ）に変換して出力する。前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数（２０ＭＨｚ）を持つ原発振クロック信号（ＣＬＫ０）を生成して前記演算制御回路の動作基準クロック信号（ＣＬＫ０）及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号（ＣＬＫ０）を出力する。前記演算制御回路による定数倍の当該定数は、倍率演算前のＰＣＭデータのビット数で表現される分解能（２５６）に対する前記指定されたＰＷＭ分解能（３１２）の割合である。データ補間前の前記ＰＣＭデータのサンプリング周波数（１６ＫＨｚ）と前記ＰＷＭパルス信号の周波数（６４．１ＫＨｚ）の整数分の一倍（１／４）の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数（１６．０２５ＫＨｚ）の誤差率（０．１６％）は、ＰＣＭデータの半音階上方の音への周波数の変化率（５．９％）の１／１０以下とされる。

この音声再生システムも項１と同様に、ＰＷＭによるパルス信号周波数がＰＣＭデータのサンプリング周波数に同期しないクロック信号を用いてＰＷＭ動作させることを前提とするもの、換言すれば、ＰＷＭによるパルス信号周波数がＰＣＭデータのサンプリング周波数に同期するクロック信号を用意しなくてもよいものである。このとき、ＰＷＭパルス信号の周波数に関する誤差率は半音階の周波数の変化率の１／１０よりも小さいものとするから、ＰＣＭデータのサンプリング周波数とＰＷＭパルス信号の周波数との非同期に起因する誤差は実質的に無視できる。要するに、ＰＷＭによるパルス信号の周波数をＰＣＭデータのサンプリング周波数の整数倍の周波数に極力近づけることができるＰＷＭ分解能を設定することになる。このように設定されるＰＷＭ分解能がＰＣＭデータのビット数で決まる分解能よりも大きくなればＰＷＭによるパルス信号の変調度がフルスケールに対して小さくなるが、ＰＷＭ回路に供給されるＰＣＭデータはＰＷＭ分解能に応じて所定倍に倍率演算されているので、ＰＷＭによるパルス信号の変調度はフルスケールに対して小さくならない。更にＰＷＭ回路に供給されるＰＣＭデータは原データに対して整数倍のデータ補間が行われてオーバーサンプリングとされるので、ＰＣＭデータの標本化折り返し雑音の影響が緩和される。したがって、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行うことができる。

〔３〕＜サンプリング周波数２倍のオーバーサンプリング＞
項２の音声再生システムにおいて、前記データ補間は、原データ間にデータを１個づつ挿入してサンプリング周波数を２倍にする処理である。

サンプリング周波数が２倍になった分だけＰＣＭデータのサンプリング折り返し雑音の中心周波数が高くなってその影響が緩和される。

〔４〕＜サンプリング周波数４倍のオーバーサンプリング＞
項２の音声再生システムにおいて、前記データ補間は、原データ間にデータを３個づつ挿入してサンプリング周波数を４倍にする処理である。

サンプリング周波数が４倍になった分だけＰＣＭデータのサンプリング折り返し雑音の中心周波数が更に高くなってその影響をより緩和することができる。

〔５〕＜ＰＷＭ回路の出力をドライバに直結＞
項４の音声再生システムにおいて、前記ＰＷＭ回路の出力を受けてスピーカを駆動するドライバ回路（２）を有する。

ローパスフィルタを介在させることなくＰＷＭ回路の出力を直接ドライバ回路に供給してスピーカを駆動することができる。

〔６〕＜ドライバ回路のトライステート制御＞
項５の音声再生システム（図３）において、前記演算制御回路は音声再生動作を行うとき前記ドライバ回路を高出力インピーダンス状態に制御し、音声再生動作を行わないとき前記ドライバ回路をプッシュ・プル出力動作可能に制御する。

低消費電力に資することができる。

〔７〕＜演算制御回路の動作基準クロック信号とＰＷＭクロック信号の同一周波数＞
項２の音声再生システムにおいて、前記演算制御回路の動作基準クロック信号（ＣＬＫ０）と前記ＰＷＭクロック信号（ＣＬＫ０）は等しい周波数（２０ＭＨｚ）を有する。

所要の演算処理スピードを維持するために演算制御回路で必要な周波数のクロック信号をＰＷＭクロック信号に用いても、歪のないＰＷＭパルス信号によるスピーカ駆動を行うことができる。

〔８〕＜演算制御回路のプログラムによるＰＷＭ分解能の指定＞
項２の音声再生システムにおいて、前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される。

採用するクロック信号周波数に応じた分解能の設定を容易に行うことができる。

〔９〕＜ＣＰＵ＞
項２の音声再生システムにおいて、前記演算制御回路はＣＰＵ（２０）及び前記ＣＰＵが実行するプログラムを格納するメモリ（１３）である。

補間演算及び倍率演算をプログラム処理によって用意に実現することができる。

〔１０〕＜マイクロコンピュータ＞
項２の音声再生システムにおいて、前記演算制御回路、ＰＷＭ回路及びクロックパルスジェネレータは１チップの半導体集積回路化されたマイクロコンピュータ（１，１Ａ）に搭載される。

音声再生システムをマイクロコンピュータの応用システムとして実現することができる。

〔１１〕＜スピーカのＰＷＭ駆動におけるＰＷＭパルス周期の制御及び補間演算＞
本発明の更に別の実施の形態に係る音声再生システム（図４）は、演算制御回路と、前記演算制御回路による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有する。前記演算制御回路は、ＰＣＭデータに対する整数倍のデータ補間を行う。前記ＰＷＭ回路は、前記データ補間されたＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力する。記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力する。データ補間前の前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。

この音声再生システムは項２に比べてＰＣＭデータの倍率演算を行わない点が相違され、その相違点以外の構成に関しては項２と同様の作用効果を奏する。

〔１２〕＜サンプリング周波数２倍のオーバーサンプリング＞
項１１の音声再生システムにおいて、前記データ補間は、原データ間にデータを１個づつ挿入してサンプリング周波数を２倍にする処理である。

サンプリング周波数が２倍になった分だけＰＣＭデータのサンプリング折り返し雑音の中心周波数が高くなってその影響が緩和される。

〔１３〕＜サンプリング周波数４倍のオーバーサンプリング＞
項１１の音声再生システムにおいて、前記データ補間は、原データ間にデータを３個づつ挿入してサンプリング周波数を４倍にする処理である。

サンプリング周波数が４倍になった分だけＰＣＭデータのサンプリング折り返し雑音の中心周波数が更に高くなってその影響をより緩和することができる。

〔１４〕＜ＰＷＭ回路の出力をドライバに直結＞
項１３の音声再生システムにおいて、前記ＰＷＭ回路の出力を受けてスピーカを駆動するドライバ回路を有する。

ローパスフィルタを介在させることなくＰＷＭ回路の出力を直接ドライバ回路に供給してスピーカを駆動することができる。

〔１５〕＜ドライバ回路のトライステート制御＞
項１４の音声再生システムにおいて、前記演算制御回路は音声再生動作を行うとき前記ドライバ回路を高出力インピーダンス状態に制御し、音声再生動作を行わないとき前記ドライバ回路をプッシュ・プル出力動作可能に制御する。

低消費電力に資することができる。

〔１６〕＜演算制御回路の動作基準クロック信号とＰＷＭクロック信号の同一周波数＞
項１１の音声再生システムにおいて、前記演算制御回路の動作基準クロック信号と前記ＰＷＭクロック信号は等しい周波数を有する。

所要の演算処理スピードを維持するために演算制御回路で必要な周波数のクロック信号をＰＷＭクロック信号に用いても、歪のないＰＷＭパルス信号によるスピーカ駆動を行うことができる。

〔１７〕＜演算制御回路のプログラムによるＰＷＭ分解能の指定＞
項１１の音声再生システムにおいて、 前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される。

採用するクロック信号周波数に応じた分解能の設定を容易に行うことができる。

〔１８〕＜ＣＰＵ＞
項１１の音声再生システムにおいて、前記演算制御回路はＣＰＵ及び前記ＣＰＵが実行するプログラムを格納するメモリである。

補間演算及び倍率演算をプログラム処理によって用意に実現することができる。

〔１９〕＜マイクロコンピュータ＞
項１１の音声再生システムにおいて、前記演算制御回路、ＰＷＭ回路及びクロックパルスジェネレータは１チップの半導体集積回路化されたマイクロコンピュータ（１Ｂ）に搭載される。

音声再生システムをマイクロコンピュータの応用システムとして実現することができる。

〔２０〕＜スピーカのＰＷＭ駆動におけるＰＷＭパルス周期の制御及び倍率演算＞
本発明の更に別の実施の形態に係る音声再生システム（図５）は、演算制御回路と、前記演算制御回路による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有する。前記演算制御回路は、ＰＣＭデータのビット数を１ビット増やしてその値を定数倍する倍率演算を行う。前記ＰＷＭ回路は、前記倍率演算されたＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力する。前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力する。前記演算制御回路による定数倍の当該定数は、倍率演算前のＰＣＭデータのビット数で決まる分解能に対する前記指定されたＰＷＭ分解能の割合である。前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。

この音声再生システムは項２に比べてデータ補間演算を行わない点が相違され、その相違点以外の構成に関しては項２と同様の作用効果を奏する。

〔２１〕＜ＰＷＭ回路の出力をＬＰＦおよびアナログ入力Ｄ級アンプに接続＞
項２０の音声再生システムにおいて、前記ＰＷＭ回路の出力に入力が接続されたローパスフィルタと、前記ローパスフィルタの出力を受けてスピーカを駆動するアナログ入力Ｄ級アンプを有する。

オーバーサンプリングによる折り返し雑音の低減効果を期待できない分だけ、ローパスフィルタとアナログ入力Ｄ級アンプを用いて、再生音の歪抑制を補うことが出来る。

〔２２〕＜演算制御回路の動作基準クロック信号とＰＷＭクロック信号の同一周波数＞
項２０の音声再生システムにおいて、前記演算制御回路の動作基準クロック信号と前記ＰＷＭクロック信号は等しい周波数を有する。

所要の演算処理スピードを維持するために演算制御回路で必要な周波数のクロック信号をＰＷＭクロック信号に用いても、歪のないＰＷＭパルス信号によるスピーカ駆動を行うことができる。

〔２３〕＜演算制御回路のプログラムによるＰＷＭ分解能の指定＞
項２０の音声再生システムにおいて、前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される。

採用するクロック信号周波数に応じた分解能の設定を容易に行うことができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施の形態１〕
図１には本発明の実施の形態１に係る音声再生システムが例示される。同図に示される音声再生システムはマイクロコンピュータ１で生成されたＰＷＭパルス信号をドライバ回路（ＤＲＶ）２に与えてスピーカ３を駆動するシステムであって、例えば火災報知機の警告音声、給湯器や家電品などの音声案内に適用されるシステムである。

図１ではＰＷＭによる音声再生に必要な機能に集約してマイクロコンピュータ１の構成を示している。図１においてマイクロコンピュータ１は、特に制限されないが、警告音声や案内音声に応ずる４ビットのＡＤＰＣＭ（Adaptive Differential Pulse Code Modulation）データをＲＯＭ１３に備え、ＲＯＭ１３から読み出されたＡＤＰＣＭデータは伸張処理回路１６によって８ビットのＰＣＭデータに伸張されて、例えばＲＡＭ１４に格納される。８ビットのＰＣＭデータは倍率演算及び補間演算回路１７に供給され、倍率演算及び補間演算回路１７は、ＰＣＭデータのビット数を１ビット増やしてその値を定数倍し、定数倍したデータに対する４倍のデータ補間を行う。４倍のデータ補間は例えば２個の原データを平均して平均値補間データを生成し、更に２個の原データの夫々と補間データを平均して平均値保管データを生成することによって、原データ間にデータを３個づつ挿入してサンプリング周波数を４倍にする処理である。即ち、サンプリング周波数４倍のオーバーサンプリングとされる。したがってサンプリング周波数１６ＫＨｚの原データはオーバーサンプリング周波数６４ＫＨｚの補間データになる。サンプリング周波数が４倍になった分だけＰＣＭデータのサンプリング折り返し雑音の中心周波数が高くなってその影響をより緩和することができるようになる。演算処理されたデータが供給されるＰＷＭ回路（ＰＷＭＴＭＲ）１５は、ＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルスに変換して出力する。指定された分解能でＰＷＭ周期毎に、供給されたＰＣＭデータに対応するＰＷＭパルス信号ＰＬＳを出力する。

前記クロックパルスジェネレータ１２は、例えば外部のクロック端子Ｐ１，Ｐ２に接続された水晶振動子４の固有振動数に従ってクロック信号ＣＬＫ０を生成する発信回路（ＯＳＣ）１０と分周回路（ＤＩＶ）１１とを有する。クロック信号ＣＬＫ０は２０ＭＨｚであり前記ＰＣＭデータのサンプリング周波数である１６ｋＨｚの２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号とされる。特に制限されないが、ＰＷＭ回路１５は前記クロック信号ＣＬＫ０をＰＷＭカウントクロック信号として用いる。マイクロコンピュータ１はクロック信号ＣＬＫ０に同期してデータ処理を行う。分周器１１はクロック信号ＣＬＫ０を分周してクロック信号を生成し、その一つとしてＰＣＭデータのサンプリング周波数１６ＫＨｚの近傍の、１２４８分周した１６．０２５ＫＨｚのクロック信号ＣＬＫ１が図示されている。クロック信号ＣＬＫ１の周波数１６．０２５ＫＨｚの意義についてはＰＷＭ回路と一緒に説明する。

ここで、ＰＷＭ回路１５は、特に図示はしないが、ＰＷＭカウントクロック信号のサイクル変化を計数するコンペアマッチカウンタの計数値０からカウントクリア値までの間をデューティ１００％とし、コンペアレジスタの値に応じたデューティでパルス波形を生成する回路である。従って、カウントクリア値はＰＷＭパルス信号ＰＬＳの分解能に対応され、コンペアレジスタには倍率演算及び補間演算回路１７から出力されるＰＣＭデータがＰＷＭサイクル毎にプリセットされる。このように、ＰＷＭ回路１５を用いた音声再生において、ＰＷＭパルス信号ＰＬＳの分解能はカウントクリア値に応じて決まり、データのサンプリング周波数即ちＰＷＭ回路で生成されるＰＷＭパルス信号ＰＬＳの周波数（ＰＷＭパルス周波数）は、おおよそＰＷＭカウントクロック信号（ＣＬＫ０）の周波数をカウントクリア値（即ちＰＷＭ分解能）で分周した周波数に相当する。伸張された８ビットのＰＣＭデータを用いる場合、ＰＷＭ回路１５によるＰＰＷＭパルス信号の分解能をそれに対応させるには、ＰＷＭ回路１５によるコンペアマッチの分解能を２５６に設定すればよい。しかしながら、マイクロコンピュータ１は全体としてのデータ処理の必要性から原発振クロック信号ＣＬＫ０の周波数を２０ＭＨｚとし、これに応じてＰＷＭカウントクロック信号の周波数も２０ＭＨｚとされるので、ＰＷＭ回路１５の分解能を２５６とすると、ＰＷＭパルス信号の周波数は２０ＭＨｚ／２５６＝７８．１２５ｋＨｚとなり、ＰＣＭデータのサンプリング周波数１６ｋＨｚとは非同期となる。完全同期化するには振動子の固有振動数を例えば１６．３８４ＭＨｚのように特殊な専用周波数としなければならず高価な振動子を用いなければならず、しかも、マイクロコンピュータ１の全体的なデータ処理速度も低下せざるを得なくなる。そこで、ＰＷＭパルス信号の周波数が原データのサンプリング周波数の４倍のオーバーサンプリング周波数に近い周波数になるようにＰＷＭ回路の分解能を、例えば２５６分解能よりも高い３１２分解能に設定する。

ＰＷＭ回路１５の分解能を３１２とすると、ＰＷＭパルス信号ＰＬＳの周波数は２０ＭＨｚ／３１２＝６４．１０２６ＫＨｚとなる。原データのサンプリング周波数（１６ＫＨｚ）との差が最も小さくなるＰＷＭパルス信号ＰＬＳの周波数はその周波数の１／４倍である、６４．１０２６／４＝１６．０２５ＫＨｚとなり、サンプリング周波数１６ＫＨｚに対する前記１／４倍の周波数１６．０２５ＫＨｚの誤差率は、０．１６％［＝（１６．０２５−１６）／１６］である。音の周波数は１オクターブ（１２半音階）上がると２倍になるから、半音階上方への周波数変化率は２の１２乗根の値である１．０５９４６…になり、これは約５．９％の周波数変化に相当する。その１／１０以下の周波数変化であれば実質的に無視できるほどである。例えば、オーケストラでも音感上４４０Ｈｚを４４２Ｈｚとして演奏することがよく行われ、これは０．４５％の周波数誤差であることからも、上述した、「その１／１０以下の周波数変化は実質的に無視できるほどである。」ことについては妥当と考えられる。したがって、上記誤差率をＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とするように、ＰＷＭパルス信号ＰＬＳの周期、即ち、ＰＷＭクロック信号の周波数に対するＰＷＭの分解能を決定すればよい。

８ビットの原ＰＣＭデータの分解能が２５６であるとき、そのままの分解能のＰＣＭデータを３１２分解能でＰＷＭ変換すると、ＰＷＭパルス信号の変調度がフルスケールに対して小さくなり、出力ゲインが低下する。この点について、前記倍率演算及び補間演算回路１７は、原ＰＣＭデータの分解能に対するＰＷＭの分解能の倍率で８ビットの原ＰＣＭデータの大きさに対する倍率演算を行う。具体的には３１２／２５６倍の害率演算を行う。倍率演算されたＰＣＭデータのビット数は９ビットになる。これにより、ＰＷＭ回路１５によるＰＷＭパルス信号ＰＬＳの変調度はフルスケールに対して小さくならない。

したがって、ＰＷＭ回路１５に供給されるＰＣＭデータは原データに対して倍率演算されると共に整数倍のデータ補間が行われてオーバーサンプリングとされるので、ＰＷＭパルス信号ＰＬＳには出力ゲインのロスがなく、ＰＣＭデータの標本化折り返し雑音の影響が緩和される。よって、ＰＷＭ回路１５のからＰＷＭパルス信号ＰＷＭを出力する出力端子Ｐ３にはスピーカ３を駆動するドライバ回路２を直結すればよい。ドライバ回路２にはプッシュ・プル回路を採用すれば充分である。ＰＷＭ回路１５の出力をローパスフィルタを介してドライバに供することも、また、ドライバ回路にアナログ入力Ｄ級アンプを採用することも必要ない。

図２にはマイクロコンピュータのハードウェア構成が例示される。マイクロコンピュータは例えばＣＭＯＳ集積回路製技術によって単結晶シリコンのような１個の半導体基板に形成される。マクロコンピュータ１は、例えば、プログラムを実行するＣＰＵ（中央処理装置）２０、ＣＰＵ２０の動作プログラム他前記ＡＤＰＣＭデータなどを保有するＲＯＭ１３、ＣＰＵ２０のワーク領域などに用いられるＲＡＭ１４、ＰＷＭ海路（ＰＷＭＴＭＲ）１５、クロックパルスジェネレータ（ＣＰＧ）１２、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、割り込みコントローラ（ＩＮＴＣ）２２、システムリセットや動作モードの制御を行うシステムコントローラ（ＳＹＳＣＮＴ）２３、ディジタルアナログコンバータ（ＤＡＣ）２６、アナログディジタルコンバータ（ＡＤＣ）２５、フラッシュメモリ（ＦＬＳＨ）２８、入出力ポート（ＰＯＲＴ）２８、バスコントローラ（ＢＳＣ）２９、及びそれらが共有する内部バス３０を備える。

前記伸張処理回路１６及び倍率演算及び補間演算回路１７は、ＣＰＵ２０とその動作プログラムによって実現される、演算制御回路の一例である。ＰＷＭ回路１５におけるＰＷＭ動作のための分解能は、ＣＰＵ２０が実行するプログラムによって指定される。例えば、ＰＷＭ回路１５における前記コンペアマッチカウンタのカウントクリア値がＰＷＭの分解能に相当されるから、そのカウントクリア値が設定される制御レジスタが分解能の設定対象になる。コンペアマッチカウンタの計数値と比較されるコンペアレジスタには倍率演算及び補間演算されたＰＣＭデータがセットされることになり、コンペアレジスタに対するデータのプロセット周期がクロック信号ＣＬＫ１の周波数１６．０２５ＫＨｚによって規定されることになる。図１に示されたクロック信号ＣＬＫ１の周波数１６．０２５ＫＨｚはその意義を表している。

実施の形態１に係る音声再生システムによれば、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく歪の小さなＰＷＭパルス信号を生成して音声再生を行うことができる。

図１の例ではＣＰＵ２０の動作基準クロック信号は前記ＰＷＭクロック信号ＣＬＫ０と等しい周波数を有する。所要の演算処理スピードを維持するためにＣＰＵ２０で必要な周波数のクロック信号をＰＷＭクロック信号ＣＬＫ０に用いても、上述より明らかなように、歪のないＰＷＭパルス信号ＰＬＳによるスピーカ駆動を行うことができる。

図３には別の音声再生システムが例示される。図１との相違点は、音声再生動作を行うときマイクロコンピュータ１Ａがイネーブル信号ＤＥＮで前記ドライバ回路２を高出力インピーダンス状態に制御し、音声再生動作を行うときイネーブル信号ＤＥＮで前記ドライバ回路２をプッシュ・プル出力動作可能に制御する点である、この制御は例えばＣＰＵ２０が行えばよい。低消費電力に資することができる。その他の点は図１と同じであるからその詳細な説明は省略する。

特に図示はしないが、前記データ補間は、原データ間にデータを１個づつ挿入してサンプリング周波数を２倍にする処理であってもよい。サンプリング周波数を４倍にする図１に比べてＰＣＭデータのサンプリング折り返し雑音の中心周波数が低くなるが、データ補間によるオーバーサンプリングを行わない場合に比べて返し雑音のよる影響を緩和することができる。

〔実施の形態２〕
図４には本発明の実施の形態２に係る音声再生システムが例示される。図１との相違点は、倍率演算及び補間演算回路１７の代わりに倍率演算を行わずに補間演算だけ行う補間演算回路１７Ｂを採用したことである。即ち、マイクロコンピュータ１Ｂは、伸張された８ビットのＰＣＭデータに対して整数倍のデータ補間を行う補間演算回路１７Ｂを採用し、補間演算結果をＰＷＭ回路１５に供給してＰＷＭパルス信号ＰＬＳを生成するようにした。その他の構成は図１と同じであり、その詳細な説明は省略する。

図４の音声再生システムにおいて、クロック信号ＣＬＫ０は２０ＭＨｚ、ＰＷＭ回路１５に設定される分解能は３１２、補間演算回路１７Ｂは平均値補間によって４倍のオーバーサンプリングを行って、データ毎にサンプリング周波数が１６．０２５ＫＨｚの４倍の６４．１ＫＨｚでＰＷＭパルス信号ＰＬＳを生成する。実施の形態１と同様に、データ補間前の前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数と差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。

この音声再生システムは図１に比べてＰＣＭデータの倍率演算を行わない点が相違され、その相違点以外の構成に関しては同様の作用効果を奏する。

データ補間はサンプリング周波数２倍のオーバーサンプリングでもよいし、ドライバ回路２に対してはトライステート制御をおこなってもよい。ＰＷＭ分解能の指定も上記同様にＣＰＵ２０プログラム制御によって行えばよい。マイクロコンピュータ１Ｂには図２と同様のハードウェア構成を採用し、倍率演算を行わず、平均値補間演算を行う点はＣＰＵ２０の動作プログラムの相違として実現すればよい。

〔実施の形態３〕
図５には本発明の実施の形態３に係る音声再生システムが例示される。図１との相違点は、倍率演算及び補間演算回路１７の代わりに補間演算を行わずに倍率演算だけ行う倍率演算回路１７Ｃを採用したことである。即ち、マイクロコンピュータ１Ｃは、伸張された８ビットのＰＣＭデータに対して倍率演算を行う倍率演算回路１７Ｃを採用し、倍率演算結果をＰＷＭ回路１５に供給してＰＷＭパルス信号ＰＬＳを生成するようにした。その他の構成は図１と同じであり、その詳細な説明は省略する。

図５の音声再生システムにおいて、クロック信号ＣＬＫ０は２０ＭＨｚ、ＰＷＭ回路１５に設定される分解能は３１２、倍率演算回路１７Ｃは３１２／２５６倍の倍率演算を行って、倍率演算されたデータ毎に周波数１６．０２５ＫＨｚのサイクル毎に同じＰＷＭパルス信号ＰＬＳを４回づつ生成して出力する。実施の形態１と同様に、ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数と差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。マイクロコンピュータ１Ｃによるデータ処理は、図１に比べてＰＣＭデータの補間演算を行わない点が相違され、その相違点以外の構成に関しては同様の作用効果を奏するが、補間演算を行わないことにより、オーバーサンプリングによる折り返し雑音の影響を緩和するという効果を期待することが出来ないので、前記ＰＷＭ回路１５の出力をローパスフィルタ（ＬＰＦ）５で受け、ＬＰＦ５の出力信号をアナログ入力Ｄ級アンプ６に入力し、マイクロコンピュータ１Ｃ側とは完全非同期で入力信号を再度ディジタル化してからスピーカ３をＰＷＭパルス駆動する。即ち、オーバーサンプリングによる折り返し雑音の低減効果を期待できない分だけ、ローパスフィルタ５とアナログ入力Ｄ級アンプ６を用いて、再生音の歪抑制を補うことが出来る。

ＰＷＭ分解能の指定も上記同様にＣＰＵ２０プログラム制御によって行えばよい。マイクロコンピュータ１Ｃには図２と同様のハードウェア構成を採用し、平均値補間演算を行わず、倍率演算を行う点はＣＰＵ２０の動作プログラムの相違として実現すればよい。

〔実施の形態４〕
図６には本発明の実施の形態４に係る音声再生システムが例示される。図１との相違点は、倍率演算及び補間演算の相補共に行わずにＰＷＭパルス信号を生成するマイクロコンピュータ１Ｄを採用したことである。その他の構成は図１と同じであり、その詳細な説明は省略する。

図６の音声再生システムにおいて、クロック信号ＣＬＫ０は２０ＭＨｚ、ＰＷＭ回路１５に設定される分解能は３１２、伸張された個々のＰＣＭデータに対して周波数１６．０２５ＫＨｚのサイクル毎に同じＰＷＭパルス信号ＰＬＳを４回づつ生成して出力する。実施の形態１と同様に、ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数と差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる。マイクロコンピュータ１Ｄによるデータ処理は、図１に比べてＰＣＭデータの倍率演算及び補間演算を行わない点が相違され、その相違点以外の構成に関しては同様の作用効果を奏するが、補間演算を行わないことにより、オーバーサンプリングによる折り返し雑音の影響を緩和するという効果を期待することが出来ないので、実施の形態３と同様に、前記ＰＷＭ回路１５の出力をローパスフィルタ（ＬＰＦ）５で受け、ＬＰＦ５の出力信号をアナログ入力Ｄ級アンプ６に入力し、マイクロコンピュータ１Ｃ側とは完全非同期で入力信号を再度ディジタル化してからスピーカ３をＰＷＭパルス駆動する。即ち、オーバーサンプリングによる折り返し雑音の低減効果を期待できない分だけ、ローパスフィルタ５とアナログ入力Ｄ級アンプ６を用いて、再生音の歪抑制を補うことが出来る。更に、指定されたＰＷＭ分解能（＝３１２）がＰＣＭデータのビット数で決まる分解能（＝２５６）よりも大きいのでＰＷＭパルス信号の変調度がフルスケールに対して小さくなるが、前記ＰＷＭパルス信号の周波数に要求される誤差率の制約により、その度合も小さいことが保証される。したがって、ＰＣＭデータのＡＤ変換に代えてＰＷＭによるパルス信号を用いて音声再生を行う場合に、ＰＷＭカウント周波数をＰＣＭデータのサンプリング周波数の２のべき乗倍に制限することなく、ある程度の許容範囲で歪の小さなＰＷＭパルス信号を生成して音声再生を行うことができる。

ＰＷＭ分解能の指定も上記同様にＣＰＵ２０プログラム制御によって行えばよい。マイクロコンピュータ１Ｄには図２と同様のハードウェア構成を採用し、平均値補間演算及び倍率演算を行わない点はＣＰＵ２０の動作プログラムの相違として実現すればよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ＣＰＵの同期基準クロック信号とＰＷＭクロック信号とは、原発振が共通であれば異なる周波数であってよいことは言うまでもない。クロックパルスジェネレータは振動子を用いる構成に限定されず、振動子を用いないリングオシレータで構成してもよいし、また、外部からシステムクロック信号を入力して利用する回路であってもよい。スピーカを駆動するドライバは一対のインバータを相補動作して双極駆動する駆動形態に限定されず、単極駆動を行う駆動形式のものであってもよい。ＰＷＭクロック信号とＣＰＵの動作基準クロック信号は異なる周波数のクロック信号であってよいことは言うまでもなく、ＡＤＰＣＭデータとＣＰＵの動作プログラムはフラッシュメモリのような電気的に書き換え可能な不揮発性メモリに保持させてもよい。演算制御回路はＣＰＵとその動作プログラムを保持するメモリに限定されず、ディジタル信号処理プロセッサやその他のアクセラレータ及びその動作プログラムを含んでもよい。補間演算は平均値補間に限定されず他の補間演算を採用してもよい。

１、１Ａ，１Ｂ，１Ｃ，１Ｄ マイクロコンピュータ
２ ドライバ回路（ＤＲＶ）
３ スピーカ
４ 水晶振動子
５ ローパスフィルタ（ＬＰＦ）
６ アナログ入力Ｄ級アンプ
１３ ＲＯＭ
１４ ＲＡＭ
１６ 伸張処理回路
１７ 倍率演算及び補間演算回路
１７Ｂ 補間演算回路
１７Ｃ 倍率演算回路
１５ ＰＷＭ回路（ＰＷＭＴＭＲ）
Ｐ１，Ｐ２ クロック端子
Ｐ３ 出力端子
ＣＬＫ０、ＣＬＫ１ クロック信号
１０ 発信回路（ＯＳＣ）
１１ 分周回路（ＤＩＶ）
１２ クロックパルスジェネレータ

Claims (23)

1. 演算制御装置と、前記演算制御装置による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有し、
   前記ＰＷＭ回路は、ＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力し、
   前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力し、
   前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる、音声再生システム。
2. 演算制御回路と、前記演算制御回路による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有し、
   前記演算制御回路は、ＰＣＭデータのビット数を１ビット増やしてその値を定数倍し、定数倍したデータに対する整数倍のデータ補間を行い、
   前記ＰＷＭ回路は、前記データ補間されたＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力し、
   前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力し、
   前記演算制御回路による定数倍の当該定数は、倍率演算前のＰＣＭデータのビット数で表現される分解能に対する前記指定されたＰＷＭ分解能の割合であり、
   データ補間前の前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる、音声再生システム。
3. 前記データ補間は、原データ間にデータを１個づつ挿入してサンプリング周波数を２倍にする処理である、請求項２記載の音声再生システム。
4. 前記データ補間は、原データ間にデータを３個づつ挿入してサンプリング周波数を４倍にする処理である、請求項２記載の音声再生システム。
5. 前記ＰＷＭ回路の出力を受けてスピーカを駆動するドライバ回路を有する、請求項４記載の音声再生システム。
6. 前記演算制御回路は音声再生動作を行わないとき前記ドライバ回路を高出力インピーダンス状態に制御し、音声再生動作を行うとき前記ドライバ回路をプッシュ・プル出力動作可能に制御する、請求項５記載の音声再生システム。
7. 前記演算制御回路の動作基準クロック信号と前記ＰＷＭクロック信号は等しい周波数を有する、請求項２記載の音声再生システム。
8. 前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される、請求項２記載の音声再生システム。
9. 前記演算制御回路はＣＰＵ及び前記ＣＰＵが実行するプログラムを格納するメモリである、請求項２記載の音声再生システム。
10. 前記演算制御回路、ＰＷＭ回路及びクロックパルスジェネレータは１チップの半導体集積回路化されたマイクロコンピュータに搭載される、請求項２記載の音声再生システム。
11. 演算制御回路と、前記演算制御回路による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有し、
    前記演算制御回路は、ＰＣＭデータに対する整数倍のデータ補間を行い、
    前記ＰＷＭ回路は、前記データ補間されたＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力し、
    前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力し、
    データ補間前の前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる、音声再生システム。
12. 前記データ補間は、原データ間にデータを１個づつ挿入してサンプリング周波数を２倍にする処理である、請求項１１記載の音声再生システム。
13. 前記データ補間は、原データ間にデータを３個づつ挿入してサンプリング周波数を４倍にする処理である、請求項１１記載の音声再生システム。
14. 前記ＰＷＭ回路の出力を受けてスピーカを駆動するドライバ回路を有する、請求項１３記載の音声再生システム。
15. 前記演算制御回路は音声再生動作を行わないとき前記ドライバ回路を高出力インピーダンス状態に制御し、音声再生動作を行うとき前記ドライバ回路をプッシュ・プル出力動作可能に制御する、請求項１４記載の音声再生システム。
16. 前記演算制御回路の動作基準クロック信号と前記ＰＷＭクロック信号は等しい周波数を有する、請求項１１記載の音声再生システム。
17. 前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される、請求項１１記載の音声再生システム。
18. 前記演算制御回路はＣＰＵ及び前記ＣＰＵが実行するプログラムを格納するメモリである、請求項１１記載の音声再生システム。
19. 前記演算制御回路、ＰＷＭ回路及びクロックパルスジェネレータは１チップの半導体集積回路化されたマイクロコンピュータに搭載される、請求項１１記載の音声再生システム。
20. 演算制御回路と、前記演算制御回路による制御を受けるＰＷＭ回路と、クロックパルスジェネレータとを有し、
    前記演算制御回路は、ＰＣＭデータのビット数を１ビット増やしてその値を定数倍する倍率演算を行い、
    前記ＰＷＭ回路は、前記倍率演算されたＰＣＭデータを、指定されたＰＷＭ分解能とＰＷＭカウント周波数とで決まるＰＷＭパルス周期に同期するＰＷＭパルス信号に変換して出力し、
    前記クロックパルスジェネレータは、前記ＰＣＭデータのサンプリング周波数の２の累乗倍以外の倍数の発振周波数を持つ原発振クロック信号を生成して前記演算制御回路の動作基準クロック信号及び前記ＰＷＭカウント周波数を規定するＰＷＭクロック信号を出力し、
    前記演算制御回路による定数倍の当該定数は、倍率演算前のＰＣＭデータのビット数で決まる分解能に対する前記指定されたＰＷＭ分解能の割合であり、
    前記ＰＣＭデータのサンプリング周波数と前記ＰＷＭパルス信号の周波数の整数分の一倍の周波数との差が最も小さいときの前記サンプリング周波数に対する前記整数分の一倍の周波数の誤差率は、ＰＣＭデータの半音階上方の音への周波数の変化率の１／１０以下とされる、音声再生システム。
21. 前記ＰＷＭ回路の出力に入力が接続されたローパスフィルタと、前記ローパスフィルタの出力を受けてスピーカを駆動するアナログ入力Ｄ級アンプを有する、請求項２０記載の音声再生システム。
22. 前記演算制御回路の動作基準クロック信号と前記ＰＷＭクロック信号は等しい周波数を有する、請求項２０記載の音声再生システム。
23. 前記指定されたＰＷＭ分解能の値は前記演算制御回路が実行するプログラムによって指定される、請求項２０記載の音声再生システム。

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