JP2012119721A - マイクロ波集積回路パッケージ及びそのようなパッケージを形成するための方法 - Google Patents

Abstract

【課題】マイクロ波集積回路パッケージ、及びそのパッケージに関連付けられる電磁的影響を補償するためのパッケージング方法を提供する。
【解決手段】半導体デバイスをパッケージするための方法は、半導体デバイス上に誘電体層を設けること、デバイスに対して所定の磁気的又は電気的作用を与えるように誘電体層上の材料のパターン及び配置を決定することであって、該作用は、そのようにパターニングされ、配置される材料から、該材料とデバイスとの間で結合される電波又は磁波によってのみデバイス上に与えられる、決定すること、及び決定されたパターン及び配置において材料を形成することであって、所定の作用を与える、形成することを含む。
【選択図】図１２

Description

本発明は包括的にはマイクロ波集積回路パッケージに関し、より詳細には、環境的に保護されるマイクロ波集積回路パッケージに関する。また、本発明は包括的には、マイクロ波集積回路パッケージ、及びそのパッケージに関連付けられる電磁的影響を補償するためのパッケージング方法に関する。

当該技術分野において知られているように、マイクロ波及びミリ波モノリシック集積回路（ＭＭＩＣ）及びデバイスは、過酷な環境に起因する機械的な損傷及び劣化から保護されなければならない。そのような部品は一般的には、気密のハウジング内に取り付けられる。これらのハウジングは、能動ＭＭＩＣだけでなく、それらのＭＭＩＣが実装される基板も保持する金属製の箱から構成される。ＭＭＩＣ上に特殊なコーティングを用いることによってこれらの金属製ハウジングを不要にするために、複数の技法が提案されてきた。そのようなコーティングはウェーハレベルにおいて塗布することができ、それゆえ、潜在的には、従来のパッケージングに対する低コストの代替技法である。しかしながら、それらのコーティングは、十分な環境的保護を与えることがまだ示されていないだけでなく、全ての場合にＭＭＩＣの性能の劣化を避けることも示されていない。

代替のパッケージング技法は、個々のダイ上に、金属化されるか、又は他の方法で処理された石英又は他の材料から形成される空洞密閉筐体（air-cavity enclosure）を配置し、接合することを伴う。当該技術分野において知られているようなマイクロカバーを用いる結果として、設計時にボンディングリングの場所を確保しておかなければならないので、従来のマイクロストリップダイよりもサイズが大きくなる。さらに、ＭＭＩＣから出るリード線が、カバーの下を通過し、ＭＭＩＣ動作領域の外部の棚部（ledge）に配置されるパッド上で終端されなければならない。棚部は、組み立てるためにボンディングツールを近づけることができるほど十分に大きくなければならない。

マイクロストリップＭＭＩＣの設計の場合、能動トランジスタ及び同調素子は、ボンディングパッドとともに、ダイの上側（エピタキシャル）表面上に配置される。従来のハウジング内にボンディングワイヤ及び関連するボンディングパッドを収容する結果として、ＭＭＩＣのサイズが大きくなるだけでなく、それらが実装される基板が複雑になり、コストも嵩む。従来技術では、ＭＭＩＣの前面から背面にスルーバイア接続を設けることによって、ボンディングワイヤを削減するか、又は不要にする技法が提案されてきた。この技法は、「スルーウェーハ相互接続（Through-Wafer-Interconnect）」、「ホットバイア（Hot-Via）」又は「直接背面相互接続（Direct-Backside-Interconnect）」と呼ばれることがある。ホットバイア設計は、ダイ及び基板を小型化できるようにするので、モジュールフットプリントも小さくすることが可能である。チップの縁部に接続を形成する必要がないので、ホットバイア設計によれば、ＭＭＩＣ上で配線するのが容易になる。

モジュール内で他の構成要素とともにＭＭＩＣを用いることに関連するさらなる問題は、モジュール壁及び直ぐ近くの構成要素に起因する同調作用に関連する。
ホットバイア及びマイクロパッケージの設計を組み合わせることによって、リードレスの気密封止されたマイクロパッケージを作り出すことができることが当該技術分野において知られている。ＭＭＩＣを気密封止するために、マイクロカバーが用いられる。ＭＭＩＣ自体がパッケージの底部を形成し、一方、全ての相互接続がホットバイア手法によって形成される。こうして、チップ上にどの場所においても、リード線又はボンディングパッドは不要である。棚部も不要になり、気密パッケージが作り出され、それによりチップサイズが低減される。

本発明によれば、半導体デバイスをパッケージするための方法が提供される。該方法は、半導体デバイス上に誘電体層を設けること、デバイスに対して所定の磁気的又は電気的作用を与えるように誘電体層上の材料のパターン及び配置を決定することであって、該作用は、そのようにパターニングされ、配置される材料から、該材料とデバイスとの間で結合される電波又は磁波によってのみデバイス上に与えられる、決定すること、及び決定されたパターン及び配置において材料を形成することであって、所定の作用を与える、形成することを含む。

一実施の形態では、その方法は、半導体デバイス上に硬質の誘電体層を実装することであって、そのような硬質の材料はデバイス上に懸架される、実装すること、そのデバイスに所定の磁気的又は電気的遮蔽を与えるように誘電体層上の材料のパターン及び配置を決定すること、硬質の誘電体層上に抵抗材料、金属材料、誘電体材料及び磁性材料又はそれらの任意の組み合わせを含む材料を堆積すること、及び所定の遮蔽を与えるように堆積された材料をパターニングすることを含む。

一実施の形態では、半導体ウェーハの表面部分の中に形成される複数の半導体デバイスをパッケージするための方法であって、該ウェーハ内の複数の領域はそれぞれ、その中に該半導体デバイスのうちの１つを有し、該方法は、ウェーハ上に誘電体層を設けること、誘電体層上に材料を堆積することであって、該材料は各デバイス上に電磁界を発生させる、堆積すること、及びウェーハ内の各デバイスを分離することを含む、半導体ウェーハの表面部分の中に形成される複数の半導体デバイスをパッケージするための方法。

一実施の形態によれば、ＭＭＩＣとモジュール密閉筐体内の外部環境との間の電磁的相互作用を低減するか、又は排除するための方法が提供される。その方法は、カバーの内側表面及び／又は外側表面上に金属材料構造、誘電体材料構造又は磁性材料構造を形成することを含む。これらの構造は、既知の予測可能な様態で放射電磁界を終端し、それにより、ＭＭＩＣを遮蔽し、且つ／又はＭＭＩＣへのフィードバックを低減する。

一実施の形態によれば、半導体デバイスをパッケージするための方法が提供される。その方法は、そのパッケージのためのマイクロ波集積回路を設計すること、電磁シミュレーションのために、その中に設計されたマイクロ波集積回路を有する選択されたパッケージのコンピュータモデルを作成すること、電磁構造を用いることなく、作成されたコンピュータモデルを用いてシミュレーションを生成することであって、ベースライン性能を規定する、生成すること、作成されたモデルに複数の異なる電磁構造を適用すること、複数の異なる電磁構造毎に、以下の性能要因、すなわち利得、ＲＦ放射、フィードバック利得リップルのうちの１つ又は複数を測定するシミュレーションを実行すること、シミュレートされた性能とベースライン性能とを比較すること、及び複数の異なる電磁構造のうちの１つを選択することを含む。

一実施の形態では、パッケージのための構造は、抵抗材料、金属材料、磁性材料又は誘電体材料を含む。
一実施の形態では、半導体デバイスのためのパッケージが提供され、そのパッケージは、半導体デバイス上に配置される誘電体層、及び硬質の誘電体層の選択された領域上に配置される磁性材料とを備える。

一実施の形態では、誘電体層は、デバイス上に懸架される硬質の誘電体層である。
さらなる実施の形態では、ＭＭＩＣ上に環境コーティングが配置される。これは、マイクロカバーの気密封止を不要にする。代わりに、そのＭＭＩＣは、マイクロカバーを取り付ける前に、ウェーハレベルにおいて、環境の影響を受けないコーティングを施される。

こうして、パッケージされたＭＭＩＣは、モジュール内の配置とは無関係であるマイクロ波特性を有する。本発明によれば、マイクロパッケージの内側表面又は外側表面上に金属材料、誘電体材料又は磁性材料の形状又は機構（電磁構造）が印刷されるか、又はリソグラフィによりパターニングされる。電磁構造が、ＭＭＩＣと、パッケージされたデバイスが実装される外部モジュール環境との間の電磁的相互作用を防ぐように設計される。代わりに、ＭＭＩＣの設計において、マイクロカバー上の電磁構造が考慮される。それらの電磁構造は、該電磁構造が与える遮蔽を通じて、望ましくない相互作用を防ぐ。そのパッケージング方法の結果として、特性及び性能のいずれにおいても変化しないダイが形成される。したがって、代わりにＭＭＩＣがマイクロカバーを取り付ける前に環境の影響を受けないコーティングを施されるので、マイクロカバーの気密封止を不要にすることができる。

その電磁構造は、ＭＭＩＣ内部の結合及びフィードバックを低減又は制御するように設計することができるので、ＭＭＩＣと外部モジュール環境との間の望ましくない相互作用を防ぐだけでなく、ＭＭＩＣがさらに高い利得を得ることができるようにする。

本発明の１つ又は複数の実施形態の細部が添付の図面及び以下の説明において述べられる。本発明の他の特徴、目的及び利点は、その説明及び図面、並びに特許請求の範囲から明らかになる。

その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 本発明による、ＧａＡｓ基板上のマイクロストリップ回路とともに結合ラインフィルタを有し、磁気装荷カバー材料を用いる、図１〜図１２の方法を用いるパッケージを示す図である。 カバーを用いないパッケージの場合と、本発明による、フィルタの当初の通過帯域応答を保持しながら、結合ラインフィルタの放射を１５ｄＢ〜２０ｄＢだけ抑圧するために磁気装荷材料を有するカバーを用いる図１３のパッケージの場合との放射出力及び最大磁界強度を比較する表である。 カバーを用いない場合（オープンカバー）、本発明によるカバーを用いる場合（磁性カバー）、及び全体的に完全導電性（ＰＥＣ）のカバー（ＰＥＣカバー）を用いる場合の図１３のパッケージの周波数応答を示す図である。 近接場フィードバックを通じて回路の出力回路網から回路の入力回路網に戻るように結合されるエネルギーを示す、図１３のパッケージ内にパッケージされる増幅器回路を示す図である。 種々の増幅器回路利得の場合の図１６のパッケージされた増幅器回路の、フィードバックの影響を受ける利得を示す図である。 ３つのタイプのパッケージカバー、すなわち自由空間オープンカバー、完全導電体（ＰＥＣ）を用いるカバー及び本発明による磁気装荷材料を用いるカバーの場合の増幅器利得の比較を示す図である。 増幅器回路上の層がＢＣＢ、ＬＣＰ、磁気装荷材料（μｒ＝２００、εｒ＝２．５、厚み＝５０μｍ）及び自由空間である場合の、磁性カバーを用いる図１８の集積マイクロ波パッケージ内の磁界の閉じ込めを示す、増幅器回路の磁界（H-field）のシミュレーションを示す図である。 増幅器回路上の層がＢＣＢ、ＬＣＰ及び自由空間である場合の、オープンカバーを用いる図１８のパッケージ内の自由空間への磁界フリンジングを示す、増幅器回路の磁界のシミュレーションを示す図である。 本発明の一実施形態による半導体パッケージを形成するために用いられるステップの流れ図である。 本発明の代替の実施形態による半導体パッケージを示す図である。

種々の図面における参照符号は類似の要素を指示する。
詳細な説明
ここで図１を参照すると、半導体ウェーハ１０が示されており、その表面部分、ここでは、上側表面部分に複数の半導体デバイス１２が形成されている。デバイス１２のうちの１つの例示的なデバイスが図２に示される。ここで、ウェーハは、たとえばＧａＡｓウェーハ１０であり、デバイスは、たとえば電界効果トランジスタ（ＦＥＴ）であり、図に示されるように、それぞれ伝送線路２０、２２を通じてボンディングパッド１６、１８に接続される。

次に、図３に示されるように、半導体ウェーハ１０の上側表面部分上に、リソグラフィによって処理することができるエッチング可能材料３０が堆積される。ここで、たとえばリソグラフィによって処理することができるエッチング可能材料３０は有機又は無機材料とすることができ、それは、従来のリソグラフィ及びエッチング工程を用いてウェーハ上で容易にパターニングし、記載するキャビティの側壁を形成することができる。一実施形態では、優れた電気的特性を有する誘電体材料であるベンゾシクロブタン（ＢＣＢ）が用いられる。ＢＣＢは、誘電体コーティング、３Ｄ相互接続及びパッケージングに関する数多くの用途において用いられてきた。たとえば、Kenjiro Nishikawa、Suehiro Sugitani、Koh Inoue、Kenji Kamogawa、Tsuneo Tokumitsu、Ichihiko Toyoda、Masayoshi Tanaka著「A Compact V-Band 3-D MMIC Single-Chip Down-Converter Using Photosensitive BCB Dielectric Film」（IEEE Transactions on Microwave Theory and Techniques, vol. 47, No. 12, Dec. 1999）及びRainer Pelzer、Viorel Dragoi、Bart Swinnen、Philippe Soussan、Thorsten Matthias著「Wafer-Scale BCB Resist-Processing Technologies for High Density Integration and Electronic Packaging」（2005 International Symposium on Electronics Materials and Packaging, Dec. 11-14）を参照されたい。

ＢＣＢ材料３０は、全て従来の半導体製造装置を用いて液体として計量分配し、回転塗布し、露光し、現像し、硬化することができる。ＢＣＢは従来のフォトリソグラフィ技法によってパターニングすることができるので、フォトレジストと同じような位置合わせ許容範囲及び限界寸法を達成することができる（膜厚によって制限される）。機械的な観点及び工程を簡単にする観点から、積層工程（ＬＣＰの場合の工程のような）よりもスピンオン工程が好ましい。スピンオン工程は、エアーブリッジのような機械的に脆弱な構造の場合に特に、ウェーハに対して導入される応力が小さく、複雑な回路トポロジ上でのセルフレベリングの能力が高い。

次に、図４に示されるように、デバイス１２及びコンタクトパッド１６、１８上に配置される窓３５を有するマスク３１を用いて、材料３０がフォトリソグラフィによって処理される。ＢＣＢ材料３０の露出した部分が現像され、除去された後に、図５に示されるように、その中にデバイス１２を露出させるためのデバイス開口部３２及びその中に電気コンタクトパッド１６、１８を露出させるための電気コンタクトパッド開口部３４が生成される。

ＢＣＢ材料３０上にパターンが形成された後に、ＢＣＢ材料３０への良好な接着を有する機械的に強い、すなわち硬質の自立層４０を用いて、開口部又はキャビティ３２が封止される。層４０のための１つの材料はＬＣＰであり、それは図６に示されるように、ＢＣＢ材料３０上に積層されることができる。層４０がデバイス１２と直に接触しないように、材料３０は十分に厚くすべきである。その積層は、空気又は真空いずれかのキャビティ３２を作り出すように行なうことができる。

半導体デバイスにとって安全な処理温度においてＬＣＰをＢＣＢに接着するのが難しい場合には、図６Ａ及び図６Ｂに示されるＢＣＢ材料３１の薄い層をＬＣＰ材料４０上に回転塗布することができ、その後、良好な接着を達成するのに十分な温度において硬化させて、ウェーハ上のＢＣＢ材料３０に接合することができる。一般的に、異種の材料間よりも類似の材料間を接着させる方が容易である。

回路デバイス１２への電気的接続を形成するために、レーザアブレーションを用いて、ＬＣＰ材料４０及び／又はＢＣＢ材料３０の一部５４（図７）を除去し、ボンディングパッド１６、１８を露出させることができる。こうして、その工程は、デバイス１２の電気コンタクトパッド１６、１８上に配置される硬質の誘電体層４０の一部の中に電気コンタクトパッド開口部３２を形成し、硬質の誘電体層４０の他の部分５３は材料３０のデバイス開口部３２上に懸架されたままである。

ここで、図７に示されるように、ボンディングパッド１６、１８は、ワイヤボンディングのために露出したままにしておくことができる。さらに、図８に示されるように、その構造上に金属８０をめっきすることができ、そのような金属８０は、コンタクトパッド１６及び１８の露出した上側部分上の層４０及び材料３０内に形成される開口部の側壁上にも堆積される。

次に、図９に示されるように、付加的なコンタクト又は構造を得るために、金属８０をパターニングすることができる。次に、図１０に示されるように、環境に対して強いコーティング９０をウェーハ上に塗布し、パターニングして、気密モジュールに相当する環境的保護を与えることができる。その後、たとえば、ウェーハの背面を薄くして、デバイスを個々のチップ、ここではパッケージされるチップにダイシングすることによって、任意の従来の様式で工程が続けられる。

ここで図１１を参照すると、この実施形態では、図８に示される構造を形成した後に、図に示されるように、コンタクト１６と１８との間の領域９０内のＬＣＰ材料４０の上側表面から金属８０が除去される。次に、その構造上に誘電体材料又は磁性材料又は導電性材料が形成され、図１２に示されるように、フォトリソグラフィによって領域８０’にパターニングされる。こうして、マイクロパッケージの外側表面上（すなわち、ここでは、ＬＣＰ材料４０の外側表面上）に金属材料、誘電体材料又は磁性材料の形状８０’又は機構（電磁構造）が印刷される。形状８０’は、図６Ａに示されるステップにおいてＬＣＰ材料４０を接合する前に、ＬＣＰ材料４０の内側表面上に形成されている場合があることは理解されたい。これらの材料の形状８０’は、ＭＭＩＣと、パッケージされるデバイスが実装される外部モジュール環境との間の電磁的相互作用を防ぐように設計される電磁構造である。

図１３に示される一実施形態では、磁性材料を装荷された５０μｍ誘電体層が、ＬＣＰカバーの上側表面上に形成され、結合ラインフィルタを遮蔽する。フィルタから自由空間への放射は、図１４のモーメント法数値シミュレーションの結果において示されるように、１５ｄＢ〜２０ｄＢだけ低減される（図１４〜図２０との関連で図示され、説明される材料及びデータは、数値的な電磁気解析に基づくことに留意されたい）。

さらに、図１５に示されるように、フィルタの周波数応答は、磁性層を追加しても影響を受けないままである。対照的に、金属（ＰＥＣ）カバーはフィルタを大きく離調させる。当該技術分野において知られている遮蔽の代替方法は、パッケージの上側表面を金属導体で覆うことである。それは非常に良好な遮蔽を提供することができるが、この方法は、図１５に示されるように、導電層を用いない場合に比べて、フィルタ応答に著しい歪みを引き起こす。通過帯域を復元するためにフィルタが設計し直され得る。代替的には、導電性カバーの影響を設計の開始時から考慮に入れることができる。本発明では、パッケージ内のマイクロ波回路を離調させることなく、集積パッケージ遮蔽のような改善された性能を達成するように、材料及びその形状が設計される。

遮蔽に加えて、カバー上に形成される電磁構造の第２の望ましい特徴は、回路の異なる構成要素間の電磁結合を低減できることである。結合は、性能を歪め、設計におけるリスクを高める傾向がある。マイクロ波回路がもともと複雑であること、及び現在のコンピュータの限界に起因して、多くの場合に、隣接する構成要素の狭い縁を越えて結合をシミュレートすることはできない。本発明は、電磁界構造を変更し、電磁界の発生源周囲の小さな領域に電磁界を閉じ込めることによって結合を低減し、それにより、結果として回路性能を改善し、設計サイクルタイムを短縮する。

本発明の重要な用途は、限定はしないが、マイクロ波増幅器である。出力から入力へのフィードバックがあると、望ましくないリップル又は発振が生じる可能性があり、それにより、性能が劣化し、場合によっては、増幅器が全く役に立たなくなることがあることが当該技術分野において知られている。これらの影響は、ループ利得とともに大きくなり、増幅器利得とリバースアイソレーションとの積に線形に比例する。多段ＭＭＩＣ増幅器の場合、リバースアイソレーションは主に、回路の異なる構成要素間、詳細には、図１６に示されるように、増幅器の入力整合回路網と出力整合回路網との間の電磁的な結合によって占められる。増幅器構成は、その回路上の上半分の空間が誘電体及び自由空間から成る。近接場を通じて、エネルギーが出力回路網から入力回路網に戻されて結合し、その結果として、望ましくないフィードバック作用が生じる。また、その回路は、環境への結合の影響も受けやすい。

結合は、パッケージの環境内で導体が近いこと、及び導体の向きによるので、リバースアイソレーションは、大抵の場合に、回路パッケージング技術によって決定される。公称レベルの許容し得るフィードバックの場合、これは、各回路パッケージング技術が関連する最大増幅器利得を有することを意味する。図１７に示されるように、その利得より大きくなると、フィードバックの影響が急激に増大し、許容することができなくなる。ＥＭ結合フィードバックは利得リップルを引き起こす。そのリップルは、増幅器の公称利得とともに大きくなり、それにより、帯域にわたって性能が大きく変動し、増幅器が発振しやすくなる。

本発明の一実施形態では、磁気装荷材料の層がＬＣＰカバーの上側表面上に形成される。図１８の有限要素シミュレーション結果において示されるように、この層の存在によって、増幅器フィードバックが著しく低減される。図１８では、ＬＣＰ層の上側表面において３つの異なる境界条件を有する増幅器の利得が比較される。ここでは、記載する比較のためのベースライン構造は、いわゆるオープンカバーの場合であり、そのパッケージは誘電体カバー、ここではＬＣＰカバーを有するが、ＬＣＰカバー上にはいかなる電磁的な補償構造も存在しない。すなわち、ＬＣＰカバーの外側表面は自由空間に露出する。図１８に示されるように、３つのタイプの上側境界の場合の増幅器利得の比較が示される。第１の境界はオープンカバーであり、第２の境界はＬＣＰカバー全体の上に完全電気導体（ＰＥＣ）を用いる場合であり、第３の境界はＬＣＰカバー全体の上に磁気装荷材料を用いる場合である。図１８に示されるように、ＰＥＣカバーはフィードバック結合の影響を強めるのに対して、磁気装荷材料を有するカバーはフィードバック結合を抑圧する。

図１９（集積マイクロ波パッケージ内の磁界の閉じ込めを示す増幅器の磁界のシミュレーションであり、層はＢＣＢ、ＬＣＰ、磁気装荷材料（μｒ＝２００、εｒ＝２．５、厚み＝５０μｍ）及び自由空間である）及び図２０（オープン境界の場合の自由空間への磁界フリンジングを示す増幅器の磁界のシミュレーションであり、層はＢＣＢ、ＬＣＰ及び自由空間である）の磁界プロットに示されるように、磁性材料を追加する結果として、磁界がさらに良好に閉じ込められるようになり、入力と出力との間の結合が確実に下がり、それゆえ、フィードバックが抑圧される。所与の物理的なサイズの場合、本発明によれば、パッケージされた増幅器が、以前に達成可能であった利得よりも高い利得を有することができるようになる。

本発明は、広い帯域幅にわたってモデル化し、制御するのが難しい結合の影響によってＲＭＳ性能が劣化する恐れがある、コンパクトな移相器及び減衰器を含む他のタイプのマイクロ波回路においても利点を有する。

ＭＭＩＣの設計において、マイクロカバー上の電磁構造が考慮される。それらの構造は、それらの構造が与える遮蔽を通じて、望ましくない相互作用を防ぐ。そのパッケージ方法の結果として、特性及び性能のいずれにおいても変化しないダイが形成される。上記の概念の代替の実施態様は、マイクロカバーの気密封止を不要にすることにも留意されたい。代わりに、そのＭＭＩＣは、マイクロカバーを取り付ける前に、環境の影響を受けないコーティングを施される。

完成した構造が図１２に示される。
ここで図２２を参照すると、個々のダイ上に、金属化されるか、又は他の方法で処理された石英又は他の材料から形成される空洞「マイクロカバー」を有するパッケージ１０’が与えられる。当該技術分野において知られているようなマイクロカバーを用いる結果として、設計時にボンディングリングの場所を確保しておかなければならないので、従来のマイクロストリップダイよりもサイズが大きくなる。さらに、ＭＭＩＣから出るリード線が、カバーの下を通過し、ＭＭＩＣ動作領域の外部の棚部に配置されるパッド上で終端されなければならない。棚部は、組み立てるためにボンディングツールを近づけることができるほど十分に大きくなければならない。

マイクロストリップＭＭＩＣの設計の場合、能動トランジスタ及び同調素子は、ボンディングパッドとともに、ダイの上側（エピタキシャル）表面上に配置される。従来のハウジング内にボンディングワイヤ及び関連するボンディングパッドを収容する結果として、ＭＭＩＣのサイズが大きくなるだけでなく、それらが実装される基板が複雑になり、コストも嵩む。従来技術では、ＭＭＩＣの前面から背面にスルーバイア接続を設けることによって、ボンディングワイヤを削減するか、又は不要にする技法が提案されてきた。この技法は、「スルーウェーハ相互接続」、「ホットバイア」又は「直接背面相互接続」と呼ばれることがある。ホットバイア設計は、ダイ及び基板を小型化できるようにするので、モジュールフットプリントも小さくすることが可能である。チップの縁部に接続を形成する必要がないので、ホットバイア設計によれば、ＭＭＩＣ上で配線するのが容易になる。

ここで、図１１及び図１２との関連で上記で言及されたように、金属材料、磁性材料又は誘電体材料の形状８０’が、ＭＭＩＣと、モジュール密閉筐体内の外部環境との間の電磁的相互作用を低減するか、又は排除するために用いられる。形状８０’は、マイクロカバー４０の内側及び外側表面上に注意深く印刷される（たとえば、リソグラフィによって形成されるか、又はめっきされる）。これらの構造８０’は、放射される電磁界（図１３に示される）を既知の予測可能な、実質的にＭＭＩＣに遮蔽を提供する様態で終端する。ＭＭＩＣ上に環境コーティングが含まれることに留意されたい。これは、マイクロカバーの気密封止を不要にする。代わりに、ＭＭＩＣは、マイクロカバーを取り付ける前に、ウェーハレベルにおいて環境の影響を受けないコーティングを施される。マイクロカバーの内側及び外側両方の表面に電磁的な同調素子８０’を追加する結果として、ＭＭＩＣ内部がモジュール環境から遮蔽される。最新の電磁設計手法を用いて、ＭＭＩＣ設計時に電磁構造を指定することができる。これにより、ＭＭＩＣを適用するためのモジュール環境の不確定性が取り除かれる。たとえば、チップ上に用いられるべきパターン８０’は、回路設計ソフトウエアを用いて設計される。そのソフトウエアは、チップ上のトランジスタに対して種々の位置に材料が配置される３次元の状況を解析することができる。そのような材料を位置決めする結果として外乱に対する影響を最も受けにくくなるような手順が用いられる。それにより、外部の電磁環境に対する感度が最小限に抑えられる。封入されるダイに塗布される全ての材料は薄膜の形態をとる。これらの材料は、塗布された後にフォトリソグラフィエッチングによって、又はリフトオフ技法によって、パターニングすることができる。そのようなフォトリソグラフィエッチング技法は、当該技術分野において既知である。

ＭＭＩＣと、モジュール密閉筐体内の外部環境との間の電磁的相互作用を低減するか、又は排除するために金属材料、磁性材料又は誘電体材料の形状８０’が用いられる、図２２に示されるパッケージ１０’のようなパッケージを形成するために用いられる方法におけるステップの流れ図が図２１に示される。カバー上に回路を形成し、カバーを通り抜けるワイヤを用いてそのような回路をデバイスに接続することとは区別されるように、形状８０’（図２２）は、そのような形状８０’とデバイスとの間で結合される電波又は磁波によってのみ、デバイスに対して所定の磁気的又は電気的作用を与えることに留意されたい。

より詳細には、再び図２１を参照すると、材料、ここでは形状８０’（たとえば、図２２）のパターン及び配置を決定し、そのデバイスに所定の磁気的又は電気的作用を与えるための方法は以下のステップを含む。

ステップ１００。そのパッケージ内で用いられる相互接続技術を選択する。たとえば、マイクロストリップ又は共平面導波路（ＣＰＷ）伝送線路技術、ホットバイア背面相互接続を用いるマイクロストリップフェースアップ、共平面フェースアップ：誘電体層を貫通する接続を用いてフリップ実装されるＣＰＷ。

ステップ２００。ＭＭＩＣ回路を設計する。
ステップ３００。有限要素法（ＦＥＭ）を用いる数値的な電磁シミュレーション、又は任意の３Ｄ構造を解析することができる他の数値ＥＭ解析ツールのための集積マイクロ波パッケージの３Ｄモデルを作成する。モデルは、そのパッケージと電磁的に相互作用する回路機構の物理的な寸法を取り込む。また、モデルは、誘電体層及び全ての材料の特性（比誘電率及び比透磁率、損失正接、導電率）を取り込む。

ステップ４００。電磁（ＥＭ）構造を用いることなく、パッケージ回路のマイクロ波性能をシミュレートし、ベースライン性能を規定する。パッケージのＥＭシミュレーション、及びＥＭシミュレーションによって取り込まれない回路の回路シミュレーション部分が結び付けられ、マイクロ波集積パッケージ内の回路をシミュレートする単一のモデルになる。評価判定基準を抽出する。これらの判定基準は、ＲＦ放射（パッケージに近接する放射電力及び近接場強度）、利得リップル、及びマイクロ波パッケージ内に埋め込まれる回路の安定性を含む。

ステップ５００。ＥＭ構造を設計する。集積パッケージ上にＥＭ構造を形成するための場所を特定する。フェースアップマイクロストリップの場合、ＥＭ構造は誘電体カバーの上側表面に適用される。そのＥＭ構造は、誘電体層の下側に形成することもできる。そのＥＭ構造は、半導体基板の上方にあるいくつかの誘電体層上に形成することができる。フリップチップＣＰＷ回路の場合、ＥＭ構造は、ＲＦ相互接続とＤＣ相互接続との間のエリア内にパターニングされる。

ＥＭ構造の実施形態は、単一の構成要素として、又は組み合わせて、以下のものを含む。
ａ．ＥＭ構造を受け入れるために利用することができる表面上に形成される、高い比透磁率（μｒ＞＞１）を有する誘電体層。その誘電体層は磁気装荷材料の薄膜、たとえば５０μｍ厚（μｒ＝２００、εｒ＝２．５）である。

ｂ．誘電体カバーの表面上に形成される磁性材料の薄膜。
ｃ．その誘電体層材料は一面の材料とすることができるか、又は選択的に堆積されるか、若しくは堆積後にエッチングされることができる。選択的な堆積及びエッチングは、特定の幾何学的形状、及びその周期的なパターンを形成する。パッケージされる回路の設計仕様を満たすように、形状のタイプ、その形状の寸法及びパターンパラメータが設計される。ＥＭ構造の具体的な寸法は、利用可能な誘電体材料の特性に、及びマイクロ波パッケージ内の回路によって生成される３Ｄ電磁界（EM field）分布による。

ｃ．そのＥＭ構造は、誘電体材料、金属材料又は磁性材料のストリップである。
ｄ．そのＥＭ構造は、誘電体材料、金属材料又は磁性材料の層内にエッチングされる穴によって形成されるスクリーンである。

ｅ．そのＥＭ構造は、単一の誘電体層上、又はいくつかの層上の誘電体材料、金属材料又は磁性材料から形成される形状の組み合わせである。
ステップ６００。数値ＥＭ解析を用いて新たなパッケージをシミュレートする。ＥＭモデルを更新し、マイクロ波集積パッケージ内の回路の性能をシミュレートする。関連する評価判定基準を抽出する（たとえば、放射妨害波、リップルの大きさ、通過帯域の歪み）。

ステップ７００。結果とベースラインとを比較する。改善を定量化する。それに応じて、ＥＭ構造を調整し、仕様が満たされるまでステップを繰り返す。
本明細書において記述される電磁作用補償技法は他のパッケージにも適用することができることは理解されたい。１つのそのようなパッケージが図２２に示される。

本発明の複数の実施形態が説明されてきた。たとえば、材料８０’は、垂直な金属構造又は吸収構造を用いてパターニングすることができる。一例は、めっきされた円形又は長方形バイアホールによって形成されるエリアの周囲にあるピケットフェンスのようなものである。これらは、ＭＭＩＣの部分を分離し、結合及び発振を防ぐ。これにより、ＭＭＩＣ上に、さらに多くの利得段を収容できるようになる。垂直構造の大部分は、上側及び／又は下側接地面に接続することができる。垂直構造内の開口部によって、所望の場合に、導電体を貫通できるようになる。

それにもかかわらず、本発明の精神及び範囲から逸脱することなく、種々の変更を加えることができることは理解されよう。したがって、他の実施形態は添付の特許請求の範囲の中にある。

Claims (10)

1. 半導体デバイスをパッケージするための方法であって、該方法は、
   前記半導体デバイス上に誘電体層を設けること、
   前記デバイスに対して所定の磁気的又は電気的作用を与えるように前記誘電体層上の材料のパターン及び配置を決定することであって、該作用は、そのようにパターニングされ、配置される材料から、該材料と前記デバイスとの間で結合される電波又は磁波によってのみ前記デバイス上に与えられる、決定すること、及び
   所定の作用を与えるために前記決定されたパターン及び配置において前記材料を形成することを含む、半導体デバイスをパッケージするための方法。
2. 前記誘電体層は、前記デバイス上に懸架される硬質の誘電体層である、請求項１に記載の方法。
3. 半導体デバイスのためのパッケージであって、
   前記半導体デバイス上に配置される誘電体層と、
   前記硬質の誘電体層の選択された領域上に配置される磁性材料とを備える、半導体デバイスのためのパッケージ。
4. 前記誘電体層は、前記デバイス上に懸架される硬質の誘電体層である、請求項３に記載のパッケージ。
5. 半導体デバイスをパッケージするための方法であって、該方法は、
   その中にマイクロ波集積回路を有するパッケージのコンピュータモデルを用いることであって、該パッケージ及び該パッケージ内の回路の電磁シミュレーションを生成し、該パッケージ及び該パッケージ内の回路のためのベースライン性能を規定する、用いること、
   前記パッケージ及び前記パッケージ内の回路に複数の異なる電磁構造を適用することであって、前記デバイスに対して所定の磁気的又は電気的作用を与え、該作用は、そのようにパターニングされ、配置される材料から、該材料と前記デバイスとの間で結合される電波又は磁波によってのみ前記デバイスに与えられる、適用すること、
   前記複数の異なる電磁構造毎に、以下の性能要因、すなわちフィードバック、放射漏れ及び利得のうちの１つ又は複数を測定するシミュレーションを実行すること、
   前記シミュレートされた性能を前記ベースライン性能と比較すること、及び
   前記複数の異なる電磁構造のうちの１つを選択することを含む、半導体デバイスをパッケージするための方法。
6. 前記パッケージのための前記構造は、抵抗材料、金属材料、磁性材料又は誘電体材料を含む、請求項５に記載の方法。
7. 半導体ウェーハの表面部分の中に形成される複数の半導体デバイスをパッケージするための方法であって、該ウェーハ内の複数の領域はそれぞれ、その中に該半導体デバイスのうちの１つを有し、該方法は、
   前記ウェーハ上に誘電体層を設けること、
   前記誘電体層上に材料を堆積することであって、該材料は前記各デバイスに電磁界を発生させる、堆積すること、及び
   前記ウェーハ内の各前記デバイスを分離することを含む、半導体ウェーハの表面部分の中に形成される複数の半導体デバイスをパッケージするための方法。
8. 前記誘電体層は、その一部を有する前記デバイス上に懸架される硬質の誘電体層である、請求項７に記載の方法。
9. 前記材料は磁性材料である、請求項７に記載の方法。
10. 前記材料は金属である、請求項９に記載の方法。

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