JP2012100242A - フィルタ回路およびフィルタ回路を含む集積回路 - Google Patents

Abstract

【課題】フィルタ深さ範囲が増加しても回路の構成が簡単で、かつ回路の面積およびローディングを減らすことができるフィルタ回路を提供する。
【解決手段】各シフト部が初期値ＩＮＩＴを保存して、少なくとも１つの入力信号ＩＮ１，ＩＮ２を受信し、少なくとも１つの入力信号に応答して、保存された初期値を順に次のシフト部にシフトする複数のシフト部２１０，２１１Ａ〜２１５Ａ，２１１Ｂ〜２１５Ｂと、複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号ＳＥＬに応答して異なる初期保存値のセットに設定する初期値設定部２２０とを備え、異なるフィルタ設定信号の各々は、少なくとも１つの入力信号をフィルタリングするための異なる基準を示し、初期保存値は第１ロジック値または第２ロジック値を有し、前記複数のシフト部のうちあらかじめ選択されたシフト部に第１ロジック値がシフトされると、出力信号ＯＵＴ１，ＯＵＴ２を活性化する。
【選択図】図２

Description

本発明はフィルタ回路に関するものである。

移動平均フィルタ（ｍｏｖｉｎｇ ａｖｅｒａｇｅ ｆｉｌｔｅｒ）は、複数の入力信号の平均値を出して１つの出力信号を生成する。移動平均フィルタは、この平均値を出す動作を介して、入力信号に存在する高周波成分を除去する。すなわち移動平均フィルタは、一般的にローパスフィルタ（ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ）に使用される。循環フィルタリングアルゴリズムでは、以前の出力信号もまた平均値を出すのに利用されるが、このような理由で、移動平均フィルタのインパルス応答が無限大に拡張される。

図１は、従来のフィルタ回路の構成図である。

図１に示すように、フィルタ回路は、センターシフト部１１０および複数のシフト部１１１Ａないし１１５Ａ、１１１Ｂないし１１５Ｂと、第１選択部１２０と、第２選択部１３０とを備える。

以下の説明では、統合（ｉｎｔｅｇｒａｔｉｏｎ）方式フィルタ、比例（ｐｒｏｐｏｒｔｉｏｎａｌ）方式フィルタ、およびフィルタ深さ（ｄｅｐｔｈ）に対して、次にように定義する。

統合方式フィルタは、第１入力信号ＩＮ１が入力された回数（以下「Ｋ１」）と第２入力信号ＩＮ２が入力された回数（以下「Ｋ２」）との差異が「所定の値」の場合、出力信号ＯＵＴ１、ＯＵＴ２を生成する方式である。ここで「Ｋ１」＞「Ｋ２」の場合、第１出力信号ＯＵＴ１を生成し、「Ｋ２」＞「Ｋ１」の場合、第２出力信号ＯＵＴ２を生成する。

比例方式フィルタは、第１入力信号ＩＮ１が連続で入力された回数（以下「Ｌ１」）または第２入力信号ＩＮ２が連続で入力された回数（以下「Ｌ２」）が「所定の値」の場合、出力信号ＯＵＴ１、ＯＵＴ２を生成する方式である。ここで「Ｌ１」＝「所定の値」の場合、第１出力信号ＯＵＴ１を生成し、「Ｌ２」＝「所定の値」の場合、第２出力信号ＯＵＴ２を生成する。

フィルタ深さ（ｄｅｐｔｈ）とは、上述した統合方式フィルタまたは比例方式フィルタにおいて「所定の値」に該当する値をいう。

以下、図１（統合方式フィルタ）を参照してフィルタ回路の動作に対して説明する。

フィルタ回路が初期化されるとセンターシフト部１１０には「１」が保存され、残りのシフト部１１１Ａないし１１５Ａ、１１１Ｂないし１１５Ｂには「０」が保存される。

第１入力信号ＩＮ１が入力されると、センターシフト部１１０および複数のシフト部１１１Ａないし１１５Ａ、１１１Ｂないし１１５Ｂは、自身に保存された値を第１方向１０１にシフトし、第２入力信号ＩＮ２が入力されると、センターシフト部１１０および複数のシフト部１１１１Ａないし１１５Ａ、１１１Ｂないし１１５Ｂは、自身に保存された値を第２方向１０２にシフトする。

第１選択部１２０は、フィルタ深さに応じて、第１方向１０１の複数のシフト部の出力ＵＯＵＴ＜０＞ないしＵＯＵＴ＜４＞のうち１つを第１出力信号ＯＵＴ１として選択し、第２選択部１３０は、フィルタ深さに応じて、第２方向１０２の複数のシフト部の出力ＤＯＵＴ＜０＞ないしＤＯＵＴ＜４＞のうち１つを第２出力信号ＯＵＴ２として選択する。選択部１２０、１３０は、フィルタ深さ情報ＳＥＬに応答して上述した選択をする。この時、フィルタ深さ情報ＳＥＬは、フィルタ深さの範囲（フィルタ深さで取れる最大値、ｄｅｐｔｈ ｒａｎｇｅ）に応じた１ビット以上のデジタル信号となる。

例えばフィルタ深さが「３」である場合、第１選択部１２０は、第１方向１０１の第３出力ＵＯＵＴ＜２＞を第１出力信号ＯＵＴ１に選択し、第２選択部１３０は、第２方向１０２の第３出力ＤＯＵＴ＜２＞を第２出力信号ＯＵＴ２に選択する。「Ｋ１」−「Ｋ２」＝３である場合、第１方向１０１の第３出力ＵＯＵＴ＜２＞が「１」になるため、第１出力信号ＯＵＴ１が活性化され、「Ｋ２」−「Ｋ１」＝３である場合、第２方向１０２の第３出力ＤＯＵＴ＜２＞が「１」になるため、第２出力信号ＯＵＴ２が活性化される。

第１選択部１２０は、フィルタ深さ情報ＳＥＬに応答して第１方向１０１のシフト部の出力ＵＯＵＴ＜０＞〜ＵＯＵＴ＜４＞のうち１つを第１出力信号ＯＵＴ１として選択するマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）で構成される。第２選択部１３０も同一である。

フィルタ回路は、上述した過程によって、入力信号ＩＮ１、ＩＮ２に含まれるノイズを除去する。例えば、第１入力信号ＩＮ１が連続的に入力されている間にノイズとして第２入力信号ＩＮ２が入力されても、「Ｋ２」−「Ｋ１」＝フィルタ深さという条件を満足しなければ異常出力に反映されないので、ノイズを除去することができる。すなわち、ノイズが一定回数以上入力されなければ、これを除去することができる。

この時、フィルタ深さ範囲（ｄｅｐｔｈ ｒａｎｇｅ）は、第１方向１０１または第２方向１０２に連結した複数のシフト部１１１Ａないし１１５Ａ、１１１Ｂないし１１５Ｂの個数によって決定される。例えば、第１方向１０１および第２方向１０２に連結したシフト部の個数がそれぞれ５個の場合、フィルタ深さは「１」から「５」まで設定されうる。したがって、フィルタ深さ範囲は「５」である。

しかしながら、選択部１２０、１３０はマルチプレクサで構成されるので、フィルタ深さ範囲が大きくなると、マルチプレクサの入力の数が大きくなり、これによって回路が複雑になって、面積が広くなり、論理ゲートのステージ数が増加してローディングが増加するという問題がある。ローディングが増加すると出力信号ＯＵＴ１、ＯＵＴ２のレベルが低下するので、これを補償するためのバッファ（図１に未図示）のサイズおよび消費電力も増加するという問題がある。

本発明は、前記のような問題を解決するために提案されたもので、その目的は、フィルタ深さ範囲が増加しても回路の構成が簡単で、かつ回路の面積およびローディングを減らすことができるフィルタ回路およびフィルタ回路を含む集積回路を提供することにある。

本発明の一実施形態に係るフィルタ回路は、各シフト部が初期値を保存して、少なくとも１つの入力信号を受信し、前記少なくとも１つの入力信号に応答して、保存された前記初期値を順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも１つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第１ロジック値または第２ロジック値を有し、前記複数のシフト部のうちあらかじめ選択されたシフト部に前記第１ロジック値がシフトされると、出力信号を活性化する。

また、本発明の他の実施形態に係るフィルタ回路は、各シフト部が初期値を保存して、少なくとも１つの入力信号を受信し、前記少なくとも１つの入力信号に応答して、保存された前記初期値を第１方向または第２方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、前記異なるフィルタ設定信号の各々は、前記少なくとも１つの入力信号をフィルタリングするための異なる基準を示し、前記初期保存値は第１ロジック値または第２ロジック値を有し、前記複数のシフト部のうち第１シフト部に前記第１ロジック値がシフトされると、第１出力信号を生成し、前記複数のシフト部のうち第２シフト部に前記第１ロジック値がシフトされると、第２出力信号を生成する。

また本発明の実施形態に係るフィルタ回路を含む集積回路は、少なくとも１つの検出信号を生成する検出部と、各シフト部が初期値を保存して、少なくとも１つの前記検出信号を受信し、前記少なくとも１つの検出信号に応答して、保存された前記初期値を第１方向または第２方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定するフィルタ部と、前記フィルタ部の出力信号に応答して動作を行う動作部とを備える。

本発明によると、フィルタ深さの範囲が増加しても、フィルタ回路を簡単に構成することが可能で、フィルタ回路の面積およびローディングを小さくすることができる。

従来のフィルタ回路の構成図である。 本発明の一実施形態に係るフィルタ回路の構成図である。 本発明に係るフィルタ回路の動作を説明するための図である。 本発明の他の一実施形態に係るフィルタ回路の構成図である。 本発明に係るフィルタ回路の動作を説明するための図である。 本発明に係るフィルタ回路を含む集積回路の構成図である。 本発明に係るフィルタ回路を含む集積回路が適用された遅延固定ループの構成図である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を実施することができる程度に、本発明の好ましい実施形態を、添付図面を参照して詳細に説明する。

図２は、本発明の一実施形態に係るフィルタ回路（統合方式）の構成図である。図２にすように、フィルタ回路は、第１入力信号ＩＮ１に応答して自身の保存値を第１方向２０１にシフトし、第２入力信号ＩＮ２に応答して自身の保存値を第２方向２０２にシフトするセンターシフト部２１０および複数のシフト部２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂと、フィルタ深さに応じて、センターシフト部２１０および複数のシフト部２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂの各々に保存される初期値ＩＮＩＴ＜０：５＞を設定する初期値設定部２２０と、出力信号ＯＵＴ１、ＯＵＴ２に応答してリセット信号ＲＳＴを生成するリセット信号生成部２３０とを備える。

以下、図２を参照してフィルタ回路の動作を説明する。初期値設定部２２０は、リセット信号ＲＳＴが活性化すると、フィルタ深さ情報ＳＥＬをデコーディングして複数の初期値ＩＮＩＴ＜０：５＞を設定する。フィルタ深さ情報ＳＥＬに応じて、センターシフト部２１０および複数のシフト部２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂに保存される複数の初期値ＩＮＩＴ＜０：５＞のうち、一部は活性化され、残りは非活性化される。活性化された初期値は「１」であり、非活性化された初期値は「０」である（反対も可能）。参考として、フィルタ深さ情報ＳＥＬは、１ビット以上の信号であり、フィルタ深さの最大値より大きくないフィルタ回路のフィルタ深さを含む入力信号をフィルタリングするための異なる基準を示す。

フィルタ回路は、異なるフィルタ深さ信号に応じて、異なる信号をフィルタリングする。センターシフト部２１０および複数のシフト部２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂに保存された値は、第１入力信号ＩＮ１が入力されると第１方向２０１に、第２入力信号ＩＮ２が入力されると第２方向２０２にシフトされる。「１」が保存されたシフト部の位置に応じて、「１」が第１シフト部２１５Ａ、（センターシフト部２１０から第１方向２０１にあらかじめ設定）または第２シフト部２１５Ｂ（センターシフト部２１０から第２方向２０２にあらかじめ設定）に到達するために、第１方向２０１または第２方向２０２を経由しなければならないシフト部の個数が変わる。例えばフィルタ深さが３ならば、「１」は３個のシフト部（第１方向２０１に２１３Ａ、２１４Ａ、２１５Ａ、第２方向２０２に２１３Ｂ、２１４Ｂ、２１５Ｂ）を経由して、第１シフト部２１５Ａまたは第２シフト部２１５Ｂに到達する。

それゆえに、ＩＮＩＴ＜０：２＞＝「１」と、ＩＮＩＴ＜３：５＞＝「０」とに設定する。このような動作のために必ずしもＩＮＩＴ＜０：２＞をすべて「１」とする必要はなく、ＩＮＩＴ＜２＞のみ「１」と設定することもできる。参考として、第１シフト部は、センターシフト部２１０から第１方向２０１に位置したシフト部（２１１Ａないし２１５Ａ）のうち１つに、第２シフト部は、センターシフト部２１０から第２方向２０１に位置したシフト部（２１１Ｂないし２１５Ｂ）のうち１つにあらかじめ設定することができる。

第１入力信号ＩＮ１が入力された回数と第２入力信号ＩＮ２が入力された回数との差が３となると、「１」が第１シフト部２１５Ａまたは第２シフト部２１５Ｂに到達する。「１」が第１シフト部２１５Ａに到達すると第１出力信号ＯＵＴ１が生成され、第２シフト部２１５Ｂに到達すると第２出力信号ＯＵＴ２が生成される。

第１出力信号ＯＵＴ１または第２出力信号ＯＵＴ２が活性化すると、リセット信号生成部２３０はリセット信号ＲＳＴを活性化し、リセット信号ＲＳＴが活性化すると初期値設定部２２０は、あらためてフィルタ深さ情報ＳＥＬに応答して、複数の初期値ＩＮＩＴ＜０：５＞のうち、一部は活性化され、残りは非活性化される。

参考として、第１方向２０１と第２方向２０２とでフィルタ深さが必ずしも同じである必要はない。第１シフト部２１５Ａと第２シフト部２１５Ｂとで異なるように設定したり、第１方向２０１の複数のシフト部（２１１Ａないし２１５Ａ）に保存される初期値と、第２方向２０２の複数のシフト部（２１１Ｂないし２１５Ｂ）に保存される初期値とを互いに異なるように設定しても良い。

本発明の場合、従来とは異なり、出力信号ＯＵＴ１、ＯＵＴ２を生成するシフト部２１５Ａ、２１５Ｂをあらかじめ設定しておいて、フィルタ深さに応じて、活性化された初期値が保存されるシフト部を変更する。したがって、従来のように出力信号ＯＵＴ１、ＯＵＴ２を生成するシフト部を選択しないためマルチプレクサである選択部１２０、１３０が不要となる。これにより、フィルタ深さの範囲が増加しても論理ゲートのステージ数が増加せず、ローディング増加による信号のレベル低下を補償するためのバッファ（図２未図示）のサイズおよび電流がおおきく増加しない。マルチプレクサがないので、回路の構成も簡単となる。

本発明の他の実施形態に係るフィルタ回路は、入力信号ＩＮ１、ＩＮ２に応答して自身の保存値を第１方向２０１または第２方向２０２にシフトするセンターシフト部２１０および複数のシフト部２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂを備え、活性化した初期値「１」が第１シフト部２１５Ａに到達すると、出力信号ＯＵＴ１を生成するように構成することができる。第１方向２０１ではフィルタリング動作を行うが、第２方向２０２ではフィルタリング動作を行わない単方向フィルタ回路である。ここでフィルタリング動作とは、「Ｋ１」−「Ｋ２」＝フィルタ深さとなれば出力信号ＯＵＴ１を生成する動作をいう。このようなフィルタ回路も、基本的な原理は図２のフィルタ回路と同一である。

図３は、本発明に係るフィルタ回路（図２）の動作を説明するための図である。

四角形は、各シフト部２１０、２１１Ａないし２１５Ａ、２１１Ｂないし２１５Ｂに対応する。「３０１」はセンターシフト部２１０、「３０２」は第１シフト部２１５Ａ、「３０３」は第２シフト部２１５Ｂに対応する。斜線の四角形は、活性化された初期値「１」が保存されたものであり、斜線のない四角形は、非活性化された初期値「０」が保存されたものである。

第１動作３１０は、フィルタ深さが５である場合のフィルタ回路の動作を表す。第１動作３１０では、ＩＮ２、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１の順序で入力信号ＩＮ１、ＩＮ２が入力される。「Ｋ１」＝６であり、「Ｋ２」＝１であるので、第１出力信号ＯＵＴ１が活性化する。

第２動作３２０は、フィルタ深さが４である場合のフィルタ回路の動作を表す。第２動作３２０では、ＩＮ１、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ２の順序で入力信号ＩＮ１、ＩＮ２が入力される。「Ｋ１」＝１であり、「Ｋ２」＝５であるので、第２出力信号ＯＵＴ２が活性化する。

第３動作３３０は、フィルタ深さが３である場合のフィルタ回路の動作を表す。第３動作３３０では、ＩＮ１、ＩＮ１、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ２の順序で入力信号ＩＮ１、ＩＮ２が入力される。「Ｋ１」＝２であり、「Ｋ２」＝５であるので、第２出力信号ＯＵＴ２が活性化する。

図４は、本発明の他の一実施形態によるフィルタ回路（比例方式）の構成図である。

図４に示すように、フィルタ回路は、第１入力信号ＩＮ１に応答して自身の保存値を第１方向４０１にシフトする複数のシフト部４１０Ａないし４１４Ａと、第２入力信号ＩＮ２に応答して自身の保存値を第２方向４０２にシフトする複数のシフト部４１０Ｂないし４１４Ｂと、フィルタ深さに応じて、複数のシフト部４１０Ａないし４１４Ａ、４１０Ｂないし４１４Ｂの各々に保存される初期値ＵＩＮＩＴ＜０：４＞、ＤＩＮＩＴ＜０：４＞を設定する初期値設定部４２０と、出力信号ＯＵＴ１、ＯＵＴ２に応答してリセット信号ＵＲＳＴ、ＤＲＳＴを生成するリセット信号生成部４３０とを備える。

図４を参照して、フィルタ回路の動作を説明する。

第１初期値設定部４２１は、第１リセット信号ＵＲＳＴが活性化されると、第１フィルタ深さ情報ＵＳＥＬをデコーディングして複数の第１初期値ＵＩＮＩＴ＜０：４＞を設定する。第２初期値設定部４２２は、第２リセット信号ＤＲＳＴが活性化されると、第２フィルタ深さ情報ＤＳＥＬをデコーディングして複数の第２初期値ＤＩＮＩＴ＜０：４＞を設定する。フィルタ深さ情報ＵＳＥＬ、ＤＳＥＬに応じて、複数のシフト部４１０Ａないし４１４Ａ、４１０Ｂないし４１４Ｂに保存される初期値ＵＩＮＩＴ＜０：４＞、ＤＩＮＩＴ＜０：４＞のうち、一部は活性化され、残りは非活性化される。活性化された初期値は「１」であり、非活性化された初期値は「０」である（反対も可能）。

参考として、フィルタ深さ情報ＵＳＥＬ、ＤＳＥＬは、１ビット以上の信号であり、フィルタ深さの最大値より大きくないフィルタ回路のフィルタ深さを表す。以下では、第１フィルタ深さ情報ＵＳＥＬと第２フィルタ深さ情報ＤＳＥＬとが同じであると仮定する。第１初期値ＵＩＮＩＴ＜０：４＞は、第１方向４０１の複数のシフト部４１０Ａないし４１４Ａに保存されるものであり、第２初期値ＤＩＮＩＴ＜０：４＞は、第２方向４０２の複数のシフト部４１０Ｂないし４１４Ｂに保存されるものである。

第１方向４０１の複数のシフト部４１０Ａないし４１４Ａに保存された値は、第１入力信号ＩＮ１が入力されると第１方向４０１にシフトされ、第２入力信号ＩＮ２が入力されると改めて初めから初期化される。第２方向４０２の複数のシフト部４１０Ｂないし４１４Ｂに保存された値は、第２入力信号ＩＮ２が入力されると第２方向４０２にシフトされ、第１入力信号ＩＮ１が入力されると改めて初めから初期化される。

「１」が保存されたシフト部の位置に応じて、「１」が第１シフト部（４１４Ａ、第１方向４０１にあらかじめ設定）または第２シフト部（４１４Ｂ、第２方向４０２にあらかじめ設定）に到達するために、第１方向４０１または第２方向４０２を経由しなければならないシフト部の個数が変わる。

例えばフィルタ深さが３ならば、「１」は３個のシフト部（第１方向４０１に４１２Ａ、４１３Ａ、４１５４、第２方向４０２に４１２Ｂ、４１３Ｂ、４１４Ｂ）を経由して、第１シフト部４１４Ａまたは第２シフト部４１４Ｂに到達する。それゆえに、ＵＩＮＩＴ＜０：１＞、ＤＩＮＩＴ＜０：１＞＝「１」に、ＵＩＮＩＴ＜２：４＞、ＤＩＮＩＴ＜２：４＞＝「０」に設定する。このような動作のために必ずしもＵＩＮＩＴ＜０：１＞、ＤＩＮＩＴ＜０：１＞＝「１」をすべて「１」とする必要はなく、ＵＩＮＩＴ＜１＞、ＤＩＮＩＴ＜１＞のみ「１」と設定することもできる。

第１入力信号ＩＮ１が連続で入力された回数が３になるか、或いは第２入力信号ＩＮ２が連続で入力された回数が３になると、「１」が第１シフト部４１４Ａまたは第２シフト部４１４Ｂに到達する。「１」が第１シフト部４１４Ａに到達すると第１出力信号ＯＵＴ１が生成され、第２シフト部４１４Ｂに到達すると第２出力信号ＯＵＴ２が生成される。

第１出力信号ＯＵＴ１が活性化されると、第１リセット信号生成部４３１は第１リセット信号ＵＲＳＴを活性化し、第１リセット信号ＵＲＳＴが活性化されると、第１初期値設定部４２１は、第１フィルタ深さ情報ＵＳＥＬに応答して複数の第１初期値ＵＩＮＩＴ＜０：４＞を改めて設定する。第２出力信号ＯＵＴ２が活性化されると、第２リセット信号生成部４３２は第２リセット信号ＤＲＳＴを活性化し、第２リセット信号ＤＲＳＴが活性化されると、第２初期値設定部４２２は、第２フィルタ深さ情報ＤＳＥＬに応答して複数の第２初期値ＤＩＮＩＴ＜０：４＞を改めて設定する。

入力信号ＩＮ１、ＩＮ２は、必ずしも２個である必要はなく、１つの「入力信号」の論理値に応じてシフト方向４０１、４０２を異なるようにする構成も可能である。このようなフィルタ回路も、基本的な原理は図４のフィルタ回路と同一である。

本発明の他の実施形態に係るフィルタ回路は、入力信号ＩＮ１に応答して自身の保存値をシフトする複数のシフト部４１０Ａないし４１４Ａと、フィルタ深さに応じて、複数のシフト部４１０Ａないし４１４Ａの各々に保存される初期値ＵＩＮＩＴ＜０：４＞を設定する１つの初期値設定部と、出力信号ＯＵＴ１または非活性化された入力信号ＩＮ２に応答して、リセット信号ＵＲＳＴを活性化する１つのリセット信号生成部とを備える。第１方向２０１ではフィルタリング動作を行うが、第２方向２０２ではフィルタリング動作を行わない単方向フィルタ回路である。

フィルタ回路は、初期値ＵＩＮＩＴ＜０：４＞のうちの活性化された初期値が、複数のシフト部４１０Ａないし４１４Ａのうちのあらかじめ設定されたシフト部４１４Ａに到達すると、出力信号ＯＵＴ１を生成する。このようなフィルタ回路も、基本的な原理は図４のフィルタ回路と同一である。

図５は、本発明に係るフィルタ回路（図４）の動作を説明するための図である。

四角形は、各シフト部４１０Ａないし４１４Ａ、４１０Ｂないし４１４Ｂに対応する。

「５０１」はシフト部４１０Ａ、「５０２」はシフト部４１０Ｂ、「５０３」は第１シフト部４１４Ａ、「５０４」は第２シフト部４１４Ｂに対応する。斜線の四角形は、活性化された初期値「１」が保存されたものであり、斜線のない四角形は、非活性化された初期値「０」が保存されたものである。

第１動作５１０は、フィルタ深さが５である場合のフィルタ回路の動作を表す。第１動作５１０では、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１の順序で入力信号ＩＮ１、ＩＮ２が入力される。第１入力信号ＩＮ１が連続で入力された回数が５であるので、第１出力信号ＯＵＴ１が活性化する。

第２動作５２０は、フィルタ深さが４である場合のフィルタ回路の動作を表す。第２動作５２０では、ＩＮ１、ＩＮ１、ＩＮ２、ＩＮ２、ＩＮ２、ＩＮ１、ＩＮ１、ＩＮ１、ＩＮ１の順序で入力信号ＩＮ１、ＩＮ２が入力される。第１入力信号ＩＮ１が連続で入力された回数が４であるので、第１出力信号ＯＵＴ１が活性化する。

第３動作５３０は、フィルタ深さが３である場合のフィルタ回路の動作を表す。第３動作５３０では、ＩＮ１、ＩＮ１、ＩＮ２、ＩＮ２、ＩＮ２の順序で入力信号ＩＮ１、ＩＮ２が入力される。第２入力信号ＩＮ２が連続で入力された回数が３であるので、第２出力信号ＯＵＴ２が活性化する。

図６は、本発明に係るフィルタ回路を含む集積回路の構成図である。

図６に示すように、集積回路は、所定の値を検出して１以上の検出信号を生成する検出部６１０と、検出信号ＩＮ１、ＩＮ２の入力を受けて出力信号ＯＵＴ１、ＯＵＴ２を生成するフィルタ部６２０と、フィルタ部６２０の第１出力信号ＯＵＴ１および第２出力信号ＯＵＴ２に応答して動作を行う動作部６３０とを備える。

検出信号ＩＮ１、ＩＮ２は、フィルタ回路（図２、図４）の入力信号ＩＮ１、ＩＮ２に該当する。統合方式が用いられる場合、フィルタ部６２０は図２のフィルタ回路と同一であり、比例方式が用いられる場合、フィルタ部６２０は図４のフィルタ回路と同一である。２種類の方式を共に使用する場合、図２のフィルタ回路および図４のフィルタ回路を共に含むが、論理和条件として使用すれば良い。

集積回路は、入力端子（Ａ）から所定の値の入力を受け、検出部６１０でこの所定の値とあらかじめ設定された基準値とを比較して検出信号ＩＮ１、ＩＮ２を生成する。検出信号ＩＮ１、ＩＮ２に応答してフィルタ部６２０が出力信号ＯＵＴ１、ＯＵＴ２を生成すると、動作部６３０は、出力信号ＯＵＴ１、ＯＵＴ２に応答して自身の動作を調節する。動作部６３０は、自身の動作結果を出力端子（Ｂ）に出力する。

図７は、本発明に係るフィルタ回路を含む集積回路が適用された遅延固定ループの構成図である。

図７に示すように、遅延固定ループは、入力クロックＣＬＫＩＮを遅延して出力クロックＣＬＫＯＵＴを生成する遅延部７１０と、出力クロックＣＬＫＯＵＴを遅延してフィードバッククロックＣＬＫＦＢを生成するレプリカ遅延部７５０と、入力クロックＣＬＫＩＮの位相とフィードバッククロックＣＬＫＦＢの位相とを比較して検出信号ＩＮ１、ＩＮ２を生成するフェーズディテクタ（ＰＤ）７２０と、検出信号ＩＮ１、ＩＮ２のノイズを除去するフィルタ部７３０と、フィルタ部７３０で生成された出力信号ＯＵＴ１、ＯＵＴ２に応答して、遅延部７１０の遅延値を制御する遅延制御部７４０とを備える。

フェーズディテクタ（ＰＤ）７２０は、集積回路（図６）の検出部６１０に対応し、入力クロックＣＬＫＩＮの位相とフィードバッククロックＣＬＫＦＢの位相とを比較して検出信号ＩＮ１、ＩＮ２を生成する。例えば、入力クロックＣＬＫＩＮの位相がフィードバッククロックＣＬＫＦＢの位相より先行する場合は、第１検出信号ＩＮ１を生成し、反対の場合は、第２検出信号ＩＮ２を生成する。

フィルタ部７３０は、集積回路（図６）のフィルタ部６２０に対応し、検出信号ＩＮ１、ＩＮ２に含まれうるノイズをフィルタリングして出力信号ＯＵＴ１、ＯＵＴ２を生成する。

遅延固定ループの遅延部７１０および遅延制御部７４０は、集積回路（図６）の動作部６３０に対応し、出力信号ＯＵＴ１、ＯＵＴ２に応答して自身の動作を調節する。例えば、第１出力信号ＯＵＴ１に応答して遅延部７１０の遅延値を増加させ、第１出力信号ＯＵＴ２に応答して遅延部７１０の遅延値を減少させる。

集積回路（図６）は、遅延固定ループに限定されて適用されるのではなく、デジタルフィルタ回路を備える信号処理装置や、ＤＳＰ（ＤＳＰ；Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ）チップで使用されるなど、デジタルフィルタを使用するすべての装置に適用されうる。

本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内での多様な実施形態が可能であることが分かるであろう。

１１５Ａ、１１２Ａ、１１１Ａ、１１０、１１１Ｂ、１１２Ｂ、１１５Ｂ シフト部
１２０ 第１選択部
１３０ 第２選択部
２１５Ａ、２１２Ａ、２１１Ａ、２１０、２１１Ｂ、２１２Ｂ、２１５Ｂ シフト部
２２０ 初期値設定部
２３０ リセット信号生成部
４１４Ａ 第１シフト部
４１３Ａ、４１２Ａ、４１１Ａ、４１０Ａ、４１０Ｂ、４１１Ｂ、４１２Ｂ、４１３Ｂ シフト部
４１４Ｂ 第２シフト部
４２１ 第１初期値設定部
４２２ 第２初期値設定部
４３１ 第１リセット信号生成部
４３２ 第２リセット信号生成部
６１０ 検出部
６２０ フィルタ部
６３０ 動作部
７１０ 遅延部
７２０ ＰＤ（検出部）
７３０ フィルタ部
７４０ 遅延制御部
７５０ レプリカ遅延部

Claims (19)

1. 各シフト部が初期値を保存して、少なくとも１つの入力信号を受信し、前記少なくとも１つの入力信号に応答して、保存された前記初期値を順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、
   前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部とを備え、
   前記異なるフィルタ設定信号の各々は、前記少なくとも１つの入力信号をフィルタリングするための異なる基準を示し、
   前記初期保存値は第１ロジック値または第２ロジック値を有し、
   前記複数のシフト部のうちあらかじめ選択されたシフト部に前記第１ロジック値がシフトされると、出力信号を活性化することを特徴とするフィルタ回路。
2. 前記第１ロジック値が前記選択されたシフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項１に記載のフィルタ回路。
3. 初期に前記第１ロジック値が保存されたシフト部の個数は、前記異なるフィルタ設定信号に応じて変わることを特徴とする請求項１に記載のフィルタ回路。
4. 前記異なるフィルタ設定信号に応じて、フィルタ回路の構成が変わることを特徴とする請求項１に記載のフィルタ回路。
5. 前記初期値設定部が、
   前記複数のシフト部に保存される値をリセットすることを特徴とする請求項１に記載のフィルタ回路。
6. 前記出力信号に応答して、リセット信号を活性化するリセット信号生成部をさらに備えることを特徴とする請求項５に記載のフィルタ回路。
7. 前記リセット信号生成部が、
   前記少なくとも１つの入力信号が非活性化されると、前記リセット信号を活性化することを特徴とする請求項６に記載のフィルタ回路。
8. 各シフト部が初期値を保存して、少なくとも１つの入力信号を受信し、前記少なくとも１つの入力信号に応答して、保存された前記初期値を第１方向または第２方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、
   前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定する初期値設定部と
   を備え、
   前記異なるフィルタ設定信号の各々は、前記少なくとも１つの入力信号をフィルタリングするための異なる基準を示し、
   前記初期保存値は第１ロジック値または第２ロジック値を有し、
   前記複数のシフト部のうち第１シフト部に前記第１ロジック値がシフトされると、第１出力信号を生成し、前記複数のシフト部のうち第２シフト部に前記第１ロジック値がシフトされると、第２出力信号を生成することを特徴とするフィルタ回路。
9. 前記第１シフト部は、前記センターシフト部から、前記第１方向に位置する前記複数のシフト部のうちの１つであり、前記第２シフト部は、前記センターシフト部から前記第２方向に位置する前記複数のシフト部のうちの１つであることを特徴とする請求項８に記載のフィルタ回路。
10. 前記１つ以上の入力信号が、第１入力信号および第２入力信号を含み、前記複数のシフト部が、前記第１入力信号に応答して、各々の保存値を前記第１方向にシフトし、前記第２入力信号に応答して、各々の保存値を前記第２方向にシフトすることを特徴とする請求項９に記載のフィルタ回路。
11. 前記第１ロジック値が前記第１シフト部または前記第２シフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項１０に記載のフィルタ回路。
12. 前記初期値設定部が、
    リセット信号が活性化すると、前記センターシフト部および前記複数のシフト部の各々に保存される値を前記初期値にリセットすることを特徴とする請求項８に記載のフィルタ回路。
13. 前記第１出力信号または前記第２出力信号に応答して、前記リセット信号を生成するリセット信号生成部をさらに備えることを特徴とする請求項１２に記載のフィルタ回路。
14. 少なくとも１つの検出信号を生成する検出部と、
    各シフト部が初期値を保存して、少なくとも１つの前記検出信号を受信し、前記少なくとも１つの検出信号に応答して、保存された前記初期値を第１方向または第２方向に、順に次のシフト部にシフトするセンターシフト部および複数のシフト部と、
    前記センターシフト部および前記複数のシフト部の初期保存値の各々を、異なるフィルタ設定信号に応答して異なる初期保存値のセットに設定するフィルタ部と、
    前記フィルタ部の出力信号に応答して動作を行う動作部と、
    を備えることを特徴とする集積回路。
15. 前記異なるフィルタ設定信号の各々は、前記少なくとも１つの検出信号をフィルタリングするための異なる基準を示し、
    前記初期保存値は第１ロジック値または第２ロジック値を有し、
    前記複数のシフト部のうち第１シフト部に前記第１ロジック値がシフトされると、第１出力信号を生成し、前記複数のシフト部のうち第２シフト部に前記第１ロジック値がシフトされると、第２出力信号を生成することを特徴とする請求項１４に記載のフィルタ回路。
16. 前記第１シフト部が、前記センターシフト部から、前記第１方向に位置する前記複数のシフト部のうちの１つであり、前記第２シフト部が、前記センターシフト部から前記第２方向に位置する前記複数のシフト部のうちの１つであることを特徴とする請求項１５に記載の集積回路。
17. 前記１つ以上の検出信号が、第１検出信号および第２検出信号を含み、前記センターシフト部および前記複数のシフト部が、前記第１検出信号に応答して、各々の保存値を前記第１方向にシフトし、前記第２検出信号に応答して、各々の保存値を前記第２方向にシフトすることを特徴とする請求項１６に記載の集積回路。
18. 前記第１ロジック値が前記第１シフト部または前記第２シフト部に到達するためにシフトされなければならないシフト部の個数が、前記異なるフィルタ設定信号に応答して変わることを特徴とする請求項１５に記載の集積回路。
19. 前記初期値設定部が、
    リセット信号が活性化すると、前記センターシフト部および前記複数のシフト部の各々に保存される値を前記初期値にリセットすることを特徴とする請求項１４に記載の集積回路。

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