KR101110817B1 - 필터회로 및 이를 포함하는 집적회로 - Google Patents

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Abstract

본 발명에 따른 필터회로는, 입력신호에 응답하여 자신의 저장값을 쉬프팅하는 다수의 쉬프팅부; 여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하는 초기값 설정부를 포함하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 쉬프팅부에 도달하면 출력신호를 생성한다.

Description

필터회로 및 이를 포함하는 집적회로{FILTER CIRCUIT AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 필터 회로에 관한 것이다.
이동 평균 필터(moving average filter)는 다수의 입력신호의 평균을 내어 하나의 출력신호를 생성한다. 이동 평균 필터는 상술한 평균을 내는 동작을 통하여 입력신호에 존재하는 고주파 성분을 제거한다. 즉 이동 평균 필터는 일반적으로 로우 패스 필터(low pass filter)로 사용된다. 순환 필터링 알고리즘에서는, 이전의 출력신호 또한 평균을 내는데 이용되는데 이러한 이유로 이동 평균 필터의 임펄스 응답이 무한대로 확장된다.
도 1은 종래 필터회로의 구성도이다.
도 1에 도시된 바와 같이, 필터회로는, 다수의 쉬프팅부(110, 111A 내지 115A, 111B 내지 115B), 제1선택부(120), 제2선택부(130)를 포함한다.
이하의 설명에서 통합(integration)방식 필터, 비례(proportional)방식 필터, 및 여과 깊이(depth)에 대해 다음과 같이 정의한다.
통합방식 필터는 제1입력신호(IN1)가 입력된 횟수(이하 'K1')와 제2입력신호(IN2)가 입력된 횟수(이하 'K2')의 차이가 '소정의 값'인 경우 출력신호(OUT1, OUT2)를 생성하는 방식이다. 이때 'K1' > 'K2'인 경우 제1출력신호(OUT1)를 생성하고, 'K2' > 'K1'인 경우 제2출력신호(OUT2)를 생성한다.
비례방식 필터는 제1입력신호(IN1)가 연속으로 입력된 횟수(이하 'L1') 또는 제2입력신호(IN2)가 연속으로 입력된 횟수(이하'L2')가 '소정의 값'인 경우 출력신호(OUT1, OUT2)를 생성하는 방식이다. 이때 'L1' = '소정의 값'인 경우 제1출력신호(OUT1)를 생성하고, 'L2' = '소정의 값'인 경우 제2출력신호(OUT2)를 생성한다.
여과 깊이(depth)란 상술한 통합방식 필터와 비례방식 필터에서 '소정의 값'에 해당하는 것을 말한다.
이하 도 1(통합방식 필터)을 참조하여 필터회로의 동작에 대해 설명한다.
필터회로가 초기화되면 센터 쉬프팅부(110)에는 '1'이 저장되고, 나머지 쉬프팅부(111A 내지 115A, 111B 내지 115B)에는 '0'이 저장된다.
제1입력신호(IN1)가 입력되면 다수의 쉬프팅부(110, 111A 내지 115A, 111B 내지 115B)는 자신에게 저장된 값을 제1방향(101)으로 쉬프팅하고, 제2입력신호(IN2)가 입력되면 다수의 쉬프팅부(110, 1111A 내지 115A, 111B 내지 115B)는 자신에게 저장된 값을 제2방향(102)으로 쉬프팅한다.
제1선택부(120) 여과 깊이에 따라 제1방향(101)의 다수의 쉬프팅부의 출력 (UOUT<0> 내지 UOUT<4>) 중 하나를 제1출력신호(OUT1)로 선택하고, 제2선택부(130)는 여과 깊이에 따라 제2방향(102)의 다수의 쉬프팅부의 출력(DOUT<0> 내지 DOUT<4>) 중 하나를 제2출력신호(OUT2)로 선택한다. 선택부(120, 130)는 여과 깊이 정보(SEL)에 응답하여 상술한 선택을 한다. 이때 여과 깊이 정보(120, 130)는 여과 깊이 범위(여과 깊이로 취할 수 있는 최대값, depth range)에 따라 1비트 이상의 디지털 신호가 된다.
예를 들어 여과 깊이가 '3'인 경우 제1선택부(120)는 제1방향(101)의 제3출력(UOUT<3>)을 제1출력신호(OUT1)으로 선택하고, 제2선택부(130)는 제2방향(102)의 제3출력(DOUT<3>)을 제2출력신호(OUT2)로 선택한다. 'K1' - 'K2' = 3인 경우 제1방향(101)의 제3출력(UOUT<3>)가 '1'이 되므로 제1출력신호(OUT1)가 활성화되고, 'K2' - 'K1' = 3인 경우 제2방향(102)의 제3출력(DOUT<3>)가 '1'이 되므로 제2출력신호(OUT1)가 활성화된다.
제1선택부(120)는 여과 깊이 정보(SEL<0:A>)에 응답하여 제1방향(101)의 쉬프팅부의 출력(UOUT<0>, UOUT<1>, UOUT<4>) 중 하나를 제1출력신호(OUT1)로 선택하는 멀티플렉서(multiplexer)로 구성된다. 제2선택부(130)도 동일하다.
필터회로는 상술한 과정을 통해서 입력신호(IN1, IN2)에 포함되어 있을 수 있는 노이즈를 제거한다. 예를 들어 제1입력신호(IN1)가 연속적으로 입력되고 있는 도중에 노이즈로 제2입력신호(IN2)가 입력되어도 'K2' - 'K1' = 여과 깊이라는 조건을 만족하지 않으면 이상 출력에 반영되지 않으므로 노이즈를 제거할 수 있다. 즉 노이즈가 일정 횟수이상 입력되지 않으면 이를 제거할 수 있다.
이때 여과 깊이 범위(depth range)는 제1방향(101) 또는 제2항향(102)으로 연결된 다수의 쉬프팅부(111A 내지 115A, 111B 내지 115B)의 개수에 의해 결정된다. 예를 들어 제1방향(101)과 제2방향(102)으로 연결된 쉬프팅부의 개수가 5개인 경우 여과 깊이는 '1'에서 '5'까지 설정될 수 있다. 따라서 여과 깊이 범위는 '5'이다.
그런데 선택부(120, 130)는 멀티 플렉서로 구성된다. 따라서 여과 깊이 범위가 커지면 멀티 플렉서의 입력의 수가 커지고 이로 인해 회로가 복잡해지고, 면적이 넓어지며, 논리 게이트의 스테이지 수가 증가하여 로딩이 증가한다는 문제점이 있다. 로딩이 증가하면 출력신호(OUT1, OUT2)의 레벨이 감소하므로 이를 보상해 주기 위한 버퍼(도 1에 미도시)의 사이즈 및 전류 소모도 증가한다는 문제점이 있다.
본 발명은 여과 깊이 범위가 증가해도 회로의 구성이 간단하면서 회로의 면적 및 로딩을 줄인 필터회로를 제공한다.
본 발명에 따른 필터회로는, 입력신호에 응답하여 자신의 저장값을 쉬프팅하는 다수의 쉬프팅부; 여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하는 초기값 설정부를 포함하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 쉬프팅부에 도달하면 출력신호를 생성한다.
상기 출력신호에 응답하여 상기 리셋신호를 활성화하는 리셋신호 생성부를 더 포함할 수 있다.
또한 본 발명에 따른 필터회로는, 하나 이상의 입력신호에 응답하여 자신의 저장값을 제1방향 또는 제2방향으로 쉬프팅하는 다수의 쉬프팅부; 여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하는 초기값 설정부를 포함하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제1쉬프팅부에 도달하면 제1출력신호를 생성하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제2쉬프팅부에 도달하면 제2출력신호를 생성한다.
상기 제1출력신호 또는 상기 제2출력신호에 응답하여 상기 리셋신호를 생성하는 리셋신호 생성부를 더 포함할 수 있다.
또한 본 발명에 따른 집적회로는, 하나 이상의 검출신호를 생성하는 검출부;
상기 하나 이상의 검출신호에 응답하여 자신의 저장값을 제1방향 또는 제2방향으로 쉬프팅하는 다수의 쉬프팅부를 포함하되, 여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제1쉬프팅부에 도달하면 제1출력신호를 생성하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제2쉬프팅부에 도달하면 제2출력신호를 생성하는 필터부; 상기 필터부의 상기 제1출력신호 및 상기 제2출력신호에 응답하여 동작을 수행하는 동작부를 포함할 수 있다.
본 발명에 따른 필터회로는 여과 깊이의 범위가 증가해도 회로의 구성이 간단하여 구성하기 쉽고, 회로의 면적 및 로딩이 작다.
도 1은 종래 필터회로의 구성도,
도 2는 본 발명의 일실시예에 따른 필터회로의 구성도,
도 3은 본 발명에 따른 필터회로의 동작을 설명하기 위한 도면,
도 4는 본 발명의 다른 일실시예에 따른 필터회로의 구성도,
도 5는 본 발명에 따른 필터회로의 동작을 설명하기 위한 도면,
도 6은 본 발명에 따는 집적회로의 구성도,
도 7은 본 발명에 따른 집적회로가 적용된 지연 고정 루프의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 필터회로(통합방식)의 구성도이다.
도 2에 도시된 바와 같이, 필터회로는, 제1입력신호(IN1)에 응답하여 자신의 저장값을 제1방향(201)으로 쉬프팅하고, 제2입력신호(IN2)에 응답하여 자신의 저장값을 제2방향(202)으로 쉬프팅하는 다수의 쉬프팅부(210, 211A 내지 215A, 211B 내지 215B), 여과 깊이에 따라 다수의 쉬프팅부(210, 211A 내지 215A, 211B 내지 215B) 각각에 저장되는 초기값(INIT<0:5>)를 설정하는 초기값 설정부(220) 및 출력신호(OUT1, OUT2)에 응답하여 리셋신호(RST)를 생성하는 리셋신호 생성부(230)를 포함한다. ㄴ
이하 도 2를 참조하여 필터회로의 동작에 대해 설명한다.
초기값 설정부(220)는 리셋신호(RST)가 활성화되면 여과 깊이 정보(SEL)를 디코딩하여 다수의 초기값(INIT<0:5>)을 설정한다. 여과 깊이 정보(SEL)따라 다수의 쉬프팅부(210, 211A 내지 215A, 211B 내지 215B) 저장될 다수의 초기값(INIT<0:5>) 중 일부는 활성화되고 나머지는 비활성화된다. 활성화된 초기값은 '1'이고 비활성화된 초기값은 '0'이다(반대도 가능). 참고로 여과 깊이 정보(SEL)는 여과 깊이 범위에 따라 1비트 이상의 신호이다.
다수의 쉬프팅부(210, 211A 내지 215A, 211B 내지 215B)에 저장된 값은 제1입력신호(IN1)가 들어오면 제1방향(201)으로 제2입력신호(IN2)가 들어오면 제2방향(202)으로 쉬프팅된다.
'1'이 어떤 쉬프팅부에 저장되는지에 따라 '1'이 제1쉬프팅부(215A, 센터 쉬프팅부(210)로부터 제1방향(201)에 미리 설정) 또는 제2쉬프팅부(215B, 센터 쉬프팅부(210)로부터 제2방향(202)에 미리 설정)에 도달하기 위해 제1방향(201) 또는 제2방향(202)으로 거쳐야 하는 쉬프팅부의 개수가 달라진다.
예를 들어 여과 깊이가 3이면 '1'은 3개의 쉬프팅부(제1방향(201)으로 213A, 214A, 215A, 제2방향(202)으로 213B, 214B, 215B)를 거쳐야 제1쉬프팅부(215A) 또는 제2쉬프팅부(215B)에 도달한다. 그러기 위해 INIT<0:2> = '1'로 INIT<3:5> = '0'으로 설정한다. 이러한 동작을 위해 반드시 INIT<0:2>를 모두 '1'로 할 필요는 없고 INIT<2>만 '1'로 설정할 수도 있다.
참고로 제1쉬프팅부는 센터 쉬프팅부(210)로 부터 제1방향(201)에 위치한 쉬프팅부(211A 내지 215A) 중 하나로, 제2쉬프팅부는 센터 쉬프팅부(210)로부터 제2방향(201)에 위치한 쉬프팅부(211B 내지 215B) 중 하나로 기설정될 수 있다.
제1입력신호(IN1)가 입력된 횟수와 제2입력신호(IN2)가 입력된 횟수의 차이가 3이 되면 '1'이 제1쉬프팅부(215A) 또는 제2쉬프팅부(215B)에 도달한다. '1'이 제1쉬프팅부(215A)에 도달하면 제1출력신호(OUT1)가 생성되고, 제2쉬프팅부(215B)에 도달하면 제2출력신호(OUT2)가 생성된다.
제1출력신호(OUT1) 또는 제2출력신호(OUT2)가 활성화되면 리셋신호 생성부(230)는 리셋신호(RST)를 활성화하고, 리셋신호(RST)가 활성화되면 초기값 설정부(220)는 다시 여과 깊이 정보(SEL)에 응답하여 다수의 초기값(INIT<0:5>) 중 일부는 활성화하고 나머지는 비활성화한다.
참고로 제1방향(201)과 제2방향(202)으로 여과 깊이가 반드시 같을 필요는 없다. 제1쉬프팅부(215A)와 제2쉬프팅부(215B)를 다르게 설정하거나 제1방향(201)의 다수의 쉬프팅부(211A 내지 215A)에 저장되는 초기값과 제2방향(202)의 다수의 쉬프팅부(211B 내지 215B)에 저장되는 초기값을 서로 다르게 설정하면 된다.
본 발명의 경우 종래와 달리 출력신호(OUT1, OUT2)를 생성할 쉬프팅부(215A, 215B)를 미리 설정해 놓고 여과 깊이에 따라 활성화된 초기값이 저장되는 쉬프팅부를 변경한다. 따라서 종래와 같이 출력신호(OUT1, OUT2)를 생성할 쉬프팅부를 선택하지 않으므로 멀티 플렉서인 선택부(120, 130)가 필요하지 않다. 따라서 여과 깊이 범위가 증가해도 논리 게이트의 스테이지 수가 증가하지 않아 로딩 증가로 인한 신호의 레벨 감소를 보상하기 위한 버퍼(도 2 미도시)의 사이즈 및 전류가 많이 증가하지 않는다. 멀티 플렉서가 없으므로 회로의 구성도 간단하다.
본 발명의 다른 실시예에 따른 필터회로는 입력신호(IN1, IN2)에 응답하여 자신의 저장값을 제1방향(201) 또는 제2방향(202)으로 쉬프팅하는 다수의 쉬프팅부2210, 211A 내지 215A, 211B 내지 215B)를 포함하고, 활성화된 초기값('1')이 제1쉬프팅부(215A)에 도달하면 출력신호(OUT1)을 생성하도록 구성될 수 있다. 제1방향(201)으로는 필터링 동작을 수행하지만 제2방향(202)으로는 필터링 동작을 수행하지 않는 단방향 필터회로이다. 여기서 필터링 동작이란 'K1' - 'K2' = 여과 깊이가 되면 출력신호(OUT1)를 생성하는 것을 말한다. 이러한 필터회로도 기본적인 원리는 도 2의 필터회로와 동일하다.
도 3은 본 발명에 따른 필터회로(도 2)의 동작을 설명하기 위한 도면이다.
사각형은 각 쉬프팅부(210, 211A 내지 215A, 211B 내지 215B)에 대응된다. '301'은 센터 쉬프팅부(210), '302'는 제1쉬프팅부(215A), '303'은 제2쉬프팅부(215B)에 대응된다. 빗금친 사각형은 활성화된 초기값('1')이 저장된 것이고, 빈 사각형은 비활성화된 초기값('0')이 저장된 것이다.
제1도(310)는 여과 깊이가 5인 경우 필터회로의 동작을 나타내는 동작도 이다. 제1동작(310)에서는 (IN2, IN1, IN1, IN1, IN1, IN1, IN1)의 순서로 입력신호(IN1, IN2)가 입력된다. 'K1' = 6이고, 'K2' = 1이므로 제1출력신호(OUT1)가 활성화된다.
제2도(320)는 여과 깊이가 4인 경우 필터회로의 동작을 나타내는 동작도 이다. 제2동작(320)에서는 (IN1, IN2, IN2, IN2, IN2, IN2)의 순서로 순서로 입력신호(IN1, IN2)가 입력된다. 'K1' = 1이고, 'K2' = 5이므로 제2출력신호(OUT2)가 활성화된다.
제3도(330)는 여과 깊이가 3인 경우 필터회로의 동작을 나타내는 동작도 이다. 제3동작(330)에서는 (IN1, IN1, IN2, IN2, IN2, IN2, IN2)의 순서로 순서로 입력신호(IN1, IN2)가 입력된다. 'K1' = 2이고, 'K2' = 5이므로 제2출력신호(OUT2)가 활성화된다.
도 4는 본 발명의 다른 일실시예에 따른 필터회로(비례방식)의 구성도이다.
도 4에 도시된 바와 같이, 필터회로는, 제1입력신호(IN1)에 응답하여 자신의 저장값을 제1방향(401)으로 쉬프팅하는 다수의 쉬프팅부(410A 내지 414A), 제2입력신호(IN2)에 응답하여 자신의 저장값을 제2방향(402)으로 쉬프팅하는 다수의 쉬프팅부(410B 내지 414B), 여과 깊이에 따라 다수의 쉬프팅부(410A 내지 414A, 410B 내지 414B) 각각에 저장되는 초기값(UINIT<0:4>, DINIT<0:4>)를 설정하는 초기값 설정부(420) 및 출력신호(OUT1, OUT2)에 응답하여 리셋신호(URST, DRST)를 생성하는 리셋신호 생성부(430)를 포함한다.
도 4를 참조하여 필터회로의 동작에 대해 설명한다.
제1초기값 설정부(421)는 제1리셋신호(URST)가 활성화되면 제1여과 깊이 정보(USEL)를 디코딩하여 다수의 제1초기값(UINIT<0:4>)을 설정한다. 제2초기값 설정부(422)는 제2리셋신호(DRST)가 활성화되면 제2여과 깊이 정보(DSEL)를 디코딩하여 다수의 제2초기값(DINIT<0:4>)을 설정한다. 여과 깊이 정보(USEL, DSEL)에 따라 다수의 쉬프팅부(410A 내지 414A, 410B 내지 414B) 저장될 초기값(UINIT<0:4>, DINIT<0:4>) 중 일부는 활성화되고 나머지는 비활성화된다. 활성화된 초기값은 '1'이고 비활성화된 초기값은 '0'이다(반대도 가능).
참고로 여과 깊이 정보(USEL, DSEL)는 여과 깊이 범위에 따라 1비트 이상의 신호이며 이하에서는 제1여과 깊이 정보(USEL)와 제2여과 깊이 정보(DSEL)가 같다고 가정한다. 제1초기값(UINIT<0:4>)은 제1방향(401)의 다수의 쉬프팅부(410A 내지 414A)에 저장되는 것이고, 제2초기값(DINIT<0:4>)은 제2방향(402)의 다수의 쉬프팅부(410B 내지 414B)에 저장되는 것이다.
제1방향(401)의 다수의 쉬프팅부(410A 내지 414A)에 저장된 값은 제1입력신호(IN1)가 들어오면 제1방향(401)으로 쉬프팅되고, 제2입력신호(IN2)가 들어오면 다시 처음으로 초기화된다. 제2방향(402)의 다수의 쉬프팅부(410B 내지 414B)에 저장된 값은 제2입력신호(IN2)가 들어오면 제2방향(402)으로 쉬프팅되고, 제1입력신호(IN1)가 들어오면 다시 처음으로 초기화된다.
'1'이 어떤 쉬프팅부에 저장되는지에 따라 '1'이 제1쉬프팅부(414A), 제1방향(401)에 미리 설정) 또는 제2쉬프팅부(414B, 제2방향(402)에 미리 설정)에 도달하기 위해 제1방향(401) 또는 제2방향(402)으로 거쳐야 하는 쉬프팅부의 개수가 달라진다.
예를 들어 여과 깊이가 3이면 '1'은 3개의 쉬프팅부(제1방향(401)으로 412A, 413A, 4154, 제2방향(402)으로 412B, 413B, 414B)를 거쳐야 제1쉬프팅부(414A) 또는 제2쉬프팅부(414B)에 도달한다. 그러기 위해 UINIT<0:1>, DINIT<0:1> = '1'로 UINIT<2:4>, DINIT<2:4> = '0'으로 설정한다. 이러한 동작을 위해 반드시 UINIT<0:1>, DINIT<0:1> = '1'를 모두 '1'로 할 필요는 없고 UINIT<1>, DINIT<1>만 '1'로 설정할 수도 있다.
제1입력신호(IN1)가 연속으로 입력된 횟수가 3이 되거나, 제2입력신호(IN2)가 연속으로 입력된 횟수가 3이 되면 '1'이 제1쉬프팅부(414A) 또는 제2쉬프팅부(414B)에 도달한다. '1'이 제1쉬프팅부(414A)에 도달하면 제1출력신호(OUT1)가 생성되고, 제2쉬프팅부(414B)에 도달하면 제2출력신호(OUT2)가 생성된다.
제1출력신호(OUT1)가 활성화되면 제1리셋신호 생성부(431)는 제1리셋신호(URST)를 활성화하고, 제1리셋신호(URST)가 활성화되면 제1초기값 설정부(421)는 제1여과 깊이 정보(USEL)에 응답하여 다수의 제1초기값(UINIT<0:4>)를 다시 설정한다. 제2출력신호(OUT2)가 활성화되면 제2리셋신호 생성부(432)는 제2리셋신호(DRST)를 활성화하고, 제2리셋신호(DRST)가 활성화되면 제2초기값 설정부(422)는 제2여과 깊이 정보(DSEL)에 응답하여 다수의 제2초기값(DINIT<0:4>)를 다시 설정한다.
입력신호(IN1, IN2)는 반드시 2개일 필요는 없으며 하나의 '입력신호'의 논리값에 따라 쉬프팅 방향(401, 402)을 다르게 하는 구성도 가능하다. 이러한 필터회로도 기본적인 원리는 도 4의 필터회로와 동일하다.
본 발명의 다른 실시예에 따른 필터회로는 입력신호(IN1)에 응답하여 자신의 저장값을 쉬프팅하는 다수의 쉬프팅부(410A 내지 414A), 여과 깊이에 따라 다수의 쉬프팅부(410A 내지 414A) 각각에 저장되는 초기값(UINIT<0:4>)을 설정하는 초기값 설정부(421)를 포함하고, 출력신호(OUT1) 또는 비활성화된 입력신호(IN2)에 응답하여 리셋신호(URST)를 활성화하는 리셋신호 생성부(431)를 포함한다. 제1방향(201)으로는 필터링 동작을 수행하지만 제2방향(202)으로는 필터링 동작을 수행하지 않는 단방향 필터회로이다.
필터회로는 초기값(UINIT<0:4>) 중 활성화된 초기값이 다수의 쉬프팅부(410A 내지 414A) 중 미리 설정된 쉬프팅부(414A)에 도달하면 출력신호(OUT1)를 생성한다. 이러한 필터회로도 기본적인 원리는 도 4의 필터회로와 동일하다.
도 5는 본 발명에 따른 필터회로(도 4)의 동작을 설명하기 위한 도면이다.
사각형은 각 쉬프팅부(410A 내지 414A, 410B 내지 414B)에 대응된다. '501'은 쉬프팅부(410A), '502'는 쉬프팅부(410B), '503'은 제1쉬프팅부(414A), '504'는 쉬프팅부(410B)에 대응된다. 빗금친 사각형은 활성화된 초기값('1')이 저장된 것이고, 빈 사각형은 비활성화된 초기값('0')이 저장된 것이다.
제1도(510)는 여과 깊이가 5인 경우 필터회로의 동작을 나타내는 동작도 이다. 제1동작(510)에서는 (IN2, IN2, IN2, IN1, IN1, IN1, IN1, IN1)의 순서로 입력신호(IN1, IN2)가 입력된다. 제1입력신호(IN1)가 연속으로 입력된 횟수가 5이므로 제1출력신호(OUT1)가 활성화된다.
제2도(520)는 여과 깊이가 4인 경우 필터회로의 동작을 나타내는 동작도 이다. 제2동작(520)에서는 (IN1, IN1, IN2, IN2, IN2, IN1, IN1, IN1, IN1)의 순서로 순서로 입력신호(IN1, IN2)가 입력된다. 제1입력신호(IN1)가 연속으로 입력된 횟수가 4이므로 제1출력신호(OUT1)가 활성화된다.
제3도(530)는 여과 깊이가 3인 경우 필터회로의 동작을 나타내는 동작도 이다. 제3동작(530)에서는 (IN1, IN1, IN2, IN2, IN2)의 순서로 순서로 입력신호(IN1, IN2)가 입력된다. 제2입력신호(IN2)가 연속으로 입력된 횟수가 3이므로 제2출력신호(OUT2)가 활성화된다.
도 6은 본 발명에 따른 집적회로의 구성도이다.
도 6에 도시된 바와 같이, 집적회로는, 소정의 값을 검출하여 하나 이상의 검출신호를 생성하는 검출부(610), 검출신호(IN1, IN2)를 입력받아 출력신호(OUT1, OUT2)를 생성하는 필터부(620) 및 필터부(620)의 제1출력신호(OUT1) 및 제2출력신호(OUT2)에 응답하여 동작을 수행하는 동작부(630)를 포함한다.
검출신호(IN1, IN2)는 필터회로(도 2, 도4)의 입력신호(IN1, IN2)에 해당한다. 필터부(620)가 통합방식인 경우 도 2의 필터회로와 동일하고, 비례방식인 경우 도 4의 필터회로와 동일하다. 두 가지 방식을 모두 사용하는 경우 도 2의 필터회로와 도 4의 필터회로를 모두 포함하되 논리합 조건으로 사용하면 된다.
집적회로는 입력단자(A)으로 소정의 값을 입력받아 소정의 값을 미리 설정된 기준값과 비교하여 검출신호(IN1, IN2)를 생성한다. 검출신호(IN1, IN2)에 응답하여 필터부(620)에서 출력신호(OUT1, OUT2)를 생성하면 동작부(630)는 출력신호(OUT1, OUT2)에 응답하여 자신의 동작을 조절한다. 동작부(630)는 자신의 동작결과를 출력단자(B)로 출력한다.
도 7은 본 발명에 따른 집적회로가 적용된 지연 고정 루프의 구성도이다.
도 7에 도시된 바와 같이, 지연 고정 루프는, 입력클럭(CLKIN)을 지연하여 출력클럭(CLKOUT)를 생성하는 지연부(710), 출력클럭(CLKOUT)를 지연하여 피드백 클럭(CLKFB)을 생성하는 레플리카 지연부(750), 입력클럭(CLKIN)과 피드백 클럭(CLKFB)의 위상을 비교하여 검출신호(IN1, IN2)를 생성하는 페이즈 디텍터(720), 검출신호(IN1, IN2)의 노이즈를 제거하기 위한 필터부(730), 및 필터부(730)에서 생성된 출력신호(OUT1, OUT2)에 응답하여 지연부(710)의 지연값을 제어하는 지연제어부(740)를 포함한다.
페이즈 디텍터(PD, 720)는 집적회로(도 6)의 검출부(610)에 대응되며 입력클럭(CLKIN)과 피드백 클럭(CLKFB)의 위상을 비교하여 검출신호(IN1, IN2)를 생성한다. 예를 들어 입력클럭(CLKIN)의 위상이 피드백 클럭(CLKFB)의 위상보다 빠를 경우 제1검출신호(IN1)를 생성하고, 반대의 경우 제2검출신호(IN2)를 생성한다.
필터부(730)는 집적회로(도 6)의 필터부(620)에 대응되며 검출신호(IN1, IN2)에 포함될 수 있는 노이즈를 필터링하여 출력신호(OUT1, OUT2)를 생성한다.
지연 고정 루프의 지연부(710) 및 지연제어부(740)는 집적회로(도 6)의 동작부(630)에 대응되며, 출력신호(OUT1, OUT2)에 응답하여 자신의 동작을 조절한다. 예를 들어 제1출력신호(OUT1)에 응답하여 지연부(710)의 지연값을 증가시키거나, 제1출력신호(OUT2)에 응답하여 지연부(710)의 지연값을 감소시킨다.
집적회로(도 6)는 지연 고정 루프에 한정되어 적용되는 것이 아니고, 디지털 필터회로를 포함하는 신호 처리 장치나, DSP(DSP; Digital Signal Process) 칩에서 사용되는 등 디지털 필터가 사용되는 장치에 모두 적용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (16)

  1. 입력신호에 응답하여 자신의 저장값을 쉬프팅하는 다수의 쉬프팅부;
    여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하는 초기값 설정부를 포함하고,
    상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 쉬프팅부에 도달하면 출력신호를 생성하는 필터회로.
  2. 제 1항에 있어서,
    상기 여과 깊이에 따라 상기 활성화된 초기값이 상기 미리 설정된 쉬프팅부에 도달하기 위해 거쳐야하는 쉬프팅부의 개수가 달라지는 필터회로.
  3. 제 1항에 있어서,
    상기 초기값 설정부는,
    리셋신호가 활성화되면 여과 깊이 정보에 응답하여 상기 다수의 쉬프팅부 각각에 저장되는 상기 초기값을 활성화/비활성화하는 필터회로.
  4. 제 3항에 있어서,
    상기 출력신호에 응답하여 상기 리셋신호를 활성화하는 리셋신호 생성부를 더 포함하는 필터회로.
  5. 제 4항에 있어서,
    상기 리셋신호 생성부는,
    상기 입력신호가 비활성화되면, 상기 리셋신호를 활성화하는 필터회로.
  6. 하나 이상의 입력신호에 응답하여 자신의 저장값을 제1방향 또는 제2방향으로 쉬프팅하는 다수의 쉬프팅부;
    여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하는 초기값 설정부를 포함하고,
    상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제1쉬프팅부에 도달하면 제1출력신호를 생성하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제2쉬프팅부에 도달하면 제2출력신호를 생성하는 필터회로.
  7. 제 6항에 있어서,
    상기 제1쉬프팅부는 상기 다수의 쉬프팅부 중 미리 설정된 센터 쉬프팅부로 부터 제1방향에 위치하고, 상기 제2쉬프팅부는 상기 센터 쉬프팅부로부터 제2방향에 위치한 필터회로.
  8. 제 7항에 있어서,
    상기 하나의 이상의 입력신호는, 제1입력신호와 제2입력신호를 포함하고, 상기 다수의 쉬프팅부는, 상기 제1입력신호에 응답하여 자신의 저장값을 상기 제1방향으로 쉬프팅하고, 상기 제2입력신호에 응답하여 자신의 저장값을 상기 제2방향으로 쉬프팅하는 필터회로.
  9. 제 8항에 있어서,
    상기 여과 깊이에 따라 상기 활성화된 초기값이 상기 제1쉬프팅부 또는 상기 제2쉬프팅부에 도달하기 위해 거쳐야하는 쉬프팅부의 개수가 달라지는 필터회로.
  10. 제 6항에 있어서,
    상기 초기값 설정부는,
    리셋신호가 활성화되면 여과 깊이 정보에 응답하여 상기 다수의 쉬프팅부 각각에 저장되는 상기 초기값을 활성화/비활성화하는 필터회로.
  11. 제 10항에 있어서,
    상기 제1출력신호 또는 상기 제2출력신호에 응답하여 상기 리셋신호를 생성하는 리셋신호 생성부를 더 포함하는 필터회로.
  12. 하나 이상의 검출신호를 생성하는 검출부;
    상기 하나 이상의 검출신호에 응답하여 자신의 저장값을 제1방향 또는 제2방향으로 쉬프팅하는 다수의 쉬프팅부를 포함하되, 여과 깊이에 따라 상기 다수의 쉬프팅부 각각에 저장되는 초기값을 설정하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제1쉬프팅부에 도달하면 제1출력신호를 생성하고, 상기 초기값 중 활성화된 초기값이 상기 다수의 쉬프팅부 중 미리 설정된 제2쉬프팅부에 도달하면 제2출력신호를 생성하는 필터부;
    상기 필터부의 상기 제1출력신호 및 상기 제2출력신호에 응답하여 동작을 수행하는 동작부
    를 포함하는 집적회로.
  13. 제 12항에 있어서,
    상기 제1쉬프팅부는 상기 다수의 쉬프팅부 중 미리 설정된 센터 쉬프팅부로 부터 제1방향에 위치하고, 상기 제2쉬프팅부는 상기 센터 쉬프팅부로부터 제2방향에 위치한 집적회로.
  14. 제 13항에 있어서,
    상기 하나의 이상의 검출신호는, 제1검출신호와 제2검출신호를 포함하고, 상기 다수의 쉬프팅부는, 상기 제1검출신호에 응답하여 자신의 저장값을 상기 제1방향으로 쉬프팅하고, 상기 제2검출신호에 응답하여 자신의 저장값을 상기 제2방향으로 쉬프팅하는 집적회로.
  15. 제 12항에 있어서,
    상기 여과 깊이에 따라 상기 활성화된 초기값이 상기 제1쉬프팅부 또는 상기 제2쉬프팅부에 도달하기 위해 거쳐야하는 쉬프팅부의 개수가 달라지는 집적회로.
  16. 제 12항에 있어서,
    상기 초기값 설정부는,
    리셋신호가 활성화되면 상기 여과 깊이 정보에 응답하여 상기 다수의 쉬프팅부 각각에 저장되는 상기 초기값을 활성화/비활성화하는 집적회로.
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