JP2012099761A - ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 65
- 229910052594 sapphire Inorganic materials 0.000 claims description 23
- 239000010980 sapphire Substances 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 7
- 238000009713 electroplating Methods 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 claims description 3
- 239000002184 metal Substances 0.000 abstract description 99
- 229910052751 metal Inorganic materials 0.000 abstract description 99
- 230000015572 biosynthetic process Effects 0.000 abstract description 19
- 230000006872 improvement Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 9
- 230000005855 radiation Effects 0.000 abstract description 2
- 230000017525 heat dissipation Effects 0.000 description 26
- 238000001312 dry etching Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 5
- 229910002601 GaN Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000007850 degeneration Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017050 AsF3 Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- JCMGUODNZMETBM-UHFFFAOYSA-N arsenic trifluoride Chemical compound F[As](F)F JCMGUODNZMETBM-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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Abstract
【課題】内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホール構造を、ビアホール形成のための半導体基板へのエッチングの回数を少なくしつつ製造することのできるビアホールの製造方法およびビアホールを有する半導体素子の製造方法を提供する。
【解決手段】メタルマスク８は、メタルマスク１０の開口２３により露出させられた部分８ａを有する。メタルマスク１０は、メタルマスク８よりも厚く形成する。メタルマスク１０の厚さは、開口２３内のエッチングが半導体デバイス形成層４にほぼ到達すると同時に、開口２２のエッチングがソース電極１に到達する厚さに設定する。
【選択図】図２
【解決手段】メタルマスク８は、メタルマスク１０の開口２３により露出させられた部分８ａを有する。メタルマスク１０は、メタルマスク８よりも厚く形成する。メタルマスク１０の厚さは、開口２３内のエッチングが半導体デバイス形成層４にほぼ到達すると同時に、開口２２のエッチングがソース電極１に到達する厚さに設定する。
【選択図】図２
Description
この発明は、ビアホールの製造方法およびビアホールを有する半導体素子の製造方法に関する。
ビアホール（Via Hole）構造は、一般的に、半導体基板の表面電極と裏面との間のコンタクトを取るために、半導体基板の裏面からエッチングによって開口（溝）を形成し、当該溝内に金属層を被覆させることにより形成される。このような構成により、ワイヤボンディング構造を省略し、ソースインダクタンスの低減ひいては高性能化（高周波特性の向上）を達成することができる。
ビアホール構造は、表面のソース電極あるいはその受けメタルとのコンタクトを取ることを第一の目的としている。このため、通常、ビアホールの溝の内壁に沿って、数ｕｍ程度の金属をメッキによって形成することによって、コンタクトを確保することができる。一般には、ビアホール構造は一段の溝として形成される。また、ビアホール内部に金属を埋め込むことは必ずしも求められない。
半導体デバイスの放熱性が、半導体デバイスの性能に影響を与える場合がある。具体的には、例えば、ビアホール構造が採用されるＨＥＭＴやＭＭＩＣなどの半導体デバイスには、大出力を要求される用途が多数ある。この用途では、半導体のチャネル温度の上限が主に出力の最大値を決めるため、出力の最大値を大きくするためには放熱性向上が重要な事項となる。
上述したように、ビアホール構造は表面の電極とのコンタクトを取ることが第一目的であるため、ビアホール内壁を這わせる程度の金属膜を形成することが普通である。一方、ビアホール構造の内部に金属を埋め込むことによって、埋め込まれた金属の熱伝導性を利用することが可能である。そこで、ビアホール内部への金属の埋め込みを積極的に行うことによって、放熱性を向上させる手法が考えられる。
しかしながら、一段の溝からなるビアホール構造においては、垂直加工を行った場合に、そのビアホール開口面積が表面の電極の面積によって決定されてしまう。一段の溝からなるビアホール構造を前提にするかぎり、表面の電極の大きさを超えるビアホール開口を設けることはできないからである。このような事情から、一段の溝からなるビアホール構造では金属の充填量が制限されてしまい、ビアホール構造への金属埋め込みが放熱性改善に寄与する効果は限定的なものとなる。
そこで、コンタクト用の一段目の溝とその一段目の溝よりも大きな径を有する二段目の溝とを含む複数段の溝からなるビアホール構造を形成する手法が考えられる。これにより、表面の電極とのコンタクトに支障を生ずることなく、金属の埋め込み量を増大させることができる。このような複数段のビアホール構造により、放熱性を向上させたビアホール構造を得ることができる。
この点に関して、特開昭６３−１５５６７３号公報には、半導体基板にその断面形状が階段状であるビアホール構造を形成し当該ビアホール内部に金属を充填する構成が記載されている。また、特開平６−３２６０６４号公報には、ビアホール内に金属を埋め込む趣旨ではないが、ステップカバレッジの確保の観点から複数の段差を持つ断面形状のビアホール（バイアホール）形成するための技術が記載されている。但し、これらの公報には、前述した放熱性向上に関する記載はない。
コンタクト用の一段目の溝と、その一段目の溝よりも大きな径を有する二段目の溝とを含む複数段の溝からなるビアホール構造を形成しようとする場合、その複数の段差をどのようにして形成するかが懸念事項となる。例えば１単位のエッチング工程を単純に繰り返すことによってそのような複数の段差を形成しようとすると、段差の数に比例して工程数の増大ひいては製造時間の増大を招いてしまう。実際上の製品の製造段階を考慮すると、工程数や処理時間などの増大を抑制しつつ上述の複数段のビアホール構造を製造することのできる製造方法の提供が求められる。
この発明は、上記のような課題を解決するためになされたもので、内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホール構造を、工程数または処理時間の増大を抑制しつつ製造することのできるビアホールの製造方法およびビアホールを有する半導体素子の製造方法を提供することを目的とする。
第１の発明は、上記の目的を達成するため、ビアホールの製造方法であって、
表面に電極が設けられた半導体基板の裏面にマスクを設けるマスク準備工程と、
前記マスクを用いて前記半導体基板の前記裏面をエッチングすることによりビアホール用開口を形成するエッチング工程と、
前記ビアホール用開口に、熱伝導性を有する導電性材料を埋め込むことによりビアホールを形成する埋め込み工程と、
を備え、
前記マスクは、前記半導体基板の前記裏面における前記電極と対向する位置を露出させる第１開口を備えた第１マスク層と、前記第１マスク層上に設けられ前記第１開口よりも大きくかつ前記第１マスク層の一部を露出させる第２開口を備えた第２マスク層と、を有し、
前記第１マスク層は、前記第１マスク層における前記第２開口から露出した露出部が前記エッチング工程のエッチングにより除去されたときに前記第１開口内の前記半導体基板が所定深さまでエッチングされる厚さを有し、
前記所定深さは、前記エッチング工程のエッチングを進行させたとき、前記第２開口内のエッチングの進行が所定の厚さの半導体層を残した段階で前記第１開口内のエッチングの進行が前記電極の表面に到達する深さであることを特徴とする。
表面に電極が設けられた半導体基板の裏面にマスクを設けるマスク準備工程と、
前記マスクを用いて前記半導体基板の前記裏面をエッチングすることによりビアホール用開口を形成するエッチング工程と、
前記ビアホール用開口に、熱伝導性を有する導電性材料を埋め込むことによりビアホールを形成する埋め込み工程と、
を備え、
前記マスクは、前記半導体基板の前記裏面における前記電極と対向する位置を露出させる第１開口を備えた第１マスク層と、前記第１マスク層上に設けられ前記第１開口よりも大きくかつ前記第１マスク層の一部を露出させる第２開口を備えた第２マスク層と、を有し、
前記第１マスク層は、前記第１マスク層における前記第２開口から露出した露出部が前記エッチング工程のエッチングにより除去されたときに前記第１開口内の前記半導体基板が所定深さまでエッチングされる厚さを有し、
前記所定深さは、前記エッチング工程のエッチングを進行させたとき、前記第２開口内のエッチングの進行が所定の厚さの半導体層を残した段階で前記第１開口内のエッチングの進行が前記電極の表面に到達する深さであることを特徴とする。
第２の発明は、上記の目的を達成するため、ビアホールを有する半導体素子の製造方法であって、
半導体素子が形成された半導体基板を準備する工程と、
上記第１の発明にかかるビアホールの製造方法を用いて、前記半導体基板に対して、前記半導体素子と前記半導体基板の裏面との間を接続するビアホールを形成する工程と、
を備えることを特徴とする。
半導体素子が形成された半導体基板を準備する工程と、
上記第１の発明にかかるビアホールの製造方法を用いて、前記半導体基板に対して、前記半導体素子と前記半導体基板の裏面との間を接続するビアホールを形成する工程と、
を備えることを特徴とする。
第１の発明によれば、上記マスクを用いてエッチングを進めていくことで半導体基板に対する複数段のエッチングを一括して行うことができる。その結果、内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホールを、工程数または処理時間の増大を抑制しつつ製造することができる。
第２の発明によれば、埋め込まれる導電性材料を増量させて放熱性を高めたビアホールを有することにより放熱性が改善された半導体素子を、工程数または処理時間の増大を抑制しつつ製造することができる。
実施の形態．
［実施の形態にかかるビアホールの構成］
図１は、本発明の実施の形態にかかるビアホールの製造方法により製造されたビアホールの構造を示す断面図である。図１には、高放熱性金属を充填した半導体素子のソース電極部の断面が示されている。図１に示す半導体断面構造図には、ソース電極１と、ソースコンタクト用の一段目のビアホール凹部４２と、二段目のビアホール凹部４３と、半導体デバイス形成層４（本実施形態ではエピタキシャル成長層）と、サファイア基板５と、半田コンタクト部６と、埋込層７と、この埋込層７の材料である金属（Ａｕ）を電界メッキさせるための給電層１１とが示されている。
［実施の形態にかかるビアホールの構成］
図１は、本発明の実施の形態にかかるビアホールの製造方法により製造されたビアホールの構造を示す断面図である。図１には、高放熱性金属を充填した半導体素子のソース電極部の断面が示されている。図１に示す半導体断面構造図には、ソース電極１と、ソースコンタクト用の一段目のビアホール凹部４２と、二段目のビアホール凹部４３と、半導体デバイス形成層４（本実施形態ではエピタキシャル成長層）と、サファイア基板５と、半田コンタクト部６と、埋込層７と、この埋込層７の材料である金属（Ａｕ）を電界メッキさせるための給電層１１とが示されている。
ビアホール凹部４２およびビアホール凹部４３は、二段階の大きさ（直径）を有する階段状の溝を形成している。この階段状の溝内に埋込層７が充填されることによって、サファイア基板５の裏面とソース電極１とを接続するための１つのビアホールが形成されている。ビアホール凹部４２は、その幅がソース電極１よりも狭いパターン幅を有している。これにより、他の部位との予期せぬコンタクトを抑制することができる。ビアホール凹部４３の幅（つまりサファイア基板５を貫通する方向に見た開口断面積）は、ビアホール凹部４２の幅よりも広い。
このようにこの二段目のビアホール凹部４３を素子に設け、そこに埋込層７を充填する構造とすることで、素子の熱伝導率（＝放熱性）を大きく改善することができる。
すなわち、通常のビアホール形成の目的は表面のソース電極１とのコンタクトをとることが主たる目的であり、その目的を果たすだけならビアホール凹部４２だけの形成でも足りる。しかし、その場合はソース電極１の径にビアホール径が制限されることになり、放熱を促す埋込層７を十分充填することができない。ビアホール凹部４２だけの形成では、放熱性の改善を得ることまで視野に入れた場合には、得られる放熱性改善効果が限定的になってしまう。具体的には、例えば、一段目のビアホール凹部４２を円形のパターンとし、直径を２０ｕｍとし、かつ面内に１００個設け、サファイア基板５（熱伝導率３５Ｗ・ｍ−１・Ｋ−１）と半導体デバイス形成層（エピタキシャル成長層）の厚さの和を１００ｕｍ、半導体素子全体の体積を０．１ｍｍ２とした場合、ビアホールに金属を充填した時のデバイス全体積に占める埋込層７（熱伝導率を３２０Ｗ・ｍ−１・Ｋ−１）の充填量は約３．１％となり、その平均の熱伝導率は４３．５Ｗ・ｍ−１・Ｋ−１となる。これは、サファイア基板単体のときに比べて約１．２５倍の改善にとどまる。
これに対して、さらに二段目のビアホール凹部を設け、その直径を６０ｕｍとした場合には、埋込層７の充填率を２８％程度にまで高めることができる。従って、二段目のビアホール凹部を設けることによって、その平均の熱伝導率は１１１Ｗ・ｍ−１・Ｋ−１と約３倍と大きく改善することができる。
［実施の形態にかかる製造方法］
図２乃至図７は、本発明の実施の形態にかかるビアホールの製造方法およびビアホールを有する半導体素子の製造方法の製造方法を説明するための図である。
図２乃至図７は、本発明の実施の形態にかかるビアホールの製造方法およびビアホールを有する半導体素子の製造方法の製造方法を説明するための図である。
本実施形態では、まず、図２に示すように、サファイア基板５側に、メタルマスク８、給電層９、メタルマスク１０を形成した構造を作製する。メタルマスク８は、一段目のビアホール形成用のマスクである。メタルマスク１０は、二段目のビアホール形成用のマスクである。給電層９は、本実施形態ではＡｕ／Ｔｉを用いる。
本実施形態では、メタルマスク８、９は、ニッケル（Ｎｉ）を用いて形成する。メタルマスク８は、サファイア基板５の一部を露出させる開口２２を有している。この開口２２を介した露出部分は、ソース電極１とコンタクトを取るべき位置と対向する位置にある。メタルマスク８は、メタルマスク１０の開口２３により露出させられた部分８ａを有する。
メタルマスク１０は、メタルマスク８よりも厚く形成する。本実施形態では、すなわち、メタルマスク１０の厚さは、開口２３内（より厳密には、開口２３の内側であってかつ開口２２の外側）のエッチングが半導体デバイス形成層４にほぼ到達すると同時に、開口２２のエッチングがソース電極１に到達する厚さに設定する。
次に、図２の構成に対してドライエッチングを開始する。本実施形態では、ＦやＣｌを含んだエッチングガスを用いてエッチングを行うものとする。
図３は、図２の構成に対してドライエッチングを行ったときの途中工程を示す図である。図２の構成に対してドライエッチングが進むと、まずメタルマスク８の部分８ａがエッチングにより消滅するまでビアホール凹部４２が先行して形成され、開口２２に対応する形状の溝３２がサファイア基板５に形成されている。
図４は、図３の状態から更にエッチングを進行させた後の状態を示す図である。図３の状態からドライエッチングが進むことで、メタルマスク１０の開口２３内にエッチングが行われていく。その結果、サファイア基板５の露出部位が均等にエッチングされていき、ビアホール凹部４３およびビアホール凹部４２が形成される。その結果、図２以降に開始した１回のエッチングで、最終的に図４の状態に到達することができる。
続いて、メタルマスク８、Ｔｉ／Ａｕ給電層９、メタルマスク１０をウェットエッチングにより除去する。
図５は、上記のウェットエッチング後の状態を示す図である。この時点で、二段のビアホール構造が形成されている。
次に、図５の状態に対して、給電層１１をスパッタで形成する。
図６は、給電層１１の形成後の状態である。これに対してさらに電界メッキを用いることで金属（Ａｕ）を埋め込む。
図７は、埋込層７の埋め込みが完了した後の状態を示す図である。
以上の工程により、実施の形態にかかるビアホールを形成することができる。また、このビアホールによりソース電極１に関する電気的接続が完了することで、ソース電極１を含む半導体素子が完成する。これ以降、各種後工程が進められて最終的には製品（パッケージ）が完成する。
（マスクの形成工程）
図９乃至１６は、本発明の実施の形態にかかるビアホールの製造方法で利用されるマスクの形成工程を示す図であり、具体的には、上述した図２の構成を準備するための工程を示す図である。以下の工程（１）乃至（８）を行うことにより、図２に示した構成を準備する。
（１）図９に示すように、転写によって一段目のビアホールのパターンをレジスト１００で形成する。
（２）次に、図１０に示すように、Ｎｉをスパッタあるいは蒸着することにより、一段目のメタルマスク８を形成する。
（３）次に、リフトオフを行うことにより、上記（１）で形成したレジスト１００を除去し、一段目のビアホールのパターンを形成する。これにより、図１１に示すように、メタルマスク８の開口２２が形成される。
（４）次に、図１２に示すように、給電層９を形成する。本実施形態では、Ａｕ／Ｔｉをスパッタあるいは蒸着することにより給電層９を形成する。給電層９は、上部のマスクを無電解または電界メッキにより形成する場合の給電層として利用する。
（５）次に、図１３に示すように、転写によって二段目のビアホールのパターンをレジスト１０６で形成する。
（６）次に、図１４に示すように、無電解または電界メッキにより、厚膜の二段目のＮｉよりなるメタルマスク１０を形成する。
（７）次に、リフトオフを行うことにより、上記（５）で形成したレジスト１０６を除去して、二段目のビアホールパターンを形成する。その結果、図１５に示すように、メタルマスク１０に開口２３が形成される。
（８）次に、イオンミリング（または他のドライエッチング手法）によって二段目のビアホールパターン部の給電層９を除去する。その結果、図１６の状態となり、図２の構成の準備が完了する。
図９乃至１６は、本発明の実施の形態にかかるビアホールの製造方法で利用されるマスクの形成工程を示す図であり、具体的には、上述した図２の構成を準備するための工程を示す図である。以下の工程（１）乃至（８）を行うことにより、図２に示した構成を準備する。
（１）図９に示すように、転写によって一段目のビアホールのパターンをレジスト１００で形成する。
（２）次に、図１０に示すように、Ｎｉをスパッタあるいは蒸着することにより、一段目のメタルマスク８を形成する。
（３）次に、リフトオフを行うことにより、上記（１）で形成したレジスト１００を除去し、一段目のビアホールのパターンを形成する。これにより、図１１に示すように、メタルマスク８の開口２２が形成される。
（４）次に、図１２に示すように、給電層９を形成する。本実施形態では、Ａｕ／Ｔｉをスパッタあるいは蒸着することにより給電層９を形成する。給電層９は、上部のマスクを無電解または電界メッキにより形成する場合の給電層として利用する。
（５）次に、図１３に示すように、転写によって二段目のビアホールのパターンをレジスト１０６で形成する。
（６）次に、図１４に示すように、無電解または電界メッキにより、厚膜の二段目のＮｉよりなるメタルマスク１０を形成する。
（７）次に、リフトオフを行うことにより、上記（５）で形成したレジスト１０６を除去して、二段目のビアホールパターンを形成する。その結果、図１５に示すように、メタルマスク１０に開口２３が形成される。
（８）次に、イオンミリング（または他のドライエッチング手法）によって二段目のビアホールパターン部の給電層９を除去する。その結果、図１６の状態となり、図２の構成の準備が完了する。
（マスクの設計方法）
図１７および図１８は、本発明の実施の形態にかかるマスクの厚さの決定方法を説明するための図である。本実施形態では、下記のようにして、メタルマスク８およびメタルマスク１０の厚さを設計する。メタルマスク８、１０の厚さは、それぞれの層の選択比を知ることにより決定することができる。具体的方法としては、定量的に実験事実に基づいて決定する。ここでは、例として、一段目のビアホールの深さを実現するためのメタルマスク８の厚さを決定する方法を説明する。
１．図１７に示すように、対象の被エッチング基板２０５（ここではサファイアとする）上にレートチェック用膜２０２を成膜する。例としてＮｉを用いる。成膜方法は問わないが、実際の場合と同方法が望ましい。
２．実際にエッチングして、レートチェックを実施する。エッチング基板の前後の膜厚を測定することにより、その前後の膜厚の差を求める。
３．次にサファイア基板２０５をエッチングし、レートチェックを実施する。
４．以下の式により膜の選択比を導出する。
５．上記の手順で求めた膜選択比に基づいて、図１８に示す寸法である「エッチングしたい深さｄ１」に応じて、１段目のＮｉ膜厚であるメタルマスク８の膜厚（便宜上「Ｈ１」と称す）を以下の式により決定する。
なお、二段目以降についても上記手順を用いて膜厚を決定すればよい。
図１７および図１８は、本発明の実施の形態にかかるマスクの厚さの決定方法を説明するための図である。本実施形態では、下記のようにして、メタルマスク８およびメタルマスク１０の厚さを設計する。メタルマスク８、１０の厚さは、それぞれの層の選択比を知ることにより決定することができる。具体的方法としては、定量的に実験事実に基づいて決定する。ここでは、例として、一段目のビアホールの深さを実現するためのメタルマスク８の厚さを決定する方法を説明する。
１．図１７に示すように、対象の被エッチング基板２０５（ここではサファイアとする）上にレートチェック用膜２０２を成膜する。例としてＮｉを用いる。成膜方法は問わないが、実際の場合と同方法が望ましい。
２．実際にエッチングして、レートチェックを実施する。エッチング基板の前後の膜厚を測定することにより、その前後の膜厚の差を求める。
３．次にサファイア基板２０５をエッチングし、レートチェックを実施する。
４．以下の式により膜の選択比を導出する。
なお、本実施形態においては、メタルマスク１０をメタルマスク８よりも厚くしている。その理由には、下記の３つが含まれる。
理由の１つとしては、ソース電極１が削られてしまうことを抑制するためである。但し、ソース電極１がすべて削られてしまった場合には導通の障害になるが、ソース電極１を貫通しない程度であればソース電極１が削られることをある程度は許容できる。
他の理由としては、メタルマスク１０でマスクされている領域は削れてはいけない領域（パターン形成上加工されてはいけない領域）だからという点もある。
また、メタルマスク１０の下層の給電層９は本実施形態ではＡｕ／Ｔｉである。これがエッチングされた場合にドライエッチャーの予期せぬ汚染を招くことが懸念されるからという理由もある。
理由の１つとしては、ソース電極１が削られてしまうことを抑制するためである。但し、ソース電極１がすべて削られてしまった場合には導通の障害になるが、ソース電極１を貫通しない程度であればソース電極１が削られることをある程度は許容できる。
他の理由としては、メタルマスク１０でマスクされている領域は削れてはいけない領域（パターン形成上加工されてはいけない領域）だからという点もある。
また、メタルマスク１０の下層の給電層９は本実施形態ではＡｕ／Ｔｉである。これがエッチングされた場合にドライエッチャーの予期せぬ汚染を招くことが懸念されるからという理由もある。
なお、三段以上のビアホールを作成するに当たっては、本発明にかかる上記の手法をさらに１回追加して行えばよい。つまり、前述の方法で膜厚を決定する手順を必要な段数分繰り返すことによって所望の段数用のマスクを作製する。そのマスクに対して、上記実施の形態で述べたように１回のエッチングで多段のビアホール用開口を形成し、金属等の埋め込みを行ってビアホールを完成させればよい。
以上の説明した製造方法によれば、実施の形態にかかるビアホールを形成することができる。また、このビアホールによりソース電極１に関する電気的接続が完了することで、ソース電極１を含む半導体素子が完成する。これ以降、各種後工程が進められて最終的には製品（パッケージ）が完成する。
メタルマスク８、１０の部分と第２マスク層とに順次エッチングを進めていくことで、半導体基板に対して複数段のエッチングを共通に進めることができる。その結果、内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホールを、ビアホール形成のための半導体基板へのエッチングの回数を少なくしつつ製造することができる。
ビアホール凹部４３を素子構造に採用することで、一段のビアホール凹部４２だけをもつ素子のように表面の電極の面積に左右されることなく金属をビアホール内に埋め込むことができる。これにより、放熱性を大幅に改善することができ、例えば高放熱性が要求されるハイパワーデバイスで出力電力を向上させることができる。
ビアホール凹部４３を素子構造に採用することで、一段のビアホール凹部４２だけをもつ素子のように表面の電極の面積に左右されることなく金属をビアホール内に埋め込むことができる。これにより、放熱性を大幅に改善することができ、例えば高放熱性が要求されるハイパワーデバイスで出力電力を向上させることができる。
なお、例えば二段のビアホールを形成する場合に考えられる方法として、特開平６−３２６０６４号公報に記載された手法も考えられる。当該公報は、一段目をメタルマスクにより加工し、二段目以降を絶縁膜でビアホール幅を縮小しエッチングする方法を開示している。しかしながら、この場合はエッチング回数がビアホールの段数に応じて比例的に増加し、これに伴う絶縁膜形成も煩雑である。
一方、本実施形態によれば、二段以上のビアホールを採用した半導体素子の構造を一回のドライエッチングにより一括形成できるため、段数によらず１回のみエッチングで目的の多段ビアホールを形成することができる。これにより、例えば給電層１１を形成する際にステップカバレッジを改善のため表面近傍で多段のステップを形成する場合に、加工工程の工程数および処理時間を増大させること無く対応が可能という有利な効果を得ることができる。つまり、本実施形態によれば、溝の段数を増大させてもエッチング回数の増大を防ぐことができるという本実施形態にかかる製造方法の利点を活かし、給電層１１を形成する際のステップカバレッジ改善のため三段階以上の多段の溝を形成する場合にも、加工工程数増大や処理時間増大を抑制することができる。
一方、本実施形態によれば、二段以上のビアホールを採用した半導体素子の構造を一回のドライエッチングにより一括形成できるため、段数によらず１回のみエッチングで目的の多段ビアホールを形成することができる。これにより、例えば給電層１１を形成する際にステップカバレッジを改善のため表面近傍で多段のステップを形成する場合に、加工工程の工程数および処理時間を増大させること無く対応が可能という有利な効果を得ることができる。つまり、本実施形態によれば、溝の段数を増大させてもエッチング回数の増大を防ぐことができるという本実施形態にかかる製造方法の利点を活かし、給電層１１を形成する際のステップカバレッジ改善のため三段階以上の多段の溝を形成する場合にも、加工工程数増大や処理時間増大を抑制することができる。
なお、上述した実施の形態では、ソース電極１が、前記第１の発明における「電極」に、サファイア基板５が、前記第１の発明における「半導体基板」に、メタルマスク８およびメタルマスク１０が、前記第１の発明における「マスク」に、ビアホール凹部４２およびビアホール凹部４３を含む開口が、前記第１の発明における「ビアホール用開口」に、埋込層７が、前記第１の発明における「熱伝導性を有する導電性材料」に、それぞれ相当している。
また、上述した実施の形態では、メタルマスク８が、前記第１の発明における「第１マスク層」に、メタルマスク１０が、前記第１の発明における「第２マスク層」に、開口２２が、前記第１の発明における「第１開口」に、開口２３が、前記第１の発明における「第２開口」に、部分８ａが、前記第１の発明における「露出部」、厚さＨ１が、前記第１の発明における「厚さ」に、深さｄ１が、前記第１の発明における「所定深さ」に、それぞれ相当している。
また、上述した実施の形態では、メタルマスク８が、前記第１の発明における「第１マスク層」に、メタルマスク１０が、前記第１の発明における「第２マスク層」に、開口２２が、前記第１の発明における「第１開口」に、開口２３が、前記第１の発明における「第２開口」に、部分８ａが、前記第１の発明における「露出部」、厚さＨ１が、前記第１の発明における「厚さ」に、深さｄ１が、前記第１の発明における「所定深さ」に、それぞれ相当している。
［実施の形態の変形例］
図８は、本発明の実施の形態の変形例を示す図である。実施の形態では二段のビアホール構造について言及しているが、メタルマスク８、給電層９、メタルマスク１０のそれぞれの関係を、図８の二段目のメタルマスク１０と三段目のメタルマスク１３にも適用することで、三段のビアホール形成が可能なマスクを形成することできる。この場合にはドライエッチングにより部分８ａが消失し、その後、部分１０ａが消失する。その状態からさらにドライエッチングが進むことによって、三段のビアホールを形成することができる。これと同様に、四段、五段・・・ｎ段とさらに段数を拡張することも可能である。その場合も、埋込層７の埋め込みよって、実施の形態に示す二段ビアホールと同様に、放熱性の改善効果を得ることができる。
図８は、本発明の実施の形態の変形例を示す図である。実施の形態では二段のビアホール構造について言及しているが、メタルマスク８、給電層９、メタルマスク１０のそれぞれの関係を、図８の二段目のメタルマスク１０と三段目のメタルマスク１３にも適用することで、三段のビアホール形成が可能なマスクを形成することできる。この場合にはドライエッチングにより部分８ａが消失し、その後、部分１０ａが消失する。その状態からさらにドライエッチングが進むことによって、三段のビアホールを形成することができる。これと同様に、四段、五段・・・ｎ段とさらに段数を拡張することも可能である。その場合も、埋込層７の埋め込みよって、実施の形態に示す二段ビアホールと同様に、放熱性の改善効果を得ることができる。
なお、上述した実施の形態によれば、半導体デバイス形成用の半導体層の直前において、二段目のビアホール構造の深さを留めることができる。これにより、半導体デバイス形成用の半導体層を削らない範囲内で、金属充填用のビアホール構造部分を最大限に深く形成できる。つまり、上述した実施の形態では、ビアホール凹部４３はエピタキシャル層４の直前までエッチングされ、可能な限り多くの埋込層７を充填して最大限の放熱性が得られるように設定されている。しかしながら、本発明はこれにかぎられるものではない。半導体デバイス形成用の半導体層のある程度手前において、いわば安全マージンを取って、二段目のビアホール構造の深さを留めてもよい。これにより、半導体デバイス形成用の半導体層が削れることを確実に抑制しても良い。つまり、放熱性を多少犠牲にしてもよいならば、ビアホール凹部４３をエピタキシャル層４の手前であるサファイア基板部５の途中で止めてもよい。この場合でも、埋込層７の充填による放熱性の改善効果を得ることができる。
なお、上述した実施の形態にかかるメタルマスク８とメタルマスク１０に代えて、Ｎｉ以外の金属例えばＣｒやＡｌを用いたマスクを用いてもよい。また、それらのマスクは同じ金属に限られず、メタルマスク８とメタルマスク１０に相当する２つのマスクは、別々の金属（異種金属を組み合わせ）で作成されてもよい。
異種金属の場合は、必ずしもメタルマスク８よりもメタルマスク１０を厚くしなくともよい。この場合に膜の厚さの決定方法としてエッチング対象基板（実施の形態ではサファイア基板５）とマスクとのエッチング選択比を使い、「（メタルマスク８のエッチング選択比×膜厚）＜（メタルマスク１０のエッチング選択比×膜厚）」という関係を満たすように決定すればよい。
異種金属の場合は、必ずしもメタルマスク８よりもメタルマスク１０を厚くしなくともよい。この場合に膜の厚さの決定方法としてエッチング対象基板（実施の形態ではサファイア基板５）とマスクとのエッチング選択比を使い、「（メタルマスク８のエッチング選択比×膜厚）＜（メタルマスク１０のエッチング選択比×膜厚）」という関係を満たすように決定すればよい。
上述した実施の形態におけるソース電極１は、いわゆる「受けメタル」であってもよい。受けメタルとは、ビアホールとの直接のコンタクトに用いられ、他の位置にあるソース電極本体とビアホールとを介在するための電極を意味する。すなわち、ビアホール構造としては、ソース電極直下に直接形成するＩＳＶ（Individual Source Viahole）構造と、ビアホールを「受けメタル」の直下に形成しそこからエアブリッジ電極によって個々のソース電極につなぐ構造の、２種類の構造が存在する。この２種類の構造のうち、後者のエアブリッジ電極で接続をとる構造の場合には、図１におけるソース電極１の位置には厳密にいうとソース電極本体ではなく「受けメタル」が存在する。しかしながら、電気的に見た場合、受けメタルはソース電極と接続するから本質的にはソース電極と同視してよく、上述した実施の形態におけるソース電極１が受けメタルに置換されてもよい。
なお、上述した実施の形態では、ソース電極１に対するコンタクトのためのビアホール構造を説明したが。本発明はこれに限られるものではない。半導体基板の表面に備えられた電極（受けメタルも含む）に対してコンタクトを取る構造であれば、ソース電極とのコンタクト接続に限られず、本発明を適用することができる。
また、上記の実施の形態は、ＭＭＩＣ（Monolithic Microwave Integrated Circuit、モノリシックマイクロ波集積回路）やＨＥＭＴ（High Electron Mobility Transistor、高電子移動度トランジスタ）といった高周波デバイス、各種の半導体能動素子その他の半導体素子で用いるためのビアホール構造を製造する際に利用することができる。ビアホール構造が採用されるＨＥＭＴやＭＭＩＣなどの半導体デバイスには、大出力を要求される用途が多数ある。この用途では、半導体のチャネル温度の上限が主に出力の最大値を決める。従って、出力の最大値を大きくするためには、放熱性向上が重要な事項となる。この点、上述した実施の形態にかかるビアホール構造によれば、ソースインダクタンスの低減ひいては高性能化（高周波特性の向上）とともに、高い放熱性による半導体デバイス特性の改善をも達成することができる。
上述した実施の形態において、半田コンタクト部６は、高放熱金属（Ａｕ）である埋込層７を電界メッキで形成する際に同時形成される。この形成は、他にも無電解メッキ、スパッタ、あるいは蒸着によって行っても良い。
上述した実施の形態においては、半導体基板としてサファイア基板５を用いた。しかしながら本発明はこれに限られるものでない。サファイア基板５の他にも、選択される半導体基板材料として、ＧａＮ、ＳｉＣあるいはＳｉを用いても良い。
なお、半導体基板の材料として、熱伝導率が２００Ｗ／ｍ・Ｋ以下および難エッチング性の少なくとも一方の特性を有する、ＧａＮ、ＳｉＣ、Ｓｉまたはサファイアを用いてもよい。
「熱伝導率が２００Ｗ／ｍ・Ｋ以下」という数値は、熱伝導率の観点からビアホールへの使用が想定される金属Ｃｕ、Ａｇ、Ａｕの熱伝導率が概ね３６０〜４２０Ｗ／ｍ・Ｋであり、実施の形態に示している二段ビアホール構造で充填率２８％程度の場合を想定したときに、概ね３０％程度の熱伝導率の改善が得られる値を基準としているからである。これ以上の熱伝導率を持つ半導体基板の場合には、改善効果が薄いにもかかわらずＡｇ、Ａｕなどの埋め込みを行うコストが高くなってしまうため、メリットが小さい。
「難エッチング性」とは、ドライエッチングにおいて物理反応が主体となり、エッチングレートが通常のドライ加工において概ね０．１〜１ｕｍ／ｍｉｎになるような材料をいう。例としてはＳｉＣとサファイアがそれに該当し、Ｃｌ系やＦ系のガスで処理した場合にエッチングレートが極端に落ち込むような材料をいうものとする。一般的に沸点が１０００℃以上など高温の物質ほど難エッチング材料となりやすい。
なお、半導体基板の材料として、熱伝導率が２００Ｗ／ｍ・Ｋ以下および難エッチング性の少なくとも一方の特性を有する、ＧａＮ、ＳｉＣ、Ｓｉまたはサファイアを用いてもよい。
「熱伝導率が２００Ｗ／ｍ・Ｋ以下」という数値は、熱伝導率の観点からビアホールへの使用が想定される金属Ｃｕ、Ａｇ、Ａｕの熱伝導率が概ね３６０〜４２０Ｗ／ｍ・Ｋであり、実施の形態に示している二段ビアホール構造で充填率２８％程度の場合を想定したときに、概ね３０％程度の熱伝導率の改善が得られる値を基準としているからである。これ以上の熱伝導率を持つ半導体基板の場合には、改善効果が薄いにもかかわらずＡｇ、Ａｕなどの埋め込みを行うコストが高くなってしまうため、メリットが小さい。
「難エッチング性」とは、ドライエッチングにおいて物理反応が主体となり、エッチングレートが通常のドライ加工において概ね０．１〜１ｕｍ／ｍｉｎになるような材料をいう。例としてはＳｉＣとサファイアがそれに該当し、Ｃｌ系やＦ系のガスで処理した場合にエッチングレートが極端に落ち込むような材料をいうものとする。一般的に沸点が１０００℃以上など高温の物質ほど難エッチング材料となりやすい。
なお、半導体層あるいは半導体デバイス形成層として、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成された半導体素子（例えばトランジスタ、スイッチング素子、ダイオード素子など）は、耐電圧性が高く、許容電流密度も高いため、半導体素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。
なお、垂直でなく順テーパ加工により、ソース電極の開口径はそのままで基板側開口径を広げることで金属の充填量を増加させるという手法も考えられる。この順テーパ加工に、レジストマスクで用いられるようなマスクの熱縮退を利用する手法が考えられる。
しかしながら、例えば、難エッチング材料、ＧａＮ、ＳｉＣ、サファイアなどの半導体材料については、ドライエッチング加工にメタルマスクが多用される。このメタルマスクでは、レジストマスクとは異なり、マスクの熱縮退を利用した容易な順テーパ加工の実現が難しいという事情がある。
そうすると、これらＧａＮ、ＳｉＣ、サファイアなどのドライエッチング加工にあたっては、多段構造のビアホールを形成するという手法を採用せざるを得ず、工程数や処理時間などの増大を抑制しつつ複数段のビアホール構造を製造するための製造方法の必要性が高い。この点、上述した実施の形態は、上記のように難エッチング材料を半導体基板に用いかつドライエッチング加工にメタルマスクを使用する場面において有用な製造方法を提供することができる。
しかしながら、例えば、難エッチング材料、ＧａＮ、ＳｉＣ、サファイアなどの半導体材料については、ドライエッチング加工にメタルマスクが多用される。このメタルマスクでは、レジストマスクとは異なり、マスクの熱縮退を利用した容易な順テーパ加工の実現が難しいという事情がある。
そうすると、これらＧａＮ、ＳｉＣ、サファイアなどのドライエッチング加工にあたっては、多段構造のビアホールを形成するという手法を採用せざるを得ず、工程数や処理時間などの増大を抑制しつつ複数段のビアホール構造を製造するための製造方法の必要性が高い。この点、上述した実施の形態は、上記のように難エッチング材料を半導体基板に用いかつドライエッチング加工にメタルマスクを使用する場面において有用な製造方法を提供することができる。
また、埋込層７には、Ａｕ以外の金属（高放熱金属として例えばＡｇ、Ｃｕなど）その他の導電性材料を用いてもよい。また、埋込層７の材料選定に当たっては、熱伝導率が常温で３００Ｗ／ｍ・Ｋであるかどうかを境界値としてもよい。この境界値３００Ｗ／ｍ・Ｋは、最大２００Ｗ／ｍ・Ｋ以下の半導体基板材料への適用を念頭においた場合、ある程度以上の放熱効果を奏するために必要だと想定される値である。また、Ａｕ、Ａｇ、Ｃｕは電界メッキで形成可能であり、熱伝導率が３６０Ｗ／ｍ・Ｋと高いためにこのように境界値を定めている。
なお、上述した実施の形態において「Ｆ、Ｃｌを含んだエッチングガス」を選択する理由は、一般的に、ＣｌやＦを含んだガスが、メタルマスクで高選択性を実現する不揮発性物質を生成することができるためである。ドライエッチングでは化学反応により常温以下（ＡｓＦ３の−５０℃など）で揮発する物質を生成しそれが脱離する反応があるため、高選択比を達成するためには常温で生成物が脱離しないマスク材が好ましい。例えばＮｉマスクの場合はＦ系のエッチングガスによりＮｉＦ２（揮発点１７６０度）のような不揮発性物質を生成する。つまり、メタルマスクの材料は、Ｆ系やＣｌ系のガスを用いてドライエッチングする際に不揮発性の物質を生成し、ハイパワープラズマ下においても基板材料に対して高い選択比をもつＮｉ、Ｃｒ、Ａｌを用いることが好ましい。
ただし、本発明はこれに限られるものではなく、必要に応じて他のエッチングガスを用いても良い。
ただし、本発明はこれに限られるものではなく、必要に応じて他のエッチングガスを用いても良い。
上述した実施の形態にかかる製造方法では、メタルマスクを用いている。これは、下記（１）および（２）の点を考慮したものである。
（１）アンテナ１０００Ｗのようなハイパワープラズマ化では、ＳｉＣなどの材料のエッチングが可能なレジスト材料が、実用レベルでは報告されていないという背景がある。「ハイパワープラズマ」とは、ここでは、ＩＣＰ方式に代表されるエッチング装置においてアンテナ電力１０００Ｗ以上を印加した場合を指している。
（２）二段以上のビアホールを形成する場合に、一段目のマスクが先に消失することを前提としている。段差を精度よく形成する場合には蒸着やスパッタなどの膜厚制御性に優れる方法を利用することが有用である。この点、メタルマスクはこれら蒸着やスパッタなどの膜厚制御性に優れる方法によりマスク形成が可能である。
（１）アンテナ１０００Ｗのようなハイパワープラズマ化では、ＳｉＣなどの材料のエッチングが可能なレジスト材料が、実用レベルでは報告されていないという背景がある。「ハイパワープラズマ」とは、ここでは、ＩＣＰ方式に代表されるエッチング装置においてアンテナ電力１０００Ｗ以上を印加した場合を指している。
（２）二段以上のビアホールを形成する場合に、一段目のマスクが先に消失することを前提としている。段差を精度よく形成する場合には蒸着やスパッタなどの膜厚制御性に優れる方法を利用することが有用である。この点、メタルマスクはこれら蒸着やスパッタなどの膜厚制御性に優れる方法によりマスク形成が可能である。
しかしながら、本発明はメタルマスクのみに限られるものではない。メタルマスク以外の材料として、たとえばＳｉＯやＳｉＮのような絶縁膜によるハードマスクでも、膜厚制御性や選択比を比較的高く維持することができる。従って、製造条件に応じて、（例えば、半導体基板材料としてＧａＡｓの場合）、これらの絶縁膜によるハードマスクを利用すれば良い。
１ ソース電極
４ 半導体デバイス形成層
５ サファイア基板
６ 半田コンタクト部
７ 埋込層
８ メタルマスク
８ａ 部分
９ 給電層
１０ メタルマスク
１０ａ 部分
１１ 給電層
１３ メタルマスク
２２ 開口
３２ 溝
４２ ビアホール凹部
４３ ビアホール凹部
１００ レジスト
１０６ レジスト
２０５ サファイア基板
４ 半導体デバイス形成層
５ サファイア基板
６ 半田コンタクト部
７ 埋込層
８ メタルマスク
８ａ 部分
９ 給電層
１０ メタルマスク
１０ａ 部分
１１ 給電層
１３ メタルマスク
２２ 開口
３２ 溝
４２ ビアホール凹部
４３ ビアホール凹部
１００ レジスト
１０６ レジスト
２０５ サファイア基板
Claims (9)
- 表面に電極が設けられた半導体基板の裏面にマスクを設けるマスク準備工程と、
前記マスクを用いて前記半導体基板の前記裏面をエッチングすることによりビアホール用開口を形成するエッチング工程と、
前記ビアホール用開口に、熱伝導性を有する導電性材料を埋め込むことによりビアホールを形成する埋め込み工程と、
を備え、
前記マスクは、前記半導体基板の前記裏面における前記電極と対向する位置を露出させる第１開口を備えた第１マスク層と、前記第１マスク層上に設けられ前記第１開口よりも大きくかつ前記第１マスク層の一部を露出させる第２開口を備えた第２マスク層と、を有し、
前記第１マスク層は、前記第１マスク層における前記第２開口から露出した露出部が前記エッチング工程のエッチングにより除去されたときに前記第１開口内の前記半導体基板が所定深さまでエッチングされる厚さを有し、
前記所定深さは、前記エッチング工程のエッチングを進行させたとき、前記第２開口内のエッチングの進行が所定の厚さの半導体層を残した段階で前記第１開口内のエッチングの進行が前記電極の表面に到達する深さであることを特徴とするビアホールの製造方法。 - 前記半導体基板は、前記表面に半導体デバイス形成用の半導体層を含み、
前記所定の厚さは、前記半導体層の厚さ以上の厚さであることを特徴とする請求項１に記載のビアホールの製造方法。 - 前記埋め込み工程は、
前記エッチング工程で形成されたビアホール形成用の前記開口の内壁に、給電層を形成する工程と、
前記給電層を用いて、電界メッキを用いることで、前記開口の内部に前記導電性材料を埋め込む工程と、
を含むことを特徴とする請求項１または２に記載のビアホールの製造方法。 - 前記半導体基板の材料として、熱伝導率が２００Ｗ／ｍ・Ｋ以下および難エッチング性の少なくとも一方の特性を有する材料を用いることを特徴とする請求項１乃至３のいずれか１項に記載のビアホールの製造方法。
- 前記半導体基板の材料は、ＧａＮ、ＳｉＣ、Ｓｉおよびサファイアからなる群から選択された１の材料であることを特徴とする請求項１乃至４のいずれか１項に記載のビアホールの製造方法。
- 前記導電性材料は、熱伝導率が常温で３００Ｗ／ｍ・Ｋ以上の材料であることを特徴とする請求項１乃至５のいずれか１項に記載のビアホールの製造方法。
- 半導体素子が形成された半導体基板を準備する工程と、
請求項１乃至６のいずれか１項に記載のビアホールの製造方法を用いて、前記半導体基板に対して、前記半導体素子と前記半導体基板の裏面との間を接続するビアホールを形成する工程と、
を備えることを特徴とする、ビアホールを有する半導体素子の製造方法。 - 前記半導体素子は、ＭＭＩＣまたはＨＥＭＴであることを特徴とする請求項７に記載のビアホールを有する半導体素子の製造方法。
- 前記半導体素子は、半導体のチャネル温度の上限に応じて出力の最大値が定まる半導体デバイスであることを特徴とすることを特徴とする請求項７または８に記載のビアホールを有する半導体素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010248451A JP5760394B2 (ja) | 2010-11-05 | 2010-11-05 | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
| TW100132034A TWI460783B (zh) | 2010-11-05 | 2011-09-06 | 貫孔之形成方法及具有貫孔之半導體元件的製造方法 |
| US13/227,577 US8455358B2 (en) | 2010-11-05 | 2011-09-08 | Method of manufacturing via hole in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010248451A JP5760394B2 (ja) | 2010-11-05 | 2010-11-05 | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012099761A true JP2012099761A (ja) | 2012-05-24 |
| JP5760394B2 JP5760394B2 (ja) | 2015-08-12 |
Family
ID=46020023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010248451A Active JP5760394B2 (ja) | 2010-11-05 | 2010-11-05 | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8455358B2 (ja) |
| JP (1) | JP5760394B2 (ja) |
| TW (1) | TWI460783B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11121034B2 (en) | 2017-03-24 | 2021-09-14 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method and semiconductor device |
| US11205704B2 (en) | 2018-02-01 | 2021-12-21 | Mitsubishi Electric Corporation | Semiconductor device and production method therefor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5760394B2 (ja) * | 2010-11-05 | 2015-08-12 | 三菱電機株式会社 | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
| JP5777798B2 (ja) * | 2012-03-12 | 2015-09-09 | 三菱電機株式会社 | 太陽電池セルの製造方法 |
| KR101695708B1 (ko) * | 2014-01-09 | 2017-01-13 | 한국전자통신연구원 | 반도체 소자 및 그 제조방법 |
| TWI594671B (zh) * | 2014-12-17 | 2017-08-01 | Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method | |
| CN107068611A (zh) * | 2016-12-23 | 2017-08-18 | 苏州能讯高能半导体有限公司 | 半导体芯片、半导体晶圆及半导体晶圆的制造方法 |
| CN107611107A (zh) * | 2017-08-30 | 2018-01-19 | 广东省半导体产业技术研究院 | 一种背面场板结构hemt器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155673A (ja) * | 1986-12-18 | 1988-06-28 | Nec Corp | 電界効果型半導体装置 |
| JPH03278539A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JP2008258281A (ja) * | 2007-04-02 | 2008-10-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010141178A (ja) * | 2008-12-12 | 2010-06-24 | Mitsubishi Electric Corp | エッチング方法およびエッチング方法を用いた半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616380B2 (ja) | 1993-05-14 | 1997-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| TWI277199B (en) * | 2001-06-28 | 2007-03-21 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| US6841883B1 (en) * | 2003-03-31 | 2005-01-11 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components and wafer level methods of fabrication |
| JP5298559B2 (ja) | 2007-06-29 | 2013-09-25 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US8003525B2 (en) | 2007-06-29 | 2011-08-23 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP5386854B2 (ja) | 2008-05-30 | 2014-01-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7919348B2 (en) * | 2008-06-13 | 2011-04-05 | Aptina Imaging Corporation | Methods for protecting imaging elements of photoimagers during back side processing |
| JP5760394B2 (ja) * | 2010-11-05 | 2015-08-12 | 三菱電機株式会社 | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
-
2010
- 2010-11-05 JP JP2010248451A patent/JP5760394B2/ja active Active
-
2011
- 2011-09-06 TW TW100132034A patent/TWI460783B/zh active
- 2011-09-08 US US13/227,577 patent/US8455358B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155673A (ja) * | 1986-12-18 | 1988-06-28 | Nec Corp | 電界効果型半導体装置 |
| JPH03278539A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JP2008258281A (ja) * | 2007-04-02 | 2008-10-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010141178A (ja) * | 2008-12-12 | 2010-06-24 | Mitsubishi Electric Corp | エッチング方法およびエッチング方法を用いた半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11121034B2 (en) | 2017-03-24 | 2021-09-14 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method and semiconductor device |
| US11205704B2 (en) | 2018-02-01 | 2021-12-21 | Mitsubishi Electric Corporation | Semiconductor device and production method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI460783B (zh) | 2014-11-11 |
| US20120115327A1 (en) | 2012-05-10 |
| TW201225174A (en) | 2012-06-16 |
| JP5760394B2 (ja) | 2015-08-12 |
| US8455358B2 (en) | 2013-06-04 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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