JPH03278539A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03278539A JPH03278539A JP7924090A JP7924090A JPH03278539A JP H03278539 A JPH03278539 A JP H03278539A JP 7924090 A JP7924090 A JP 7924090A JP 7924090 A JP7924090 A JP 7924090A JP H03278539 A JPH03278539 A JP H03278539A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子構造に関し、特に半導体基板を貫通
して作成された表面金属と裏面金属を接続するビア・ホ
ール構造に関する。
して作成された表面金属と裏面金属を接続するビア・ホ
ール構造に関する。
従来、この種のビア・ホール構造を有する半導体装置は
、第３図に示すように、半導体素子ｌの表面上の金属層
２を形成後、ビア・ホール５を形成すべき箇所に裏面側
から、表面金属層２に到達するまで半導体基板３をエツ
チングして、凹部を形成し、裏面金属層４を施すことに
より、表裏金属層２との電気的接触を実現する構造を有
していた。
、第３図に示すように、半導体素子ｌの表面上の金属層
２を形成後、ビア・ホール５を形成すべき箇所に裏面側
から、表面金属層２に到達するまで半導体基板３をエツ
チングして、凹部を形成し、裏面金属層４を施すことに
より、表裏金属層２との電気的接触を実現する構造を有
していた。
上述した従来の半導体装置は第３図のように半導体基板
３の裏面に段差の大きい凹部が存在する為、例えば、容
器金属板上にＡ ｕ Ｓ ｎ等のハード・ソルダー剤を
用いて取り付ける際、この凹部に気体が密封されてしま
いボイド（気泡）が発生することかしばしばある。この
ようなマウント時のボイドの発生は下記に示す２つの不
具合をもたらす。
３の裏面に段差の大きい凹部が存在する為、例えば、容
器金属板上にＡ ｕ Ｓ ｎ等のハード・ソルダー剤を
用いて取り付ける際、この凹部に気体が密封されてしま
いボイド（気泡）が発生することかしばしばある。この
ようなマウント時のボイドの発生は下記に示す２つの不
具合をもたらす。
第１に、半導体素子ｌの放熱が悪くなる為、熱抵抗が高
くなる。
くなる。
第２に、素子実装時の熱履歴によりボイドが体積膨張す
る為、半導体装置表面金属層２の変形や表面パッシベイ
ション膜のクラック、そして半導体基板のマイクロ・ク
ラックを誘発させる点があげられる。
る為、半導体装置表面金属層２の変形や表面パッシベイ
ション膜のクラック、そして半導体基板のマイクロ・ク
ラックを誘発させる点があげられる。
このように、半導体装置の熱抵抗が高くなると、半導体
装置が通常使用される実働状態において、予想していた
以上に温度が上昇し、半導体装置に熱加速が加わり、寿
命を短かくしたり、また半導体装置表面金属層の変形２
表面パッシベイション膜のクラック、半導体基板のマイ
クロ・クラックは半導体装置の長期実働状態において十
分な信頼度が得られないという欠点がある。
装置が通常使用される実働状態において、予想していた
以上に温度が上昇し、半導体装置に熱加速が加わり、寿
命を短かくしたり、また半導体装置表面金属層の変形２
表面パッシベイション膜のクラック、半導体基板のマイ
クロ・クラックは半導体装置の長期実働状態において十
分な信頼度が得られないという欠点がある。
本発明の半導体装置は半導体装置表面金属層と裏面金属
層とを半導体基板を貫通する孔を介して、電気的接触を
とる構造（ビア・ホール）を持つ半導体装置において、
半導体素子裏面に大面積の凹部が設けられ、さらにこの
大面積の凹部内で表面金属層と電気的接触をとりたい箇
所にだけ半導体基板を貫通する小面積の凹部を設けて、
更に裏面全体を被層する金属が、該大面積の凹部と小面
積の凹部とに選択的に厚く被着し、これで裏面を平坦化
した構造を有するものである。
層とを半導体基板を貫通する孔を介して、電気的接触を
とる構造（ビア・ホール）を持つ半導体装置において、
半導体素子裏面に大面積の凹部が設けられ、さらにこの
大面積の凹部内で表面金属層と電気的接触をとりたい箇
所にだけ半導体基板を貫通する小面積の凹部を設けて、
更に裏面全体を被層する金属が、該大面積の凹部と小面
積の凹部とに選択的に厚く被着し、これで裏面を平坦化
した構造を有するものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例の斜視図と
縦断面図である。この実施例では、ＭＥＳＦＥＴ等であ
る半導体素子ｌのソース電極等の表面金属層２をビア・
ホール６を介して、裏面金属層４と接続する構造につい
て説明する。
縦断面図である。この実施例では、ＭＥＳＦＥＴ等であ
る半導体素子ｌのソース電極等の表面金属層２をビア・
ホール６を介して、裏面金属層４と接続する構造につい
て説明する。
この半導体装置の作製は、まず表面パターンが形成され
た後、基本素子１の裏面に大面積の凹部７をエツチング
で形成する。そして、裏面金属層４と電気的接触をとり
たい表面金属層２の裏面にだけ、小面積の貫通する凹部
（ビア・ホール６）をドライ・エツチングで形成し、柱
状の凹部にする。次に、裏面上にＴｉ−Ａｕ層をスパッ
タし、さらにＡｕを厚くメツキすることによって、裏面
上の凹部段差を小さくし、裏面全体を滑らかにする。
た後、基本素子１の裏面に大面積の凹部７をエツチング
で形成する。そして、裏面金属層４と電気的接触をとり
たい表面金属層２の裏面にだけ、小面積の貫通する凹部
（ビア・ホール６）をドライ・エツチングで形成し、柱
状の凹部にする。次に、裏面上にＴｉ−Ａｕ層をスパッ
タし、さらにＡｕを厚くメツキすることによって、裏面
上の凹部段差を小さくし、裏面全体を滑らかにする。
第２図（ａ）、 （ｂ）は本発明の他の実施例の斜視図
及び断面図である。この半導体装置の作製は、まず表面
パターンが形成された後、基本素子１の裏面に大面積の
凹部７をエツチングで形成する。
及び断面図である。この半導体装置の作製は、まず表面
パターンが形成された後、基本素子１の裏面に大面積の
凹部７をエツチングで形成する。
そして、裏面金属層４と電気的接触をとりたい表面金属
層２の裏面にだけ、小面積の貫通する凹部６′をウェッ
ト・エツチングで形成し、滑らかな凹部にする。次に、
裏面上にＴｉ−Ａｕ層をスバ、りし、さらにＡｕを厚く
メツキすることによって、裏面上の凹部段差を小さくし
、裏面全体を滑らかにする。
層２の裏面にだけ、小面積の貫通する凹部６′をウェッ
ト・エツチングで形成し、滑らかな凹部にする。次に、
裏面上にＴｉ−Ａｕ層をスバ、りし、さらにＡｕを厚く
メツキすることによって、裏面上の凹部段差を小さくし
、裏面全体を滑らかにする。
以上説明したように、本発明は、凹部形成を２回に分け
て行うことによって、半導体装置裏面の凹部段差が小さ
くなり、裏面全体が滑らかになるので、従来の半導体装
置を容器金属板上にＡｕＳｎ等のハード・ソルダー剤を
用いて、取り付ける際に発生していたボイドを無くすこ
とができる。これによって、ボイドの発生により生じて
いた前記２つの不具合を無くすことができ、半導体装置
の信頼度をあげることができる。
て行うことによって、半導体装置裏面の凹部段差が小さ
くなり、裏面全体が滑らかになるので、従来の半導体装
置を容器金属板上にＡｕＳｎ等のハード・ソルダー剤を
用いて、取り付ける際に発生していたボイドを無くすこ
とができる。これによって、ボイドの発生により生じて
いた前記２つの不具合を無くすことができ、半導体装置
の信頼度をあげることができる。
さらに、半導体素子裏面に大面積の凹部が形成されてお
り、かつそこに熱伝導率の良いＡｕを被着しているので
、半導体装置の放熱が良くなり、熱抵抗を小さくするこ
とができる。
り、かつそこに熱伝導率の良いＡｕを被着しているので
、半導体装置の放熱が良くなり、熱抵抗を小さくするこ
とができる。
第１図（ａ）、 （ｂ）は本発明の一実施例による半導
体装置の斜視図及びそのＡ−Ａ’部での断面図、第２図
（ａ）、 （ｂ）は本発明の他の実施例による半導体装
置の斜視図及びそのＡ−Ａ’部での断面図、第３図（ａ
）、 （ｂ）は従来の半導体装置の斜視図及びそのＡ−
Ａ’部での断面図である。 １・・・・・・基本素子（ＭＥＳＦＥＴ）、２・・・・
・・表面金属層、 ３・・・・・・半導体基板、 ４・・・・・・裏面金属層、 ５゜ ６゜ ６′・・・・・・ビア・ホール、 ７・・・・・・大面積の凹 部。
体装置の斜視図及びそのＡ−Ａ’部での断面図、第２図
（ａ）、 （ｂ）は本発明の他の実施例による半導体装
置の斜視図及びそのＡ−Ａ’部での断面図、第３図（ａ
）、 （ｂ）は従来の半導体装置の斜視図及びそのＡ−
Ａ’部での断面図である。 １・・・・・・基本素子（ＭＥＳＦＥＴ）、２・・・・
・・表面金属層、 ３・・・・・・半導体基板、 ４・・・・・・裏面金属層、 ５゜ ６゜ ６′・・・・・・ビア・ホール、 ７・・・・・・大面積の凹 部。
Claims (1)
- 半導体基板表面金属層と裏面金属層とを半導体基板を
貫通する孔を介して、電気的接触をとる構造を持つ半導
体装置において、前記半導体基板の半導体素子部に対向
する裏面に大面積の凹部が設けられ、さらに前記大面積
の凹部に対向する前記半導体基板の表面部で前記表面金
属層と前記裏面金属層との電気的接触をとりたい箇所に
だけ前記半導体基板を貫通する小面積の凹部が設けられ
、更に裏面全体を被覆する前記裏面金属層が、該大面積
の凹部に選択的に厚く被着し、前記小面積の凹部を埋め
るように形成されている構造を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079240A JP3035965B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079240A JP3035965B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278539A true JPH03278539A (ja) | 1991-12-10 |
| JP3035965B2 JP3035965B2 (ja) | 2000-04-24 |
Family
ID=13684337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079240A Expired - Fee Related JP3035965B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035965B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007057952A1 (ja) * | 2005-11-16 | 2007-05-24 | Fujitsu Limited | 電子素子、それを有するパッケージ及び電子装置 |
| JP2007157844A (ja) * | 2005-12-01 | 2007-06-21 | Sharp Corp | 半導体装置、および半導体装置の製造方法 |
| JP2009021433A (ja) * | 2007-07-12 | 2009-01-29 | Fujikura Ltd | 配線基板及びその製造方法 |
| JP2011108813A (ja) * | 2009-11-17 | 2011-06-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2012099761A (ja) * | 2010-11-05 | 2012-05-24 | Mitsubishi Electric Corp | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
-
1990
- 1990-03-28 JP JP2079240A patent/JP3035965B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007057952A1 (ja) * | 2005-11-16 | 2007-05-24 | Fujitsu Limited | 電子素子、それを有するパッケージ及び電子装置 |
| US7643302B2 (en) | 2005-11-16 | 2010-01-05 | Fujitsu Limited | Electronic device, package having the same, and electronic apparatus |
| JP5115200B2 (ja) * | 2005-11-16 | 2013-01-09 | 富士通株式会社 | 電子素子、それを有するパッケージ及び電子装置 |
| JP2007157844A (ja) * | 2005-12-01 | 2007-06-21 | Sharp Corp | 半導体装置、および半導体装置の製造方法 |
| JP2009021433A (ja) * | 2007-07-12 | 2009-01-29 | Fujikura Ltd | 配線基板及びその製造方法 |
| JP2011108813A (ja) * | 2009-11-17 | 2011-06-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2012099761A (ja) * | 2010-11-05 | 2012-05-24 | Mitsubishi Electric Corp | ビアホールの製造方法およびビアホールを有する半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035965B2 (ja) | 2000-04-24 |
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