JP2012090214A

JP2012090214A - ハイサイドスイッチ回路、インターフェイス回路、および電子機器

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Publication number: JP2012090214A
Application number: JP2010237265A
Authority: JP
Inventors: Hisafumi Esumi; 尚史江角; Yuzo Mizushima; 裕三水島; Daisaku Shugo; 大策守護
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-10-22
Filing date: 2010-10-22
Publication date: 2012-05-10
Anticipated expiration: 2030-10-22
Also published as: JP5587133B2

Abstract

【課題】ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ゲート電圧降圧部３１は、過電流検出部２０からの電流制限信号に応じて、ＭＯＳトランジスタ１５のゲート電圧を第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。これによりＭＯＳトランジスタ１５のオン抵抗がＭＯＳトランジスタ１５の完全オン時のオン抵抗より高くなる。ゲート電圧降圧部３２は、ゲート電圧が第３の電圧に達した後に、ゲート電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。
【選択図】図１２

Description

本発明は、ハイサイドスイッチ回路、そのハイサイドスイッチ回路を備えるインターフェイス回路、およびそのインターフェイス回路を備える電子機器に関する。

電源と負荷との間に接続されるスイッチは、一般にハイサイドスイッチと呼ばれる。たとえば配線の短絡あるいは負荷の故障などによって、ハイサイドスイッチに流れる電流が過大になった場合には、ハイサイドスイッチが故障することがある。このため、ハイサイドスイッチと、ハイサイドスイッチを過電流から保護するための保護回路とを備えるハイサイドスイッチ回路が提案されている。

たとえば、実開平７−１１０３１号公報（特許文献１）は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をハイサイドスイッチに利用した半導体ハイサイドスイッチ、およびそのハイサイドスイッチの過電流保護検出装置を開示する。具体的には、過電流保護検出装置は、ＭＯＳＦＥＴの一方の端子に接続されて基準電圧を発生させる基準電圧発生回路と、基準電圧発生回路の出力端子およびＭＯＳＦＥＴの他方の端子に接続された比較器とを備える。比較器は、ＭＯＳＦＥＴのオン電圧と基準電圧とを比較することによって、ＭＯＳＦＥＴの過電流状態を検出する。

実開平７−１１０３１号公報

特許文献１においては、ＭＯＳＦＥＴの過電流状態を検出することは記載されている。しかし、特許文献１には、過電流が検出されたときの半導体ハイサイドスイッチの保護について具体的に記載されていない。さらに、半導体ハイサイドスイッチに過電流が流れた場合、その半導体ハイサイドスイッチに接続された負荷および電源等の回路の保護も考慮する必要がある。しかし、特許文献１は、このような課題を解決するための具体的な構成について説明していない。

本発明の目的は、ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供することである。

本発明のある局面において、ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを備える。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。

好ましくは、ハイサイドスイッチ回路は、チャージポンプをさらに備える。チャージポンプは、入力端子に印加される電圧を昇圧して、第１の電圧をトランジスタの制御電極に印加する一方、過電流検出部の出力により停止する。第１の降圧回路は、第１のスイッチと、定電圧回路とを含む。第１のスイッチは、接地ノードおよびトランジスタの制御電極の少なくとも一方に接続されて、過電流検出部の出力に応じてオンする。定電圧回路は、第１のスイッチを介して接地ノードとトランジスタの制御電極との間に電気的に接続されることにより、制御電極に第３の電圧を印加する。第２の降圧回路は、チャージポンプと制御電極との接続点から接地ノードに向けて電流を流すための抵抗素子と、第２のスイッチとを含む。第２のスイッチは、過電流検出部の出力によりオンして、接続点から抵抗素子を介して接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む。

好ましくは、定電圧回路は、少なくとも１つのダイオードを含む。少なくとも１つのダイオードは、トランジスタの制御電極から接地ノードに向かう向きに順方向電流を流すように配置される。

好ましくは、定電圧回路は、少なくとも１つのダイオード接続されたトランジスタを含む。少なくとも１つのダイオード接続されたトランジスタは、トランジスタの制御電極から接地ノードに向かう向きに順方向電流を流すように配置される。

本発明の他の局面に係るインターフェイス回路は、電源から負荷に電流を供給するためのインターフェイス回路である。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを備える。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを含む。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。

本発明のさらに他の局面に係る電子機器は、負荷に電流を供給するための電源と、電源と負荷とを接続するためのインターフェイス回路とを備える。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを含む。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを含む。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。

本発明によれば、ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することができる。

本発明の実施の形態に係るハイサイドスイッチ回路を備える電子機器の概略ブロック図である。図１に示したハイサイドスイッチ回路１０が形成された半導体チップの平面レイアウトを示す模式図である。図２に示したパワーＭＯＳトランジスタ領域１５Ａに配置されるドレイン電極およびソース電極を概略的に示した平面図である。本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図４に示したドレイン電極およびソース電極の等価回路図である。本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図６に示したドレイン電極およびソース電極の等価回路図である。本実施の形態に係るドレイン電極およびソース電極の等価回路図である。ＭＯＳトランジスタ１５を構成するトランジスタ素子の構造を説明するための半導体チップの模式断面図である。図９に示された接地配線の平面レイアウトを示す模式図である。本実施の形態に係る過電流検出回路の構成を示した図である。ゲート制御部１６の構成を示した図である。過電流検出時におけるハイサイドスイッチ回路の電流制限動作の流れを説明したフローチャートである。図１２に示したゲート電圧降圧部３１の構成を説明した図である。ゲート電圧降圧部３１の具体的な構成例を示した図である。ハイサイドスイッチに流れる電流を制限するための第１の方法を示した波形図である。ハイサイドスイッチに流れる電流を制限するための第２の方法を示した波形図である。本発明の実施の形態による電流を制限するための波形図である。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

図１は、本発明の実施の形態に係るハイサイドスイッチ回路を備える電子機器の概略ブロック図である。

図１を参照して、電子機器１００は、メイン電源１と、サブ電源２と、処理ブロック３と、インターフェイス回路４とを備える。メイン電源１は、サブ電源２および処理ブロック３に電源電圧を供給する。サブ電源２はメイン電源１から電源電圧を受けるとともに、その電圧から、インターフェイス回路４に供給される電源電圧（たとえばＤＣ５Ｖ）を生成する。処理ブロック３は、電子機器１００の本体部である。処理ブロック３はメイン電源１から供給される電源電圧によって、所定の処理を実行する。

インターフェイス回路４は、負荷２００に接続されるとともに、サブ電源２から出力された電源電圧を負荷２００に供給する。インターフェイス回路４は、回路基板５と、制御回路６と、ハイサイドスイッチ回路１０とを含む。制御回路６およびハイサイドスイッチ回路１０は回路基板５に実装される。

ハイサイドスイッチ回路１０はサブ電源２と負荷２００との間に接続される。制御回路６は、ハイサイドスイッチ回路１０から出力される信号に基づいてハイサイドスイッチ回路１０を制御する。これによりインターフェイス回路４の電源管理が実現される。

インターフェイス回路４は、たとえばＵＳＢ（Universal Serial Bus）規格に準じたインターフェイス回路である。しかしながらインターフェイス回路４の規格は特に限定されるものではない。同じく、電子機器１００は、たとえばＰＣ（personal computer）、プリンタ、テレビ、オーディオ機器等であるが、これらに特に限定されるものではない。

この実施の形態では、ハイサイドスイッチ回路１０は、半導体集積回路（ＩＣ）によって実現される。ハイサイドスイッチ回路１０は、入力端子（ＩＮ）１１と、出力端子（ＯＵＴ）１２と、過電流モニタ端子（ＯＣ）１３と、イネーブル端子（ＥＮ）１４と、ＭＯＳトランジスタ１５と、ゲート制御部１６と、過電流検出部２０とを備える。

入力端子１１は、サブ電源２から出力される電流を受けるための端子である。出力端子１２は、負荷２００に電流を供給するための端子である。

ＭＯＳトランジスタ１５は、入力端子１１と出力端子１２との間に接続されるハイサイドスイッチである。ＭＯＳトランジスタ１５は、具体的にはＮチャネルＭＯＳＦＥＴである。ＭＯＳトランジスタ１５のドレインは入力端子１１に接続される。ＭＯＳトランジスタ１５のソースは出力端子１２に接続される。

ゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を制御することによって、ＭＯＳトランジスタ１５をオンおよびオフする。ＭＯＳトランジスタ１５のオン時において、サブ電源２から出力される電流は、ＭＯＳトランジスタ１５を経由して負荷２００に供給される。

ＭＯＳトランジスタ１５に流れる電流が過大となった場合に、過電流検出部２０は、ＭＯＳトランジスタ１５の過電流を検出する。過電流検出部２０は、過電流検出部２０の検出結果を示す信号をゲート制御部１６に出力する。ゲート制御部１６は、過電流検出部２０の検出結果により、ＭＯＳトランジスタ１５に流れる電流を制限し、あるいはＭＯＳトランジスタ１５をオフする。

過電流検出部２０は、さらに、過電流検出部２０の検出結果を示す信号を、過電流モニタ端子１３を介して外部に出力する。制御回路６は、過電流モニタ端子１３から出力された信号を受ける。この場合、制御回路６は、ハイサイドスイッチ回路１０を停止するためのディスイネーブル信号を出力する。ディスイネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はディスイネーブル信号に応答してＭＯＳトランジスタ１５をオフする。一方、制御回路６が過電流検出部２０からの信号を受けていない場合には、制御回路６は、ハイサイドスイッチ回路１０を動作可能な状態に設定するためのイネーブル信号を出力する。イネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はイネーブル信号に応答してＭＯＳトランジスタ１５をオンする。

ハイサイドスイッチ回路１０は、さらに、温度保護回路（ＴＳＤ）１７と、低電圧保護回路（ＵＶＬＯ）１８とを備える。温度保護回路１７は、ハイサイドスイッチ回路１０の温度が所定のしきい温度を超えた場合には、ＭＯＳトランジスタ１５をオフするための信号をゲート制御部１６に出力する。ゲート制御部１６は、温度保護回路１７からの信号に応答して、ＭＯＳトランジスタ１５をオフさせる。低電圧保護回路１８は、入力端子１１の電圧を監視するとともに、その電圧が、所定のしきい電圧よりも低い場合には、ＭＯＳトランジスタ１５をオフするための信号をゲート制御部１６に出力する。ゲート制御部１６は、低電圧保護回路１８からの信号に応答して、ＭＯＳトランジスタ１５をオフさせる。

図２は、図１に示したハイサイドスイッチ回路１０が形成された半導体チップの平面レイアウトを示す模式図である。図２を参照して、半導体チップ１０Ａは、パワーＭＯＳトランジスタ領域１５Ａと、回路領域１７Ａとを有する。パワーＭＯＳトランジスタ領域１５Ａは、互いに並列接続された多数のトランジスタ素子を含む。パワーＭＯＳトランジスタ領域１５Ａに形成された多数のトランジスタ素子が、全体として図１に示したＭＯＳトランジスタ１５を構成する。回路領域１７Ａは、図１に示したゲート制御部１６および過電流検出部２０が形成される領域である。

半導体チップ１０Ａの横方向（Ｘ方向）の長さおよび半導体チップ１０Ａの縦方向（Ｙ方向）の長さは、半導体チップ１０Ａが搭載されるパッケージの形状に依存する。この実施の形態では半導体チップ１０Ａの形状は長方形であり、半導体チップ１０ＡのＸ方向の長さが半導体チップ１０ＡのＹ方向の長さよりも長い。

図３は、図２に示したパワーＭＯＳトランジスタ領域１５Ａに配置されるドレイン電極およびソース電極を概略的に示した平面図である。図３を参照して、Ｘ方向およびＹ方向は図２に示されたＸ方向およびＹ方向にそれぞれ対応する。なお、以後説明する図に示されるＸ方向およびＹ方向も図２に示されたＸ方向およびＹ方向にそれぞれ対応するので、Ｘ方向およびＹ方向に関する説明は以後繰り返さない。

図３に示されるように、ドレイン（Ｄ）電極１５Ｄは、Ｘ方向に延在する第１のドレイン電極部１５Ｄ１と、第１のドレイン電極部１５Ｄ１から各々Ｙ方向に引き出された複数の第２のドレイン電極部１５Ｄ２とを有する。第１のドレイン電極部１５Ｄ１には、ドレインパッドを各々形成する複数のドレインパッド領域ＤＰが形成される。

第１のドレイン電極部１５Ｄ１の長さはＬｄ１であり、第１のドレイン電極部１５Ｄ１の幅はＷｄ１である。第２のドレイン電極部１５Ｄ２の長さはＬｄ２であり、第２のドレイン電極部１５Ｄ２の幅はＷｄ２である。なお、Ｌｄ１＞Ｌｄ２であり、Ｗｄ１＞Ｗｄ２である。

同様に、ソース（Ｓ）電極１５Ｓは、Ｘ方向に延在する第１のソース電極部１５Ｓ１と、第１のソース電極部１５Ｓ１から各々Ｙ方向に引き出された複数の第２のソース電極部１５Ｓ２とを有する。第１のソース電極部１５Ｓ１には、ソースパッドを各々形成する複数のソースパッド領域ＳＰが形成される。ドレインパッドおよびソースパッドには、図示しないワイヤが接続される。

第１のソース電極部１５Ｓ１の長さはＬｓ１であり、第１のソース電極部１５Ｓ１の幅はＷｓ１である。第２のソース電極部１５Ｓ２の長さはＬｓ２であり、第２のソース電極部１５Ｓ２の幅はＷｓ２である。なお、Ｌｓ１＞Ｌｓ２であり、Ｗｓ１＞Ｗｓ２である。

図３に示されるように、第２のドレイン電極部１５Ｄ２および第２のソース電極部１５Ｓ２は、Ｘ方向に沿って交互に配置される。

ハイサイドスイッチ回路１０が形成された半導体装置が多層配線構造を有するのであれば、ドレイン電極１５Ｄおよびソース電極１５Ｓが形成される配線層と、ドレイン電極１５Ｄおよびソース電極１５Ｓをドレイン拡散領域およびソース拡散領域にそれぞれ接続するための配線層とが設けられてもよい。あるいは、ドレイン電極およびソース電極は、半導体基板に形成されたドレイン拡散領域およびソース拡散領域（いずれも図示せず）にそれぞれ直接的に接続されてもよい。

ＭＯＳトランジスタ１５がオンしたときの抵抗値は、ＭＯＳトランジスタ１５のオン抵抗の値とドレイン電極１５Ｄの抵抗値とソース電極１５Ｓの抵抗値との合計であると見積もられる。ドレイン電極１５Ｄおよびソース電極１５Ｓの抵抗値が小さいほど、ハイサイドスイッチのオン時におけるハイサイドスイッチの抵抗値を小さくすることができる。したがってハイサイドスイッチの損失を低減できる。

ドレイン電極１５Ｄの抵抗値は、第１のドレイン電極部１５Ｄ１の抵抗値および第２のドレイン電極部１５Ｄ２の抵抗値に依存する。この実施の形態では、第１のドレイン電極部１５Ｄ１に複数のパッドが分散的に配置される。第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子（図３では１個のトランジスタ素子Ｔｒを示す）のドレイン電極を並列に接続する。この第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域の短手方向（Ｙ方向）に沿って延在する。これによって、ドレイン電極１５Ｄの抵抗値を低減できる。

ソース電極１５Ｓは、ドレイン電極１５Ｄと同様の構成を有する。すなわち、第１のソース電極部１５Ｓ１に複数のパッドが分散的に配置される。第２のソース電極部１５Ｓ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子のソース電極を並列に接続する。これによってソース電極１５Ｓの抵抗値を低減できる。

次に、上記ドレイン電極１５Ｄおよびソース電極１５Ｓの構成によって、各々の抵抗値を低減できる理由について比較例と本実施形態との対比により説明する。

図４は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図５は、図４に示したドレイン電極およびソース電極の等価回路図である。図４および図５を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２は、ドレインパッド領域ＤＰに接続された抵抗Ｒとして表わされる。第２のドレイン電極部１５Ｄ２はＸ方向に延在するので、その長さが大きくなる。このため、第２のドレイン電極部１５Ｄ２の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの全体の抵抗値が大きくなる。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きくなる。

図６は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図７は、図６に示したドレイン電極およびソース電極の等価回路図である。図６および図７を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第２のドレイン電極部１５Ｄ２はＹ方向に延在するので、第１の比較例に比べて第２のドレイン電極部１５Ｄ２の抵抗値は小さくなる。しかしながら、第１のドレイン電極部１５Ｄ１のうち、ドレインパッド領域ＤＰからＸ方向に延在する部分の長さが大きいので第１のドレイン電極部１５Ｄ１の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの抵抗値は大きい。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きい。

図８は、本実施の形態に係るドレイン電極およびソース電極の等価回路図である。図３および図８を参照して、第１のドレイン電極部１５Ｄ１において、複数のドレインパッド領域ＤＰは分散的に配置される。このため、第１のドレイン電極部１５Ｄ１がＸ方向に延在することで第１のドレイン電極部１５Ｄ１が長くなっても、で第１のドレイン電極部１５Ｄ１の抵抗値を低減することができる。一方、第２のドレイン電極部１５Ｄ２はＹ方向に延在しているので、第２のドレイン電極部１５Ｄ２は短い。したがって、第２のドレイン電極部１５Ｄ２の抵抗値を小さくできる。

このように本実施の形態によれば第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２の抵抗値を低減することでドレイン電極１５Ｄの抵抗値を低減できる。同じ理由によって、ソース電極１５Ｓの抵抗値も低減できる。したがって、ＭＯＳトランジスタ１５のオン時における電力損失を低減することができる。

図９は、ＭＯＳトランジスタ１５を構成するトランジスタ素子の構造を説明するための半導体チップの模式断面図である。図９を参照して、半導体チップ１０Ａは、Ｐ型半導体基板１５１と、Ｐ型半導体基板１５１に形成されたＮ型エピタキシャル層１５２と、Ｎ型エピタキシャル層１５２に形成されたＰ型ウェル１５３とを有する。Ｐ型半導体基板１５１には、Ｐ型拡散領域１５４が形成される。Ｎ型エピタキシャル層１５２にはＮ型拡散領域１５５が形成される。Ｎ型エピタキシャル層１５２の島を形成するために、一般に、半導体チップの表面からＰ型半導体基板１５１に達する高濃度のＰ型の拡散領域（分離領域）が形成される。図９ではこの分離領域もＰ型半導体基板１５１の一部として示されている。

Ｐ型ウェル１５３の上にはゲート酸化膜（図示せず）を介してゲート電極１５９が形成される。Ｐ型ウェル１５３には、Ｎ型拡散領域１５７，１５８およびＰ型拡散領域１５６がさらに形成される。Ｎ型拡散領域１５７，１５８およびゲート電極１５９により、トランジスタ素子Ｔｒが構成される。Ｎ型拡散領域１５７は、入力端子（ＩＮ）に接続されることによりドレイン領域となる。Ｎ型拡散領域１５８は、出力端子（ＯＵＴ）に接続されることによりソース領域となる。Ｐ型ウェル１５３はトランジスタ素子Ｔｒのボディ（バックゲート）として機能する。

Ｐ型拡散領域１５４，１５６は接地配線１６０に接続されることによって接地される。これによりＰ型半導体基板１５１およびＰ型ウェル１５３が接地される。一方、Ｎ型拡散領域１５５の電位がオープンとされることで、Ｎ型エピタキシャル層１５２の電位もオープンとなる。

図９に示された構成の場合、一般的には、Ｎ型エピタキシャル層１５２の電位を最も高く設定し、かつ、Ｐ型半導体基板１５１の電位を最も低くする。これによりＮ型エピタキシャル層１５２がＰ型半導体基板１５１から電気的に分離される。また、Ｐ型ウェル１５３の電位は、Ｎ型エピタキシャル層１５２の電位よりも低い電位、たとえばＰ型半導体基板１５１の電位と共通の電位に設定される。

一方、Ｎ型拡散領域１５７、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ１が形成される。さらに、Ｎ型エピタキシャル層１５２、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ２が形成される。さらに、Ｐ型ウェル１５３、Ｎ型エピタキシャル層１５２およびＮ型拡散領域１５８によって、寄生ＰＮＰトランジスタＱ３が形成される。

トランジスタ素子Ｔｒのオン時には、Ｐ型ウェル１５３の表面のチャネル領域を通じてドレイン領域（Ｎ型拡散領域１５７）からソース領域（Ｎ型拡散領域１５８）に電流が流れる。Ｎ型エピタキシャル層１５２が高電位に設定されている場合、Ｐ型ウェル１５３を流れる電流によって、寄生ＮＰＮトランジスタＱ２がオンすることが起こりうる。

本実施の形態によれば、Ｎ型エピタキシャル層１５２の電位がオープンとされる。さらに、Ｐ型ウェル１５３が接地されることにより、Ｐ型ウェル１５３の電位とＰ型半導体基板１５１の電位とが等しくなる。これにより、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。さらに、本実施の形態によれば、ＭＯＳトランジスタ１５を細分化するようにＰ型拡散領域１５６が配置される。これによりＰ型ウェル１５３に流れる電流が分散されて、Ｐ型ウェル１５３の電位が浮遊する可能性を低減できるので、より確実に、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。

図１０は、図９に示された接地配線の平面レイアウトを示す模式図である。図１０を参照して、接地配線１６０はパッド１６１に接続される。接地配線１６０は、Ｐ型ウェル１５３上に格子状に配置される。これにより、図１に示すＭＯＳトランジスタ１５（図１参照）は、各々が複数のトランジスタ素子Ｔｒを含む複数のグループに分割される。複数のトランジスタ素子Ｔｒ（図１０では１つのトランジスタ素子Ｔｒを示す）を含む各グループは、接地配線１６０によって取り囲まれる。

図１１は、本実施の形態に係る過電流検出回路の構成を示した図である。図１１を参照して、過電流検出部２０は、検出抵抗２１と、比較器２２とを備える。検出抵抗２１およびＭＯＳトランジスタ２５は、直列に接続される。検出抵抗２１およびＭＯＳトランジスタ２５は、ＭＯＳトランジスタ１５と並列に入力端子１１と出力端子１２との間に接続される。

ハイサイドスイッチ回路の動作時において、ゲート制御部１６はＭＯＳトランジスタ１５を完全オン状態（フルオン状態）にするためのゲート電圧をＭＯＳトランジスタ１５のゲートに印加するとともに、ＭＯＳトランジスタ２５をオン状態にするためのゲート電圧をＭＯＳトランジスタ２５のゲートに印加する。このときに、ＭＯＳトランジスタ１５には電流Ｉ_０が流れるとともに、検出抵抗２１には電流Ｉ_１が流れる。これにより検出抵抗２１の第１の端子Ｎ１と検出抵抗２１の第２の端子Ｎ２との間には、検出抵抗２１の抵抗値および電流Ｉ_１の積によって決定される電圧Ｖ１が発生する。比較器２２は、この電圧Ｖ１がしきい電圧より大きいかどうかを検出する。電圧Ｖ１がしきい電圧よりも高い場合、比較器２２は、過電流の検出を示す検出信号を出力する。ゲート制御部１６は、検出信号を受けて、過電流保護のためのＭＯＳトランジスタ１５の制御を行なう。具体的にはゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を低下させることにより、ＭＯＳトランジスタ１５を不完全オン状態にする。不完全オン状態のＭＯＳトランジスタ１５のオン抵抗は、完全オン状態のＭＯＳトランジスタ１５のオン抵抗よりも高い。したがってＭＯＳトランジスタ１５に流れる電流が制限される。

図１２は、ゲート制御部１６の構成を示した図である。図１２を参照して、ゲート制御部１６は、チャージポンプ３０と、ゲート電圧降圧部３１，３２と、ＯＲ回路３３とを備える。ゲート電圧降圧部３１，３２は、過電流検出部２０によってＭＯＳトランジスタ１５の過電流が検出されたときにＭＯＳトランジスタ１５に流れる電流を制限する電流制限回路を構成する。

ゲート電圧降圧部３１，３２は、ＭＯＳトランジスタ１５のゲート電極に並列に接続されて、ゲート電圧Ｖｇを低下させる。ゲート電圧降圧部３２は、抵抗素子３５，３７と、トランジスタ３６とを備える。トランジスタ３６は、具体的にはＮチャネルＭＯＳトランジスタであり、スイッチとして機能する。抵抗素子３５は、ＭＯＳトランジスタ１５のゲートと、チャージポンプ３０との間に接続される。チャージポンプ３０と抵抗素子３５との接続点３８にはトランジスタ３６のドレイン（スイッチの一方端）が接続される。接続点３８は、チャージポンプ３０とＭＯＳトランジスタ１５のゲート電極との接続点に対応する。抵抗素子３７はトランジスタ３６のソース（スイッチの他方端）と接地ノードとの間に接続される。抵抗素子３７は、チャージポンプ３０とＭＯＳトランジスタ１５のゲート電極との接続点３８から接地ノードに向けて電流を流すための抵抗素子である。

過電流検出部２０は、入力端子１１から出力端子１２に流れる電流の一部である電流Ｉ_１を用いて、ＭＯＳトランジスタ１５に過電流が流れたことを検出する。過電流検出部２０は、この場合に、ＭＯＳトランジスタ１５に流れる電流を制限するための電流制限信号を出力する。

チャージポンプ３０は、入力端子１１に印加された電圧Ｖｉｎを昇圧して、ゲート電圧ＶｇをＭＯＳトランジスタ１５のゲートに印加する。これによりＭＯＳトランジスタ１５が完全オン状態となる。正常時には電流Ｉ_０がしきい電流レベルＩｔｈに達していないので、過電流検出部２０から電流制限信号が出力されていない（電流制限信号がLowレベルである）。このときゲート電圧降圧部３１は動作していない。同じく、ゲート電圧降圧部３２のトランジスタ３６はオフしているのでゲート電圧降圧部３２も動作していない。

一方、電流Ｉ_０がしきい電流レベルＩｔｈに達した場合、過電流検出部２０は電流Ｉ_１に基づいて、ＭＯＳトランジスタ１５に過電流が流れたことを検出する。このときには過電流検出部２０から電流制限信号が出力される（電流制限信号がHighレベルとなる）。この場合、ゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を、第１の電圧から第２の電圧まで低下させる。第１の電圧は、ＭＯＳトランジスタ１５を完全オン状態にするためのゲート電圧であり、ゲート電圧降圧部３２が動作していない場合にチャージポンプ３０から出力される電圧に等しい。第２の電圧は、ＭＯＳトランジスタ１５を不完全オン状態にするためのゲート電圧であり、ＭＯＳトランジスタ１５に流れる電流を制限するためのゲート電圧である。

具体的には、まずゲート電圧降圧部３１が、過電流検出部２０からの電流制限信号（Highレベルの信号）に応じて、ＭＯＳトランジスタ１５のゲート電圧を上記第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。これによりＭＯＳトランジスタ１５のオン抵抗がＭＯＳトランジスタ１５の完全オン時のオン抵抗より高くなる。ただしＭＯＳトランジスタ１５は完全にはオフせずに不完全オン状態にある。

ゲート電圧降圧部３２は、ゲート電圧が第３の電圧に達した後に、ゲート電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。ここで第１の時間変化率は、第２の時間変化率よりも大きい。具体的には、過電流検出部２０からの電流制限信号（Highレベルの信号）に応じて、トランジスタ３６（スイッチ）がオンする。このときのゲート電圧Ｖｇは、チャージポンプ３０から供給される電流と、トランジスタ３６および抵抗素子３７に流れる電流とのバランスで決定される。

ＯＲ回路３３は、イネーブル端子１４に入力される信号、温度保護回路１７からの信号、および低電圧保護回路１８からの信号を受ける。これらの信号の少なくとも１つがHighレベルである場合に、ＯＲ回路３３から、Highレベルの信号が出力される。ＯＲ回路３３の出力信号に応じてチャージポンプ３０は停止する。

図１３は、過電流検出時におけるハイサイドスイッチ回路の電流制限動作の流れを説明したフローチャートである。図１３を参照して、過電流検出部２０が、ＭＯＳトランジスタ１５に流れる電流Ｉ_０が過電流であることを検出する（ステップＳ１）。具体的には、過電流検出部２０に流れる電流Ｉ_１が所定のしきい電流レベルに達した場合に、過電流検出部２０は電流Ｉ_０が過電流であること（電流Ｉ_０がしきい電流レベルＩｔｈに達したこと）を検出する。

次に、過電流検出部２０からゲート制御部１６に電流制限信号が出力される（ステップＳ２）。続いて、ゲート電圧降圧部３１は電流制限信号に応じて、ゲート電圧Ｖｇを定電圧（上記の第３の電圧）に固定して、ＭＯＳトランジスタ１５（ハイサイドスイッチ）のオン抵抗を高くする（ステップＳ３）。これにより電流Ｉ_０の減少が開始される。ゲート電圧降圧部３１がＭＯＳトランジスタ１５のゲート電圧を低下させた後にゲート電圧降圧部３２がＭＯＳトランジスタ１５のゲート電圧をさらに低下させる。最終的なゲート電圧（第２の電圧）は、チャージポンプ３０と抵抗素子３７とによって決定される。ゲート電圧Ｖｇが第２の電圧に維持されることによって、電流Ｉ_０の値が固定される（ステップＳ４）。

一方、過電流検出部２０は、過電流が検出された場合、過電流の検出された時点から所定時間が経過したかどうかを判定する（ステップＳ５）。所定時間が経過するまでステップＳ５の処理が繰り返される（ステップＳ５においてＮＯ）。所定時間が経過した場合（ステップＳ５においてＹＥＳ）、過電流検出部２０は、過電流フラグを出力する（ステップＳ６）。このフラグは、過電流検出部２０の検出結果を示す信号として、ハイサイドスイッチ回路の外部（たとえば図１に示す制御回路６）に出力される。

図１４は、図１２に示したゲート電圧降圧部３１の構成を説明した図である。図１４を参照して、ゲート電圧降圧部３１は、定電圧回路４１およびスイッチ４２により構成される。スイッチ４２は、接地ノードおよびＭＯＳトランジスタ１５のゲートの少なくとも一方に接続されて、過電流検出部２０の出力に応じてオンする。定電圧回路４１は、スイッチ４２を介して接地ノードとＭＯＳトランジスタ１５のゲート電極との間に電気的に接続される。スイッチ４２がオンすることによって、定電圧回路４１は、ＭＯＳトランジスタ１５のゲート電極に所定の電圧（上記第３の電圧）を印加する。

第１の構成では、定電圧回路４１の高電圧端子４３がＭＯＳトランジスタ１５のゲートに接続されて、スイッチ４２が定電圧回路４１の低電圧端子４４と接地ノードとの間に接続される。第２の構成では、スイッチ４２が定電圧回路４１の高電圧端子４３とＭＯＳトランジスタ１５のゲートとの間に接続されて、定電圧回路４１の低電圧端子４４が接地ノードに接続される。

なお、定電圧回路４１の高電圧端子４３とＭＯＳトランジスタ１５のゲートとの間に第１のスイッチが設けられるとともに、定電圧回路４１の低電圧端子４４と接地ノードとの間に第２のスイッチが設けられてもよい。

図１５は、ゲート電圧降圧部３１の具体的な構成例を示した図である。図１５を参照して、第１の例では、ゲート電圧降圧部３１は、定電圧回路としての電源４１Ａと、スイッチとしてのトランジスタ４２Ａとを備える。電源４１Ａの構成は特に限定されるものではない。電源４１Ａは、上記の第３の電圧を発生させる。

第２の例では、ゲート電圧降圧部３１は、直列に接続されたダイオードＤ１，Ｄ２によって構成される定電圧回路４１Ｂと、スイッチとしてのトランジスタ４２Ｂとを備える。ダイオードＤ１，Ｄ２は、ＭＯＳトランジスタ１５のゲートから接地ノードに向かう向きに順方向電流が流れるように、直列接続される。１つのダイオードの順方向電圧Ｖｆは約０．７Ｖであるので、第２の構成によれば、定電圧回路４１Ｂにより約１．４Ｖの電圧を得ることができる。なおダイオードの個数は特に限定されるものではなく、上記第３の電圧の設定によってダイオードの個数を適切に定めることができる。

第３の例では、ゲート電圧降圧部３１は、ダイオード接続されたＮチャネルＭＯＳトランジスタＭ１，Ｍ２によって構成される定電圧回路４１Ｃと、スイッチとしてのトランジスタ４２Ｃとを備える。ＮチャネルＭＯＳトランジスタＭ１，Ｍ２の各々は、そのゲートとドレインとが接続される。これによりＮチャネルＭＯＳトランジスタＭ１，Ｍ２は、第２の例で示されたダイオードＤ１，Ｄ２とそれぞれ等価になる。したがって第３の構成によれば、定電圧回路４１Ｃによって約１．４Ｖの電圧を得ることができる。第２の例と同じく、ダイオード接続されたＭＯＳトランジスタの個数は特に限定されない。また、ダイオード接続されたトランジスタは、ＭＯＳトランジスタに限定されず、バイポーラトランジスタでもよい。

図１４および図１５に示される定電圧回路に代えて、マイコン等からのデジタル信号により所定のゲート電圧を出力するＤ／Ａ変換器を用いることが考えられる。しかしＤ／Ａ変換器の動作には一般にクロックが必要であるため、過電流が検出されたときから所定のゲート電圧を出力するまでの時間が長くなる可能性がある。さらにＤ／Ａ変換器を用いた場合には、ゲート電圧降圧部の構成が複雑となるとともに半導体チップの面積が大きくなることも考えられる。これに対して、図１３に示した構成、特に第２および第３の構成例によれば、ダイオード素子あるいはＭＯＳトランジスタ素子のそのものの特性を利用してＭＯＳトランジスタ１５のゲート電圧を低下させる。したがってＤ／Ａ変換器によってＭＯＳトランジスタ１５のゲート電圧を低下させる場合に比較して、より短時間でＭＯＳトランジスタ１５のゲート電圧を低下させることができる。さらにゲート電圧降圧部３１の構成を簡素化することもできるので、半導体チップの面積が増大することを抑制できる。

続いて、本発明の実施の形態による電流制限について、さらに詳細に説明する。
図１６は、ハイサイドスイッチに流れる電流を制限するための第１の方法を示した波形図である。図１６を参照して、時刻ｔ１において、ハイサイドスイッチ（ＭＯＳトランジスタ１５）に流れる電流Ｉ_０が急激に上昇する。時刻ｔ２において、電流Ｉ_０がしきい電流レベルＩｔｈに達する。このときに過電流検出部２０が過電流を検出して、ゲート制御部１６は、電流Ｉ_０を制限するために、ＭＯＳトランジスタ１５のゲート電圧Ｖｇを電圧Ｖｈ（第１の電圧）から０（Ｖ）近くまで一旦低下させる。しかしながら電流Ｉ_０はすぐには低下せず、しきい電流Ｉｔｈを越えた後からΔｔ１の期間は上昇を続ける。時刻ｔ３において電流Ｉ_０の低下が開始され、電流Ｉ_０は０（Ａ）近くまで一旦低下する。ゲート電圧Ｖｇは、電圧Ｖｈ（第１の電圧）から０（Ｖ）近くまで低下した後に、電圧Ｖｌ（第２の電圧）に設定される。電流Ｉ_０は、０（Ａ）近くまで一旦低下した後に制限電流Ｉｌｉｍｉｔに達する。時刻ｔ４以後、電流Ｉ_０は制限電流Ｉｌｉｍｉｔに保たれる。Δｔ２は、電流Ｉ_０の減少が開始されてから電流Ｉ_０が制限電流Ｉｌｉｍｉｔに達するまでの期間である。

ゲート電圧ＶｇがＶｈから０（Ｖ）に低下するまでの期間を短くするほど電流Ｉ_０の減少を早く始めることができる。しかし、電流Ｉ_０の減少が開始されてから電流Ｉ_０が０（Ａ）付近に達するまでの時間も短くなる。すなわち電流Ｉ_０が急激に減少する。

図１に示されるように、ＭＯＳトランジスタ１５とサブ電源２とは入力端子１１を介して接続される。電流Ｉ_０が急激に減少すると、ＭＯＳトランジスタ１５とサブ電源２とを接続する配線のインダクタンス成分によって、サブ電源２の電源電圧が瞬間的に上昇する。これによりサブ電源２の電源電圧にオーバーシュートが発生する。

図１７は、ハイサイドスイッチに流れる電流を制限するための第２の方法を示した波形図である。図１７を参照して、時刻ｔ１〜ｔ４は、図１６に示した時刻ｔ１〜ｔ４にそれぞれ対応する。第２の方法では、時刻ｔ２以後に、ＭＯＳトランジスタ１５のゲート電圧Ｖｇを、第１の方法よりも緩やかに低下させる。

第２の方法によれば、第１の方法に比べて、期間Δｔ１，Δｔ２がともに長くなる。期間Δｔ２を長くすることによって、電流Ｉ_０が緩やかに減少する。これにより第１の方法の場合に起こりうる、電源電圧のオーバーシュートを抑制できる。しかし、第２の方法によれば、期間Δｔ１も長くなる。期間Δｔ１の間は、電流Ｉ_０が増加する。したがって、電流Ｉ_０の減少が開始されるまでに多くの電流が流れる。さらにピーク電流Ｉｐｅａｋも、第１の方法の場合のピーク電流より大きくなる。このため、サブ電源２の電源電圧が大きく低下する可能性がある。また、大電流がＭＯＳトランジスタ１５および負荷を流れるため、ＭＯＳトランジスタ１５および負荷が損傷することも起こりうる。

第１の方法のような、過電流が検出されたときに電流Ｉ_０を０（Ａ）付近まで急激に低下させる方法では、電源電圧のオーバーシュートの問題が生じ得る。一方、第２の方法によれば、期間Δｔ１，Δｔ２を一律に長くすることで電源電圧のオーバーシュートを防ぐことができたとしても、電源電圧の大幅な低下という問題が生じ得る。本発明の実施の形態では、これらの問題を解決することができる。

図１８は、本発明の実施の形態による電流を制限するための波形図である。図１８を参照して、時刻ｔ１〜ｔ４は、図１６および図１７に示される時刻ｔ１〜ｔ４にそれぞれ対応する。本発明の実施の形態では、電流Ｉ_０がしきい電流Ｉｔｈに達した場合（時刻ｔ２）、ゲート電圧降圧部３１がゲート電圧Ｖｇを電圧Ｖｈから電圧Ｖｍ（第３の電圧）に一旦低下させ、その後、ゲート電圧降圧部３２がゲート電圧Ｖｇを電圧Ｖｍから電圧Ｖｌに低下させる。電圧Ｖｍは、電圧Ｖｈと電圧Ｖｌとの間の電圧である。ゲート電圧Ｖｇが電圧Ｖｈから電圧Ｖｍまで変化するときのゲート電圧Ｖｇの時間変化率は、ゲート電圧Ｖｇが電圧Ｖｍから電圧Ｖｌまで変化するときのゲート電圧Ｖｇの時間変化率より大きい。すなわち、ゲート電圧Ｖｇは電圧Ｖｈから電圧Ｖｍまで急速に低下し、その後、ゲート電圧Ｖｇは電圧Ｖｍから電圧Ｖｌまでゆっくりと低下する。

図１５に示した第２および第３の構成例によれば、スイッチ（トランジスタ４２Ｂ，４２Ｃ）をオンすることにより、ダイオード（あるいはダイオード接続されたＮチャネルＭＯＳトランジスタ）に電流が流れる。これにより、ゲート電圧Ｖｇを電圧Ｖｈから電圧Ｖｍまで急速に低下させることができる。したがって期間Δｔ１を短くすることができる。期間Δｔ１を短くすることで、第１および第２の方法に比べて電流Ｉ_０の減少を早く始めることができる。これにより、ピーク電流Ｉｐｅａｋを下げることができるとともに、大電流が流れる期間も短くなる。したがって電源電圧の低下量を小さくすることができる。

一方、ゲート電圧Ｖｇが電圧Ｖｍまで低下すると、ゲート電圧降圧部３２が、ゲート電圧Ｖｇを低下させる。この場合、ゲート電圧Ｖｇは、チャージポンプ３０から出力される電流と、抵抗素子３７に流れる電流（抵抗素子３７が引き抜く電流）とのバランスによって決定される。ゲート電圧降圧部３２により、ゲート電圧Ｖｇが電圧ＶｍからＶｌまで緩やかに低下するので、電流Ｉ_０も緩やかに低下して制限電流Ｉｌｉｍｉｔに到達する。電流Ｉ_０が緩やかに減少するので、電源電圧がオーバーシュートした場合であっても電源電圧の上昇分を小さくすることができる。

このように本発明の実施の形態によれば、過電流検出および電流制限の際における電源電圧の変化を抑制することができる。したがって、サブ電源２に接続された電源ラインに配置される回路（ＭＯＳトランジスタ１５、負荷２００および他のＩＣなど）の損傷を防止できる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１メイン電源、２サブ電源、３処理ブロック、４インターフェイス回路、５回路基板、６制御回路、１０ハイサイドスイッチ回路、１０Ａ半導体チップ、１１入力端子、１２出力端子、１３過電流モニタ端子、１４イネーブル端子、１５，２５，３６，４２Ａ〜４２Ｃトランジスタ、１５ＡパワーＭＯＳトランジスタ領域、１５Ｄドレイン電極、１５Ｄ１第１のドレイン電極部、１５Ｄ２第２のドレイン電極部、１５Ｓソース電極、１５Ｓ１第１のソース電極部、１５Ｓ２第２のソース電極部、１６ゲート制御部、１７温度保護回路、１７Ａ回路領域、１８低電圧保護回路、２０過電流検出部、２１検出抵抗、２２比較器、３０チャージポンプ、３１，３２ゲート電圧降圧部、３３ＯＲ回路、３５，３７抵抗素子、３８接続点、４１，４１Ｂ，４１Ｃ定電圧回路、４１Ａ電源、４２スイッチ、４３高電圧端子、４４低電圧端子、１００電子機器、１５１Ｐ型半導体基板、１５２Ｎ型エピタキシャル層、１５３Ｐ型ウェル、１５４，１５６Ｐ型拡散領域、１５５，１５７，１５８Ｎ型拡散領域、１５９ゲート電極、１６０接地配線、１６１パッド、２００負荷、Ｄ１，Ｄ２ダイオード、ＤＰドレインパッド領域、Ｍ１，Ｍ２ＮチャネルＭＯＳトランジスタ、Ｎ１第１の端子、Ｎ２第２の端子、ＳＰソースパッド領域、Ｔｒトランジスタ素子。

Claims

電源から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを備え、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、前記第１の電圧から、前記第１の電圧と前記第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧が前記第３の電圧に達した後に、前記制御電圧を前記第３の電圧から前記第２の電圧まで第２の時間変化率で低下させ、
前記第１の時間変化率は、前記第２の時間変化率よりも大きい、ハイサイドスイッチ回路。
前記ハイサイドスイッチ回路は、
前記入力端子に印加される電圧を昇圧して、前記第１の電圧を前記トランジスタの制御電極に印加する一方、前記過電流検出部の出力により停止するチャージポンプをさらに備え、
前記第１の降圧回路は、
接地ノードおよび前記トランジスタの制御電極の少なくとも一方に接続されて、前記過電流検出部の出力に応じてオンする第１のスイッチと、
前記第１のスイッチを介して前記接地ノードと前記トランジスタの前記制御電極との間に電気的に接続されることにより、前記制御電極に前記第３の電圧を印加する定電圧回路とを含み、
前記第２の降圧回路は、
前記チャージポンプと前記制御電極との接続点から前記接地ノードに向けて電流を流すための抵抗素子と、
前記過電流検出部の出力によりオンして、前記接続点から前記抵抗素子を介して前記接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む、請求項１に記載のハイサイドスイッチ回路。
前記定電圧回路は、
前記トランジスタの前記制御電極から前記接地ノードに向かう向きに順方向電流を流すように配置された、少なくとも１つのダイオードを含む、請求項２に記載のハイサイドスイッチ回路。
前記定電圧回路は、
前記トランジスタの前記制御電極から前記接地ノードに向かう向きに順方向電流を流すように配置された、少なくとも１つのダイオード接続されたトランジスタを含む、請求項２に記載のハイサイドスイッチ回路。
電源から負荷に電流を供給するためのインターフェイス回路であって、
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを備え、
前記ハイサイドスイッチ回路は、
電源から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを含み、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、前記第１の電圧から、前記第１の電圧と前記第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧が前記第３の電圧に達した後に、前記制御電圧を前記第３の電圧から前記第２の電圧まで第２の時間変化率で低下させ、
前記第１の時間変化率は、前記第２の時間変化率よりも大きい、インターフェイス回路。
負荷に電流を供給するための電源と、
前記電源と前記負荷とを接続するためのインターフェイス回路とを備え、
前記インターフェイス回路は、
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを含み、
前記ハイサイドスイッチ回路は、
電源から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを含み、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、前記第１の電圧から、前記第１の電圧と前記第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧が前記第３の電圧に達した後に、前記制御電圧を前記第３の電圧から前記第２の電圧まで第２の時間変化率で低下させ、
前記第１の時間変化率は、前記第２の時間変化率よりも大きい、電子機器。