JP2012081629A - 記憶装置、ホスト装置、回路基板、液体容器及びシステム - Google Patents

Abstract

【課題】書き込み処理時間を短縮できる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供すること。
【解決手段】記憶装置１００は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う制御部１１０と、ホスト装置４００からのデータが書き込まれる記憶部１２０と、記憶部１２０のアクセス制御を行う記憶制御部１３０とを含む。制御部１１０は、第１のモードでは、データ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示すると共に、記憶部１２０に対して正常にデータが書き込まれた場合に、ホスト装置４００に対してアクノリッジを返信する。第２のモードでは、データ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示し、ホスト装置４００に対してアクノリッジを返信しない。
【選択図】図１

Description

本発明は、記憶装置、ホスト装置、回路基板、液体容器及びシステム等に関する。

インクジェット方式のプリンターで用いられるインクカートリッジ（液体容器）には、記憶装置が設けられているものがある。この記憶装置には、例えばインクの色やインク消費量などの情報が格納される。インク消費量に関するデータは、プリンター本体（ホスト装置）から記憶装置に送信され、記憶装置に含まれる不揮発性メモリーなどに書き込まれる。このようなプリンターにおいて、例えば停電やコンセントの引き抜きなどで電源が遮断されると、インク消費量などの情報を書き込めないという問題がある。

この問題に対して、例えば特許文献１には、電源遮断時に記憶装置に必要なデータを記憶装置に書き込む手法が開示されている。

しかしながらこの手法では、用いられるインクカートリッジの個数が多くなると書き込み処理の全体の時間が長くなり、限られた電源保持時間内に書き込み処理を完了することが難しくなるなどの課題があった。

特開２００１−１８７４６１号公報

本発明の幾つかの態様によれば、書き込み処理時間を短縮できる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供できる。

本発明の一態様は、バスを介して接続されるホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しない記憶装置に関係する。

本発明の一態様によれば、第１のモードでは、記憶部に対して正常にデータが書き込まれた場合に、記憶装置がホスト装置に対してアクノリッジを返信することができるから、ホスト装置は各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が記憶装置からのアクノリッジ返信を待たずに、すなわち記憶部へのデータ書き込みが完了するまで待たずに、次の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。

また本発明の一態様では、リセット端子を含み、前記制御部は、データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断してもよい。

このようにすれば、制御部は、リセット端子の電圧レベルに基づいて、第１のモード又は第２のモードのいずれかを選択することができる。リセット端子の電圧レベルは、ホスト装置により設定されるから、制御部の動作モードはホスト装置により設定することができる。

また本発明の一態様では、クロック端子と、データ端子とを含み、前記制御部は、前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセット解除を指示する論理レベルである場合に、前記動作モードが前記第１のモードであると判断し、前記クロック端子の電圧レベルが第１の論理レベルであり、且つ、前記記憶部に対して正常にデータが書き込まれた場合に、前記データ端子に対して前記アクノリッジを表す論理レベルの信号を出力してもよい。

このようにすれば、ホスト装置がリセット端子の電圧レベルを、リセット解除を指示する論理レベルに設定することで、記憶装置の動作モードを第１のモードに設定することができる。またホスト装置がクロック端子の電圧レベルを第１の論理レベルに設定することで、ホスト装置がアクノリッジを受信可能な状態であることを記憶装置に対して通知することができる。またホスト装置は、データ端子の電圧レベルに基づいてアクノリッジの有無を判断することができる。

また本発明の一態様では、前記制御部は、前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセットを指示する論理レベルになった場合に、前記動作モードが前記第２のモードであると判断してもよい。

このようにすれば、ホスト装置がリセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、記憶装置の動作モードを第２のモードに設定することができる。

また本発明の一態様では、前記制御部は、前記内部アクノリッジ待ち期間において、コマンド非受付状態に移行してもよい。

このようにすれば、記憶装置は、内部アクノリッジ待ち期間において、ホスト装置からの他の記憶装置に対するコマンドの影響を受けずに、記憶部へのデータ書き込みを行うことができる。

本発明の他の態様は、バスを介して接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御する制御部とを含み、前記通信処理部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行するホスト装置に関係する。

本発明の他の態様によれば、第１のモードでは、通信処理部は、第ｍの記憶装置からのアクノリッジを受け取ることができるから、ホスト装置は各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が第ｍの記憶装置からのアクノリッジ返信を待たずに、すなわち記憶部へのデータ書き込みが完了するまで待たずに、第ｍ＋１の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。

また本発明の他の態様では、リセット端子を含み、前記通信処理部は、前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記リセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、前記動作モードが前記第２のモードであることを前記第ｍの記憶装置に対して通知してもよい。

このようにすれば、ホスト装置は、リセット端子の電圧レベルをリセットを指示する論理レベルに設定することで、第ｍの記憶装置の動作モードを第２のモードに設定することができる。

また本発明の他の態様では、クロック端子を含み、前記通信処理部は、前記第１のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記クロック端子の電圧レベルを第１の論理レベルに設定し、前記第２のモードでは、前記データパケット送信後に前記クロック端子の電圧レベルを第２の論理レベルに設定してもよい。

このようにすれば、クロック端子の電圧レベルを第１の論理レベルに設定することで、ホスト装置がアクノリッジを受信可能な状態であることを第ｍの記憶装置に対して通知することができる。またクロック端子の電圧レベルを第２の論理レベルに設定することで、ホスト装置がアクノリッジを受信不可能な状態であることを第ｍの記憶装置に対して通知することができる。

また本発明の他の態様では、前記第２のモードでは、前記第ｍの記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、前記第ｍの記憶装置に対するデータパケットを送信してから前記第ｍ＋１の記憶装置に対する前記データ書き込みコマンドを送信するまでの期間である送信待ち期間の長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭであってもよい。

このようにすれば、第ｍの記憶装置に対する書き込み必要期間の経過前に、第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信することができるから、複数の記憶装置に対する書き込み処理の全体の時間を短縮することができる。

本発明の他の態様は、上記いずれかに記載の記憶装置を含む回路基板に関係する。

本発明の他の態様は、上記いずれかに記載の記憶装置を含む液体容器に関係する。

本発明の他の態様は、ホスト装置と、バスを介して前記ホスト装置と接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置とを含み、前記ホスト装置は、前記第１の記憶装置〜前記第ｎの記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御するホスト制御部とを含み、前記通信処理部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行し、前記第ｍの記憶装置は、前記ホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しないシステムに関係する。

また本発明の他の態様では、前記ホスト装置は、ホスト側リセット端子を含み、前記通信処理部は、前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記ホスト側リセット端子の電圧レベルを、リセットを指示する論理レベルに設定し、前記第ｍの記憶装置は、リセット端子を含み、前記制御部は、データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断してもよい。

記憶装置及びホスト装置の基本的な構成例。 第１のモードの動作を説明するタイミングチャート。 第１のモードによるデータ書き込み処理の全体を説明するタイミングチャート。 第２のモードの動作を説明するタイミングチャート。 第２のモードによるデータ書き込み処理の全体を説明するタイミングチャート。 システムの基本的な構成例。 液体容器の詳細な構成例。 図８（Ａ）、図８（Ｂ）は、回路基板の詳細な構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．記憶装置及びホスト装置
図１に本実施形態の記憶装置及びホスト装置の基本的な構成例を示す。本実施形態の記憶装置１００は、制御部１１０、記憶部１２０、記憶制御部１３０、クロック端子ＴＣＫ、データ端子ＴＤＡ、リセット端子ＴＲＳＴを含む。また、本実施形態のホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡ、リセット端子ＨＲＳＴを含む。なお、本実施形態の記憶装置及びホスト装置は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

記憶装置１００（１００−１〜１００−ｎ（ｎは２以上の整数））は、バスＢＳを介してホスト装置４００と接続される。バスＢＳは、例えば図１に示すように、クロック信号線ＳＣＫ、データ信号線ＳＤＡ、リセット信号線ＸＲＳＴを含む。クロック信号線ＳＣＫを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してクロックを供給する。また、データ信号線ＳＤＡを介して、ホスト装置４００と各記憶装置１００との間でデータ等のやり取りが行われる。また、リセット信号線ＸＲＳＴを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してリセット信号を出力する。

複数の記憶装置１００−１〜１００−ｎは各々ＩＤ情報を有し、ホスト装置４００は、このＩＤ情報を指定することで、複数の記憶装置１００−１〜１００−ｎのうちの１つの記憶装置に対してコマンドやデータを送信することができる。例えば図１では、第１の記憶装置１００−１のＩＤ情報はＩＤ＝１であり、第２の記憶装置１００−２のＩＤ情報はＩＤ＝２である。

記憶装置１００は、クロック端子ＴＣＫ（広義には第１の端子）、データ端子ＴＤＡ（広義には第２の端子）及びリセット端子ＴＲＳＴ（広義には第３の端子）を含む。クロック端子ＴＣＫにはクロック信号線ＳＣＫが接続され、データ端子ＴＤＡにはデータ信号線ＳＤＡが接続され、リセット端子ＴＲＳＴにはリセット信号線ＸＲＳＴが接続される。

記憶装置１００の制御部１１０は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う。具体的には、例えば図１に示すように、ホスト装置４００からのクロック及びリセット信号に基づいて、データ信号線ＳＤＡを介してホスト装置４００から送信されるコマンドや書き込みデータなどを受信し、またデータ信号線ＳＤＡを介してホスト装置４００に対して記憶部１２０から読み出されたデータや後述するアクノリッジ（Acknowledge）などを送信する。

記憶部１２０は、例えばＥＥＰＲＯＭや強誘電体メモリーなどの不揮発性メモリー装置であって、ホスト装置４００からのデータが書き込まれる。記憶制御部１３０は、記憶部１２０のアクセス制御を行う。

制御部１１０は、例えばＩＤコンパレーターＩＤ＿ＣＯＭＰ、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬ、オペレーションコードデコーダーＯＰＣＤＥＣ、アドレスカウンターＡＤＤＲ＿ＣＯＵＮＴを含む。ＩＤコンパレーターＩＤ＿ＣＯＭＰは、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致するか否かを比較する。一致する場合には、オペレーションコードデコーダーＯＰＣＤＥＣに対してイネーブル信号を出力し、オペレーションコードデコーダーＯＰＣＤＥＣはホスト装置４００から送信されたコマンド（オペレーションコード）をデコードする。一方、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致しない場合には、送信されたコマンドは無視される。

具体的には、ホスト装置４００から送信されたコマンドが書き込みコマンドである場合には、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、ホスト装置４００からの書き込みデータを受信し、受信した書き込みデータｄａｔａを記憶制御部１３０に出力する。記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの書き込み命令ｗｒに基づいて、メモリーデータｍ＿ｄａｔａを記憶部１２０に書き込む。この書き込む際のアドレス情報ａｄｄｒは、ホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、書き込みデータはシーケンシャルに、すなわち送信された順番に記憶部１２０の連続するアドレスに書き込まれる。書き込みデータが記憶部１２０に正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ（Acknowledge）ｉ＿ａｃｋをＩ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬに出力する。

ホスト装置４００から送信されたコマンドが読み出しコマンドである場合には、記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの読み出し命令ｒｄに基づいて、記憶部１２０からメモリーデータｍ＿ｄａｔａを読み出す。この読み出す際のアドレス情報ａｄｄｒもホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、シーケンシャルに読み出される。

制御部１１０は、動作モードとして第１、第２のモード（第１、第２の動作モード）を有する。第１のモードでは、制御部１１０は、ホスト装置４００からのデータ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示すると共に、記憶部１２０に対して正常にデータが書き込まれた場合に、ホスト装置４００に対してアクノリッジＡＣＫを返信する。このアクノリッジＡＣＫは、データが記憶部１２０に正常に書き込まれたことをホスト装置４００に通知するためのものである。ホスト装置４００は、アクノリッジＡＣＫを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。

一方、第２のモードでは、ホスト装置４００からのデータ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。この第２のモードでは、ホスト装置４００が、各記憶装置においてデータが正常に書き込まれたか否かを知ることができないが、後述するように、バスに接続された複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。

上記の動作モード（第１、第２のモード）は、後述するホスト装置４００の通信処理部４１０の動作モードに基づいて設定される。すなわち、制御部１１０は、データパケット受信後の、記憶制御部１３０からの内部アクノリッジｉ＿ａｃｋを待つ期間である内部アクノリッジ待ち期間ＩＡＫＷにおいて、リセット端子ＴＲＳＴの電圧レベルに基づいて、動作モードが第１のモードであるか、或いは第２のモードであるかを判断する。これについては、後で具体的に説明する。

制御部１１０の動作モード（第１、第２のモード）は、例えばステートマシンなどで実現することができる。具体的には、このステートマシンは、書き込みコマンドや内部アクノリッジｉ＿ａｃｋやリセット端子ＴＲＳＴの電圧レベル（リセット信号）などの入力に基づいて状態（ステート）遷移し、遷移先のステートにおいて所定の命令（例えばデータ書き込み命令やアクノリッジＡＣＫ返信命令など）を出力する。

ホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡ、リセット端子ＨＲＳＴを含む。通信処理部４１０は、バスＢＳを介して接続される複数の記憶装置１００−１〜１００−ｎとの通信処理を行う。制御部４２０は、通信処理部４１０を制御する。

通信処理部４１０は、動作モードとして第１、第２のモードを有する。第１のモードでは、通信処理部４１０は、第１〜第ｎの記憶装置１００−１〜１００−ｎのうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置１００−ｍに対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫ返信を待つステートに移行する。そして第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫを受け取った後、第ｍ＋１の記憶装置１００−ｍ＋１に対してデータ書き込みコマンド及びデータを送信する。ホスト装置４００は、アクノリッジＡＣＫを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。

一方、第２のモードでは、通信処理部４１０は、第ｍの記憶装置１００−ｍに対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫ返信を待つことなく、第ｍ＋１の記憶装置１００−ｍ＋１に対するデータ書き込みコマンド及びデータを送信するステートに移行する。この第２のモードでは、ホスト装置４００は、各記憶装置においてデータが正常に書き込まれたか否かを知ることができないが、後述するように、バスに接続された複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。

通信処理部４１０は、第２のモードでは、第ｍの記憶装置１００−ｍに対するデータパケット送信後に、リセット端子ＨＲＳＴの電圧レベルを、リセットを指示する論理レベルに設定することで、動作モードが第２のモードであることを第ｍの記憶装置１００−ｍに対して通知する。そして第ｍの記憶装置１００−ｍの制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいて、リセット端子ＴＲＳＴの電圧レベルに基づいて、動作モードが第１のモードであるか、或いは第２のモードであるかを判断することができる。

本実施形態の記憶装置及びホスト装置によれば、第１のモードでは、ホスト装置が各記憶装置からのアクノリッジを受け取ることができるから、各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が各記憶装置からのアクノリッジ返信を待たずに、次の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。

２．第１のモードによる書き込み処理
図２は、本実施形態の記憶装置における第１のモードの動作を説明するタイミングチャートである。図２には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、２つの記憶装置（ＩＤ＝１、２）における制御部１１０、記憶部１２０の動作状態及び内部信号ｗｒ、ｉ＿ａｃｋの信号波形とを示す。

図２において、Ｉ及びＩＤＬはアイドル期間、ＩＤＣはＩＤ認識期間、Ｃ及びＣＭＤはコマンド認識期間、Ｄ及びＤＡＴはデータ受信期間、ＩＡＫＷは内部アクノリッジ待ち期間、ＭＷＲＴはメモリー書き込み期間、ＡＫＳはアクノリッジ返信期間、Ｒはリセット期間、Ｎは受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識するＩＤ不一致認識期間を示す。

リセット信号ＸＲＳＴがＨレベル（高電位レベル、広義には第１の論理レベル）である場合に、記憶装置１００はリセット解除状態であり、リセット信号ＸＲＳＴがＬレベル（低電位レベル、広義には第２の論理レベル）である場合に、記憶装置１００はリセット状態である。リセット信号ＸＲＳＴがＨレベルである期間、すなわちリセットが解除されている期間において、制御部１１０が動作状態（アクティブ状態）であり、ホスト装置４００からのコマンド及びデータを受信し、またホスト装置４００に対しアクノリッジＡＣＫを送信することができる。

最初に、ホスト装置４００は、リセット信号ＸＲＳＴをＬレベルからＨレベルに設定して記憶装置のリセットを解除する。そして制御部１１０は、アイドル状態になる（図２のＩで示す期間）。

次にホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。図２に示すように、例えばＩＤ情報はＩ０〜Ｉｉ（ｉは自然数）のｉ＋１ビットで構成され、これにパリティビットＩＰが付加される。また例えば書き込みコマンドはＣ０〜Ｃｊ（ｊは自然数）のｊ＋１で構成され、これにパリティビットＣＰが付加される。また例えばデータはＤ０〜Ｄｋのｋ＋１ビットで構成され、これにパリティビットＤＰが付加される。パリティビットＩＰ、ＣＰ、ＤＰは、パリティチェックのために付加されるビットであって、１の個数が常に偶数若しくは奇数となるように付加されるビットである。

第１の記憶装置（ＩＤ＝１）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、ＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識する。続くコマンド認識期間ＣＭＤにおいて、オペレーションコードデコーダーＯＰＣＤＥＣは、受信したコマンドが書き込みコマンドであることを認識する。次のデータ受信期間ＤＡＴにおいて、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、データを受信して記憶制御部１３０に出力する。そしてオペレーションコードデコーダーＯＰＣＤＥＣは、記憶制御部１３０に対して書き込み信号ｗｒを出力し、メモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。データが正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ信号ｉ＿ａｃｋを制御部１１０に出力する。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、ホスト装置４００に対してアクノリッジＡＣＫを返信する（図２のＡＫＳで示す期間）。

ホスト装置４００の通信処理部４１０は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信した後、クロック信号ＳＣＫをＨレベルに保持する。こうすることで、ホスト装置４００がアクノリッジＡＣＫを受信可能な状態であることを記憶装置１００に対して通知することができる。そしてホスト装置４００がアクノリッジＡＣＫを受信すると、クロック信号ＳＣＫをＬレベルに戻し、次にリセット信号ＸＲＳＴをＬレベルに設定して記憶装置１００をリセットする（図２のＲで示す期間）。

一方、第２の記憶装置（ＩＤ＝２）の制御部１１０は、最初のＩＤ認識期間において、受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識する（図２のＮで示す期間）。そして、コマンド及びデータを受信せずに、アイドル期間ＩＤＬになる。次のＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信する（図２のＣ、Ｄで示す期間）。そしてメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。データが正常に書き込まれた場合には、内部アクノリッジ信号ｉ＿ａｃｋが出力され、制御部１１０は、ホスト装置４００に対してアクノリッジＡＣＫを返信する（図２のＡＫＳで示す期間）。

以上に説明したように、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＨレベル（広義には、リセット解除を指示する論理レベル）である場合に、動作モードが第１のモードであると判断する。そしてクロック端子ＴＣＫの電圧レベルがＨレベル（広義には、第１の論理レベル）であり、且つ、記憶部１２０に対して正常にデータが書き込まれた場合に、データ端子ＴＤＡに対してアクノリッジＡＣＫを表す論理レベル（例えば図２ではＨレベル）の信号を出力する。

またホスト装置４００の通信処理部４１０は、第１のモードでは、記憶装置１００に対するデータパケット送信後にクロック端子ＨＣＫの電圧レベルをＨレベル（広義には、第１の論理レベル）に設定する。こうすることで、ホスト装置４００がアクノリッジＡＣＫを受信可能な状態であることを記憶装置１００に対して通知することができる。

図３は、４個の記憶装置（ＩＤ＝１〜４）がバスに接続される場合について、第１のモードによるデータ書き込み処理の全体を説明するタイミングチャートである。図３には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、ホスト装置４００及び各記憶装置１００の動作状態（ステート）とを示す。なお、記憶装置が４個以外の場合であっても、図３と同様に処理を行うことができる。

図３において、ＩＣＤはＩＤ情報、コマンド及びデータの送信期間（又は受信期間）、ＡＣＫＷはアクノリッジ待ち期間、ＡＫＲはアクノリッジ受信期間、ＲＳはリセット信号ＸＲＳＴをアクティブにする期間、Ｉ及びＩＤＬはアイドル期間、ＩＡＫＷは内部アクノリッジ待ち期間、ＭＷＲＴはメモリー書き込み期間、ＡＫＳはアクノリッジ返信期間、Ｒはリセット期間、Ｎは受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識するＩＤ不一致認識期間を示す。

図３に示すように、第１のモードでは、ホスト装置４００から第１の記憶装置（ＩＤ＝１）にデータが送信され、記憶部１２０へのデータ書き込みが正常に実行された後、第１の記憶装置１００−１からホスト装置４００に対してアクノリッジＡＣＫが返信される。そして第２〜第４の記憶装置（ＩＤ＝２〜４）についても同様に書き込み処理が行われる。

第１のモードでは、データの受信が完了してから、メモリー書き込み期間ＭＷＲＴ、すなわち書き込み必要期間ＴＭの経過後に、記憶装置からアクノリッジＡＣＫが返信される。そしてホスト装置はアクノリッジＡＣＫを受け取ってから、次の記憶装置へのデータ書き込み処理を開始する。このために、書き込み必要期間の長さをｔＴＭとした場合に、例えば図３に示すように４個の記憶装置が接続される場合では、データ等の通信に要する時間の他に、さらに４×ｔＴＭの時間が必要になる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えば１個の記憶装置に対するデータ等の通信に要する時間は約１００μｓであるが、書き込み必要期間の長さｔＴＭは約５ｍｓである。従って、図３では、全体の書き込み必要期間の長さは約２０ｍｓになる。

このように第１のモードでは、ホスト装置が各記憶装置からのアクノリッジＡＣＫを受け取ることができるから、各記憶装置についてデータが正常に書き込まれたか否かを判断することができるが、その一方で全体の書き込み処理時間が長くなる。

３．第２のモードによる書き込み処理
図４は、本実施形態の記憶装置における第２のモードの動作を説明するタイミングチャートである。図４には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、２つの記憶装置（ＩＤ＝１、２）における制御部１１０、記憶部１２０の動作状態及び内部信号ｗｒ、ｉ＿ａｃｋの信号波形とを示す。なお、図４における符号は、図２に示したものと同じであるから、ここでは説明を省略する。

最初に、ホスト装置４００は、リセット信号ＸＲＳＴをＬレベルからＨレベルに設定して記憶装置のリセットを解除する。そして制御部１１０は、アイドル状態になる。次にホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。

第１の記憶装置（ＩＤ＝１）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、ＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識する。続くコマンド認識期間ＣＭＤにおいて、オペレーションコードデコーダーＯＰＣＤＥＣは、受信したコマンドが書き込みコマンドであることを認識する。次のデータ受信期間ＤＡＴにおいて、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、データを受信して記憶制御部１３０に出力する。そしてオペレーションコードデコーダーＯＰＣＤＥＣは、記憶制御部１３０に対して書き込み信号ｗｒを出力し、メモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。

ホスト装置４００の通信処理部４１０は、第１の記憶装置（広義には第ｍの記憶装置）に対するデータパケット送信後に、クロック端子ＨＣＫの電圧レベルをＬレベル（広義には、第２の論理レベル）に設定する。次にリセット信号ＸＲＳＴをＬレベルに設定してバスをリセットする。そしてリセット信号ＸＲＳＴをＨレベルに戻してバスのリセットを解除した後、第２の記憶装置（ＩＤ＝２）に対してＩＤ情報、書き込みコマンド及びデータの送信を開始する。

ホスト装置４００の通信処理部４１０は、第１の記憶装置（広義には第ｍの記憶装置）に対するデータパケット送信後にリセット端子ＨＲＳＴの電圧レベルをＬレベル（広義には、リセットを指示する論理レベル）に設定することで、動作モードが第２のモードであることを第１の記憶装置（広義には第ｍの記憶装置）に対して通知する。

第１の記憶装置（ＩＤ＝１）の制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＬレベル（広義には、リセットを指示する論理レベル）になった場合に、動作モードが第２のモードであると判断する。そして第２のモードであると判断した制御部１１０は、記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。

第１の記憶装置（ＩＤ＝１）のメモリー書き込み期間ＭＷＲＴ（内部アクノリッジ待ち期間ＩＡＫＷ）において、すなわち第１の記憶装置のメモリー書き込み中に、第２の記憶装置（ＩＤ＝２）に対するデータの送信処理が並行して実行される。このようにしても、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいては、ホスト装置４００からのコマンドを受け付けないから、第２の記憶装置（ＩＤ＝２）に対するデータの送信処理によって第１の記憶装置（ＩＤ＝１）のメモリー書き込み処理が影響を受けることはない。

第１の記憶装置（ＩＤ＝１）のメモリー書き込みが正常に実行された場合には、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが制御部１１０に対して出力される。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、アクノリッジＡＣＫを返信することなく、リセット状態に設定される。

第２の記憶装置（ＩＤ＝２）についても、第１の記憶装置と同様にして、メモリー書き込み期間ＭＷＲＴにおいて記憶部１２０への書き込み処理が実行され、正常に書き込まれた場合には記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが制御部１１０に対して出力される。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、アクノリッジＡＣＫを返信することなく、リセット状態に設定される。

以上に説明したように、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＬレベル（広義には、リセットを指示する論理レベル）になった場合に、動作モードが第２のモードであると判断する。そして記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。

ホスト装置４００の通信処理部４１０は、第２のモードでは、第ｍの記憶装置に対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置からのアクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行する。また通信処理部４１０は、第ｍの記憶装置に対するデータパケット送信後にリセット端子ＨＲＳＴの電圧レベルをＬレベル（広義には、リセットを指示する論理レベル）に設定することで、動作モードが第２のモードであることを第ｍの記憶装置に対して通知することができる。

図５は、４個の記憶装置（ＩＤ＝１〜４）がバスに接続される場合について、第２のモードによるデータ書き込み処理の全体を説明するタイミングチャートである。図５には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、ホスト装置４００及び各記憶装置１００の動作状態（ステート）とを示す。なお、記憶装置が４個以外の場合であっても、図５と同様に処理を行うことができる。図５における符号は、図３に示したものと同じであるから、ここでは説明を省略する。

図５に示すように、第２のモードでは、ホスト装置４００による第１の記憶装置（ＩＤ＝１）への送信処理の後、送信待ち期間ＴＷの経過後に、第２の記憶装置（ＩＤ＝２）への送信処理が開始される。そして同様に、第３、第４の記憶装置（ＩＤ＝３、４）に対して送信処理が実行される。

第１の記憶装置では、ホスト装置４００からデータを受信した後のメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０への書き込み処理が実行される。そしてこの書き込み処理と並行して、第２の記憶装置においてデータの受信処理が行われ、メモリー書き込み処理が開始される。このように第１〜第４の記憶装置の書き込み処理が並行して行われるから、全体の書き込み処理時間を短縮することができる。

具体的には、データ等の通信時間をｔＣＯＭ、送信待ち期間ＴＷの長さをｔＴＷ、メモリーへの書き込み必要期間ＴＭの長さをｔＴＭとした場合に、例えば図５では全体の書き込み処理時間は、４×ｔＣＯＭ＋３×ｔＴＷ＋ｔＴＭで与えられる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えばｔＣＯＭ及びｔＴＷは約１００μｓであり、ｔＴＭは約５ｍｓであるから、全体の書き込み処理時間は、約５．７ｍｓになる。上述したように第１のモードでは、全体の書き込み処理時間は４×ｔＴＭ＝２０ｍｓより長くなるから、第２のモードを用いることで、全体の書き込み処理時間を短縮することができる。

以上に説明したように、第２のモードでは、第ｍの記憶装置に対してデータを書き込むための書き込み必要期間ＴＭの長さをｔＴＭとし、第ｍの記憶装置に対するデータパケットを送信してから第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信するまでの期間である送信待ち期間ＴＷの長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭである。このようにすることで、第ｍの記憶装置に対する書き込み必要期間ＴＭの経過前に、第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信することができるから、バスに接続された複数の記憶装置に対する書き込み処理の全体の時間を短縮することができる。

４．システム、液体容器及び回路基板
図６に本実施形態のシステムの基本的な構成例を示す。本実施形態のシステムは、例えばインクジェット方式のプリンターなどであって、第１の記憶装置１００−１〜第ｎ（ｎは２以上の整数）の記憶装置１００−ｎ、記憶装置が実装されるｎ個の回路基板２００−１〜２００−ｎ、回路基板を備えるｎ個の液体容器３００−１〜３００−ｎ及びホスト装置４００を含む。なお、本実施形態のシステムは図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

以下では、ホスト装置４００がインクジェット方式のプリンター本体であり、液体容器３００がインクカートリッジであり、回路基板２００がインクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、回路基板は、他の装置、容器、回路基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、回路基板はメモリーカードに設けられた回路基板であってもよい。

第１の記憶装置１００−１〜第ｎの記憶装置１００−ｎは、それぞれリセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＳＳを含む。これらｎ個の記憶装置１００−１〜１００−ｎの各々は、記憶部１２０（例えば不揮発性メモリー等）を含み、それぞれの記憶部１２０にはｎ個の液体容器（例えばインクカートリッジ等）３００−１〜３００−ｎを識別するためのＩＤ（Identification)情報（例えばＩＤ＝１、ＩＤ＝２、ＩＤ＝３など）が記憶されている。ＩＤは、液体容器が収容する液体の色などの種類毎に異なるものが付与される。また記憶部１２０には、液体容器のインク残量（又はインク消費量）などのデータが、ホスト装置４００により書き込まれる。

ホスト装置４００は、例えばプリンター本体などであって、ホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＳＳを含む。

上述したように、本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置（プリンター本体）４００が、バスに接続された複数の記憶装置の各記憶装置１００に対してデータを書き込む処理において、２つの動作モード（第１、第２のモード）のいずれかを選択することができる。

第１のモードでは、ホスト装置４００が、各記憶装置１００からのアクノリッジＡＣＫを受信することができるから、各記憶装置１００においてデータが正常に書き込まれたことを認識することができる。従って、例えばプリンターが通常に使用されている場合などでは、第１のモードによる書き込み処理を行うことで、正常にデータが書き込まれなかった記憶装置に対して再書き込み処理（リトライ）を行うことができる。その結果、記憶装置に記憶されたデータ（インク残量など）の信頼性が高まるから、液体容器にインクが残っているにもかかわらず使用できないなどの不具合を低減することが可能になる。

一方、第２のモードでは、ホスト装置４００が、各記憶装置１００においてデータが正常に書き込まれたか否かを知ることができないが、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。従って、例えばプリンター使用中に停電した場合やユーザーが誤って電源コンセントを抜いてしまった場合などでは、第２のモードによる書き込み処理を行うことで、短い電源保持時間内に書き込み処理を完了することができる。その結果、電源保持のためのキャパシターの容量を小さくすることができるから、プリンター（システム）の製造コストを低減することなどが可能になる。

具体的には、例えば停電或いはコンセント引き抜き等による通常でない電源遮断が生じた場合には、プリンター本体（ホスト装置）の電源回路（図示せず）が通常でない電源遮断を検出し、制御部４２０はその検出結果に基づいて通信処理部４１０に対して第２のモードによるデータ書き込みを指示する。そして通信処理部４１０は、バスに接続された複数の記憶装置１００−１〜１００−ｎに対して第２のモードによるデータ書き込み処理を実行することができる。上述したように、第２のモードでは書き込み処理時間を短縮できるから、限られた電源保持時間内に全ての記憶装置に対する書き込みを完了することが可能になる。

図７に、本実施形態の液体容器（インクカートリッジ）３００の詳細な構成例を示す。液体容器３００の内部には、インクを収容するための図示しないインク室が形成される。また、液体容器３００には、インク室に連通するインク供給口３４０が設けられる。このインク供給口３４０は、液体容器３００がプリンターに装着された時に、印刷ヘッドユニットにインクを供給するためのものである。

液体容器３００は、回路基板２００を含む。回路基板２００には、本実施形態の記憶装置１００が設けられ、インク消費量などのデータの記憶やホスト装置４００とのデータ送受信を行う。回路基板２００は、例えばプリント基板により実現され、液体容器３００の表面に設けられる。回路基板２００には、第１の電源端子ＶＤＤ等の端子が設けられる。そして、液体容器３００がプリンターに装着された時に、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやり取りが行われる。

図８（Ａ）、図８（Ｂ）に、本実施形態の記憶装置１００が設けられた回路基板２００の詳細な構成例を示す。図８（Ａ）に示すように、回路基板２００の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、第１の電源端子ＶＤＤ、第２の電源端子ＶＳＳ、リセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２００に設けられた図示しない配線パターン層やスルーホールを介して、記憶装置１００に接続される。

図８（Ｂ）に示すように、回路基板２００の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置１００が設けられる。記憶装置１００は、例えば、フラッシュメモリーや強誘電体メモリー等を有する半導体記憶装置により実現できる。この記憶装置１００には、インク又は液体容器３００に関連する種々のデータが格納され、例えば、液体容器３００を識別するためのＩＤ情報やインクの消費量等のデータが格納される。インク消費量のデータは、液体容器３００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、液体容器３００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、ホスト装置、回路基板、液体容器及びシステムの構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ 記憶装置、１１０ 制御部、１２０ 記憶部、１３０ 記憶制御部、
２００ 回路基板、３００ 液体容器、３４０ インク供給口、４００ ホスト装置、
４１０ 通信処理部、４２０ 制御部、
ＩＤ＿ＣＯＭＰ ＩＤコンパレーター、Ｉ／Ｏ＿ＣＮＴＬ Ｉ／Ｏコントローラー、
ＯＰＣＤＥＣ オペレーションコードデコーダー、
ＡＤＤＲ＿ＣＯＵＮＴ アドレスカウンター、
ＳＣＫ クロック信号線、ＳＤＡ データ信号線、ＸＲＳＴ リセット信号線、
ＴＣＫ クロック端子、ＴＤＡ データ端子、ＴＲＳＴ リセット端子、
ＨＣＫ クロック端子、ＨＤＡ データ端子、ＨＲＳＴ リセット端子、
ＡＣＫ アクノリッジ、ｉ＿ａｃｋ 内部アクノリッジ、
ＴＭ 書き込み必要期間、ＴＷ 送信待ち期間

Claims (13)

1. バスを介して接続されるホスト装置との通信処理を行う制御部と、
   前記ホスト装置からのデータが書き込まれる記憶部と、
   前記記憶部のアクセス制御を行う記憶制御部とを含み、
   前記制御部は、
   動作モードとして第１のモードと第２のモードとを有し、
   前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、
   前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しないことを特徴とする記憶装置。
2. 請求項１において、
   リセット端子を含み、
   前記制御部は、
   データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断することを特徴とする記憶装置。
3. 請求項２において、
   クロック端子と、
   データ端子とを含み、
   前記制御部は、
   前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセット解除を指示する論理レベルである場合に、前記動作モードが前記第１のモードであると判断し、
   前記クロック端子の電圧レベルが第１の論理レベルであり、且つ、前記記憶部に対して正常にデータが書き込まれた場合に、前記データ端子に対して前記アクノリッジを表す論理レベルの信号を出力することを特徴とする記憶装置。
4. 請求項３において、
   前記制御部は、
   前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセットを指示する論理レベルになった場合に、前記動作モードが前記第２のモードであると判断することを特徴とする記憶装置。
5. 請求項２乃至４のいずれかにおいて、
   前記制御部は、
   前記内部アクノリッジ待ち期間において、コマンド非受付状態に移行することを特徴とする記憶装置。
6. バスを介して接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置との通信処理を行う通信処理部と、
   前記通信処理部を制御する制御部とを含み、
   前記通信処理部は、
   動作モードとして第１のモードと第２のモードとを有し、
   前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、
   前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行することを特徴とするホスト装置。
7. 請求項６において、
   リセット端子を含み、
   前記通信処理部は、
   前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記リセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、前記動作モードが前記第２のモードであることを前記第ｍの記憶装置に対して通知することを特徴とするホスト装置。
8. 請求項７において、
   クロック端子を含み、
   前記通信処理部は、
   前記第１のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記クロック端子の電圧レベルを第１の論理レベルに設定し、
   前記第２のモードでは、前記データパケット送信後に前記クロック端子の電圧レベルを第２の論理レベルに設定することを特徴とするホスト装置。
9. 請求項６乃至８のいずれかにおいて、
   前記第２のモードでは、
   前記第ｍの記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、前記第ｍの記憶装置に対するデータパケットを送信してから前記第ｍ＋１の記憶装置に対する前記データ書き込みコマンドを送信するまでの期間である送信待ち期間の長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭであることを特徴とするホスト装置。
10. 請求項１乃至５のいずれかに記載の記憶装置を含むことを特徴とする回路基板。
11. 請求項１乃至５のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
12. ホスト装置と、
    バスを介して前記ホスト装置と接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置とを含み、
    前記ホスト装置は、
    前記第１の記憶装置〜前記第ｎの記憶装置との通信処理を行う通信処理部と、
    前記通信処理部を制御するホスト制御部とを含み、
    前記通信処理部は、
    動作モードとして第１のモードと第２のモードとを有し、
    前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、
    前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行し、
    前記第ｍの記憶装置は、
    前記ホスト装置との通信処理を行う制御部と、
    前記ホスト装置からのデータが書き込まれる記憶部と、
    前記記憶部のアクセス制御を行う記憶制御部とを含み、
    前記制御部は、
    前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、
    前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しないことを特徴とするシステム。
13. 請求項１２において、
    前記ホスト装置は、ホスト側リセット端子を含み、
    前記通信処理部は、
    前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記ホスト側リセット端子の電圧レベルを、リセットを指示する論理レベルに設定し、
    前記第ｍの記憶装置は、リセット端子を含み、
    前記制御部は、
    データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断することを特徴とするシステム。

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