JP2012080033A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 33
- 238000001035 drying Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 69
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 55
- 238000011282 treatment Methods 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 48
- 239000005871 repellent Substances 0.000 claims description 34
- 230000002940 repellent Effects 0.000 claims description 27
- 239000000126 substance Substances 0.000 claims description 22
- 238000012545 processing Methods 0.000 claims description 21
- 230000007261 regionalization Effects 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005406 washing Methods 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000004140 cleaning Methods 0.000 abstract description 30
- 239000007788 liquid Substances 0.000 abstract description 22
- 239000000758 substrate Substances 0.000 description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 229910052710 silicon Inorganic materials 0.000 description 39
- 239000010703 silicon Substances 0.000 description 39
- 229910052581 Si3N4 Inorganic materials 0.000 description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 239000000243 solution Substances 0.000 description 25
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000004381 surface treatment Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 239000006087 Silane Coupling Agent Substances 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000001311 chemical methods and process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000001846 repelling effect Effects 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910021642 ultra pure water Inorganic materials 0.000 description 3
- 239000012498 ultrapure water Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- CABDFQZZWFMZOD-UHFFFAOYSA-N hydrogen peroxide;hydrochloride Chemical compound Cl.OO CABDFQZZWFMZOD-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000012487 rinsing solution Substances 0.000 description 2
- 238000006884 silylation reaction Methods 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000011162 core material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000008155 medical solution Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- XTUSEBKMEQERQV-UHFFFAOYSA-N propan-2-ol;hydrate Chemical compound O.CC(C)O XTUSEBKMEQERQV-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000002352 surface water Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/02041—Cleaning
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
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- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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Abstract
【課題】形成した微細パターンの乾燥工程での倒壊を防止する。
【解決手段】 被加工物に対して、第１パターンの形成領域と、前記第１パターンの形成領域に隣接して前記第１パターンに比べて少なくともパターン幅が広いかアスペクト比が小さい第２パターンの形成領域とを設ける構成の半導体装置の製造方法であって、最表面に第１の接触角を有する第１膜を配置した前記第１パターンと、最表面に前記第１の接触角よりも小さい第２の接触角を有する第２膜を配置した前記第２パターンを形成する工程と、前記第１パターンおよび第２パターンの形成領域を薬液により洗浄し、リンス液でリンスする工程と、リンスした前記第１パターン及び第２パターンを乾燥させる工程とを備える。
【選択図】図１
【解決手段】 被加工物に対して、第１パターンの形成領域と、前記第１パターンの形成領域に隣接して前記第１パターンに比べて少なくともパターン幅が広いかアスペクト比が小さい第２パターンの形成領域とを設ける構成の半導体装置の製造方法であって、最表面に第１の接触角を有する第１膜を配置した前記第１パターンと、最表面に前記第１の接触角よりも小さい第２の接触角を有する第２膜を配置した前記第２パターンを形成する工程と、前記第１パターンおよび第２パターンの形成領域を薬液により洗浄し、リンス液でリンスする工程と、リンスした前記第１パターン及び第２パターンを乾燥させる工程とを備える。
【選択図】図１
Description
本発明の実施形態は、半導体装置の製造方法に関する。
近年、半導体素子の微細化に伴い、リソグラフィの露光解像限界未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工膜のエッチングを行う方法が知られている。側壁パターン間のダミーパターンはウェット処理により除去される。このウェット処理後の乾燥処理の際に、側壁パターン間に入り込んだ薬液（又は純水）の表面張力により、側壁パターンが倒壊するという問題があった。
一方、ウエハ上の純水を、純水より表面張力の小さいＩＰＡ（イソプロピルアルコール）に置換してから乾燥することで、パターンの倒壊を防止する手法が知られている。しかし、ＩＰＡを用いても、上述のような方法で形成された微細パターンの倒壊を防止することは困難であった。
そこで、パターン加工後の洗浄でパターンが倒壊するのを防止できるようにした半導体装置の製造方法を提供する。
本発明の実施形態の半導体装置の製造方法は、被加工物に対して、第１パターンの形成領域と、前記第１パターンの形成領域に隣接して前記第１パターンに比べて少なくともパターン幅が広いかアスペクト比が小さい第２パターンの形成領域とを設ける構成の半導体装置の製造方法であって、最表面に第１の接触角を有する第１膜を配置した前記第１パターンと、最表面に前記第１の接触角よりも小さい第２の接触角を有する第２膜を配置した前記第２パターンを形成する工程と、前記第１パターンおよび第２パターンの形成領域を薬液により洗浄し、リンス液でリンスする工程と、リンスした前記第１パターン及び第２パターンを乾燥させる工程とを備えたことを特徴とする。
（第１の実施形態）＜膜本来の接触角／レジストで剥離＞
以下、第１の実施形態として、ＮＡＮＤ型フラッシュメモリ装置などのラインアンドスペースパターンを形成する工程に適用した場合の例を、図１〜図４を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なる。
以下、第１の実施形態として、ＮＡＮＤ型フラッシュメモリ装置などのラインアンドスペースパターンを形成する工程に適用した場合の例を、図１〜図４を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なる。
図１（ａ）、（ｂ）は、この実施形態における洗浄工程および乾燥工程を実施する際の半導体装置の構成を示している。図１（ａ）は図１（ｂ）のＡ−Ａ線で切断した部分の模式的な断面を示しており、図１（ｂ）はパターンの形成領域の平面的な配置を示している。図１（ａ）、（ｂ）において、半導体装置を構成する基板である半導体基板１には、平面レイアウトとして、第１パターン２の形成領域３が矩形状に設けられ、これに隣接して第１パターン２の形成領域３を囲むように第２パターン４の形成領域５が設けられている。
第１パターン２は、例えばパターン幅寸法が３０ｎｍ以下で且つアスペクト比が８以上の微細なラインアンドスペースパターンとして形成されるものである。尚、パターン幅寸法は３０ｎｍより大きい場合でも適用できるし、アスペクト比も８を下回る場合でも適用することができる。第２パターン４は、第１パターン２に比べてパターン幅寸法は大きく、またアスペクト比は小さい設定のパターンとして形成されるものである。
これら第１パターン２および第２パターン４を不揮発性メモリなどの半導体装置に適用する場合では、例えば、第１パターン２の形成領域３は、メモリセルトランジスタが多数形成されるメモリセル領域に相当し、第２パターン４の形成領域５は、メモリセル領域を囲むように配置される周辺回路を形成する領域に相当する。これら第１パターン２の形成領域３は、複数個をそれぞれ第２パターン４の形成領域５で囲むようにして設けることもできる。また、第２パターン４は、電気的に機能する回路素子のパターンとして設ける以外に、電気的に機能しないダミーパターンとして設けることもできる。
シリコン基板などを用いた半導体基板１の上面に、シリコン酸化膜などの絶縁膜６が形成されこの上面に第１パターン２および第２パターン４を構成する被加工物である多結晶シリコン膜などの被加工膜７、シリコン酸化膜（ＳｉＯ2）あるいはシリコン窒化膜（ＳｉＮ）などの第２膜８が形成されている。第１パターン２の形成領域３の第２膜８の上面には、さらに多結晶シリコン膜（Ｓｉ）などの第１膜９が積層形成されている。
図３は、第１膜９、第２膜８として形成される各種膜の希フッ酸（ＤＨＦ）処理後における接触角を示している。この図３から明らかなように、第１膜９としての多結晶シリコン（Ｓｉ）や、アモルファスシリコンあるいは単結晶シリコンなどのシリコン（Ｓｉ）の接触角は７８°程度と大きい。これに比べて、第２膜８としてのシリコン酸化膜（ＳｉＯ2）あるいはシリコン窒化膜（ＳｉＮ）の接触角は、それぞれ５°、１８°程度と小さい値となっている。
上記のように構成され、洗浄工程およびリンス工程を経て乾燥工程に移行する際に、最表面の接触角が第１パターン２で大きく、第２パターン４で小さくなっているので、接触角の関係からリンス水は接触角の低い第２パターン４側に引き寄せられ、局所水残りは第１パターン２側には起こり難くなる。これにより、微細なパターンが形成された第１パターン２の形成領域３においてリンス水などの表面張力に起因したパターン倒壊を引き起こすことが回避できる。その後に薬液洗浄を行っていく場合にも上記の接触角の関係を保つことができる場合には第１パターン２側のパターン倒壊は回避可能である。なお第２パターン４側は、パターン上に水が残ってもパターン倒壊が起こらないアスペクト比あるいはパターン幅寸法に形成されている。
次に、図１（ａ）に示す構成を形成して洗浄および乾燥の工程を実施する場合について、図２（ａ）〜（ｃ）を参照して説明する。
まず、図２（ａ）に示すように、半導体基板１（図示省略）上に絶縁膜６、被加工膜７、第２膜８、第１膜９を積層形成する。この場合、絶縁膜６は、被加工膜７をエッチング加工する際のストッパとなるもので、被加工膜７との選択比が得られるものである。
まず、図２（ａ）に示すように、半導体基板１（図示省略）上に絶縁膜６、被加工膜７、第２膜８、第１膜９を積層形成する。この場合、絶縁膜６は、被加工膜７をエッチング加工する際のストッパとなるもので、被加工膜７との選択比が得られるものである。
次に、図２（ｂ）に示すように、フォトリソグラフィ技術および側壁転写技術などを利用してレジストあるいはマスクをパターニングし、そのマスクを利用してＲＩＥ（reactive ion etching）法などのドライエッチングにより第１膜９、第２膜８および被加工膜７を加工して第１パターン２および第２パターン４を形成する。この状態では、第１パターン２が微細なパターンに形成されているが、洗浄液などに浸していない状態であるからパターン倒壊は発生していない。
次に、図２（ｃ）に示すように、フォトリソグラフィ技術により、レジスト膜１０を塗布し、第１パターン２の形成領域３を覆い、第２パターン４の形成領域５を露出させるようにパターニングする。この時、現像処理ではウェット処理が入っても、第１パターン２の形成領域３はレジスト膜１０で覆われているから、パターン倒れは発生しない。続いて、この状態でレジスト膜１０をマスクとして、第２パターン４の上面の第１膜９をドライエッチングまたはウェットエッチングにより除去する。これにより、第１パターン２の最表面に第１膜９が配置され、第２パターン４の最表面に第２膜８が配置された状態となる。
この後、レジスト膜１０の剥離処理を行い、続いて希フッ酸（ＤＨＦ）による洗浄処理、およびリンス液によるリンス処理を行う。ここで、レジスト膜１０の剥離処理をウェット処理で行う場合には、剥離後第１パターン２および第２パターン４上が剥離用の薬液に浸されたウェット状態のまま次の処理に進む。レジスト膜１０が剥離されると、第１パターン２の最表面には接触角が大きい第１膜９、第２パターンの最表面には接触角が小さい第２膜８が配置された状態となる。この後、ＤＨＦ（希フッ酸）液による洗浄処理でエッチングの残渣が除去され、その後に行うリンス処理では、リンス液が接触角の小さい第２パターン４側に引き寄せられ、第１パターン２側の溝内には局所的なリンス液残りがない状態となる。
この状態で、続けてスピン乾燥などによる乾燥工程を行うので、第１パターン２のパターン間にリンス液が残っておらず、乾燥過程で表面張力による応力でパターン倒壊が発生することを回避できる。
上記した第１の実施形態では、第１パターン２の最表面に接触角が大きい第１膜９を配置し、その第１パターン２の形成領域３を包囲するように設ける第２パターン４の最表面に接触角が小さい第２膜８を配置する構成を採用した。これにより、第１パターン２および第２パターン４を形成した後に、洗浄工程、リンス工程および乾燥工程を実施する場合でも、リンス工程でのリンス液を第２パターン４側に引き寄せて第１パターン２側に局所的に残らない状態とすることができ、乾燥工程で第１パターン２が倒壊するのを回避することができる。
（第２の実施形態）＜膜本来の接触角／等方的エッチング処理＞
次に、第２の実施形態について図４を参照して説明する。
この実施形態においては、図４（ａ）に示すように、被加工物であるシリコン基板１１の上面にシリコン窒化膜（ＳｉＮ）を用いた第１膜１２を積層し、その上面にＴＥＯＳ（tetraethyl orthosilicate）酸化膜を用いた第２膜１３を積層形成した構成を採用したものである。加工工程では、まず、図４（ａ）に示しているように、第２膜１３の上面にレジスト膜１４を塗布して第１パターン２、第２パターン４に対応するパターンを形成している。ここで、第２膜１３の膜厚は、第１パターン２の幅寸法の１／２より大きく、且つ第２パターン４の幅寸法が第１パターン２の幅寸法に比べて十分に大きくなるように設定されている。また、レジスト膜１４のパターニングは、通常の光学的なリソグラフィ技術で形成しても良いし、側壁転写技術を用いて形成しても良い。
次に、第２の実施形態について図４を参照して説明する。
この実施形態においては、図４（ａ）に示すように、被加工物であるシリコン基板１１の上面にシリコン窒化膜（ＳｉＮ）を用いた第１膜１２を積層し、その上面にＴＥＯＳ（tetraethyl orthosilicate）酸化膜を用いた第２膜１３を積層形成した構成を採用したものである。加工工程では、まず、図４（ａ）に示しているように、第２膜１３の上面にレジスト膜１４を塗布して第１パターン２、第２パターン４に対応するパターンを形成している。ここで、第２膜１３の膜厚は、第１パターン２の幅寸法の１／２より大きく、且つ第２パターン４の幅寸法が第１パターン２の幅寸法に比べて十分に大きくなるように設定されている。また、レジスト膜１４のパターニングは、通常の光学的なリソグラフィ技術で形成しても良いし、側壁転写技術を用いて形成しても良い。
次に、図４（ｂ）に示すように、レジスト膜１４をマスクとして第２膜１３、第１膜１２およびシリコン基板１１を加工し、第１パターン２および第２パターン４を形成する。ここでは、ＲＩＥ法によるドライエッチングで加工を行って、シリコン基板１１に所定深さのトレンチ１１ａを形成している。
この後、レジスト膜１４を剥離し、続けて等方性のエッチング処理により第２膜１３であるシリコン酸化膜をエッチングする。この場合、レジストの剥離工程では、単に硫酸過酸化水素水洗浄（ＳＰＭ）処理を行うと、水洗の後のスピン乾燥時に第１パターン２の倒れが発生するおそれがあるので、ＳＰＭ処理の後乾かさずにＤＨＦ処理を行う。そして、続けて第１パターン２における第２膜１３を等方性エッチングによって選択的に除去し、且つ第２パターン４における第２膜１３は完全に除去せず、端部が等方性エッチングにより除去された第２膜１３ａとして残存させる。これは、前述した第２膜１３の膜厚と第１パターン２のパターン幅寸法との関係から得られるものである。
そして、この結果、第１パターン２の最表面の接触角は、第１膜１２であるシリコン窒化膜の接触角となり、第２パターン４の最表面の接触角は、第２膜１３ａであるＴＥＯＳ酸化膜つまりシリコン酸化膜の接触角となるから、図３に示したように、第１膜１２の接触角が第２膜１３ａの接触角よりも相対的に大きくなり、第１の実施形態と同様にして、乾燥工程での第１パターン２の倒壊を抑制することが可能となる。
このような第２の実施形態によっても、第１の実施形態と同様に第１パターン２の最表面の第１膜１２の接触角を第２パターン４の最表面の第２膜１３ａの接触角よりも大きくなるようにしたので、洗浄から乾燥工程に至る工程で、第１パターン２のパターン倒壊の発生を抑制することができる。
（第３の実施形態）＜シランカップリング処理（撥水化処理）＞
次に、図５〜図８を参照して第３の実施形態について説明する。この実施形態では、パターン形成後に最表面に露出している酸化膜系の膜を選択的に撥水化（シリル化）する撥水化（シリル化）プロセスを行うことで第１パターン２の最表面の接触角を大きくなるように改質している。撥水化プロセスは、シランカップリング剤を第１パターン２の表面に供給することでシランカップリング反応を起こし、これによって表面を撥水化する。
次に、図５〜図８を参照して第３の実施形態について説明する。この実施形態では、パターン形成後に最表面に露出している酸化膜系の膜を選択的に撥水化（シリル化）する撥水化（シリル化）プロセスを行うことで第１パターン２の最表面の接触角を大きくなるように改質している。撥水化プロセスは、シランカップリング剤を第１パターン２の表面に供給することでシランカップリング反応を起こし、これによって表面を撥水化する。
この実施形態では、図６に示すような撥水化プロセスを行うための表面処理装置を用いる。この表面処理装置は、基板保持回転部１００および薬液等供給部２００から構成されている。基板保持回転部１００は、処理室を構成するスピンカップ１０１内に、回転軸１０２に支持されるスピンベース１０３およびチャックピン１０４を備えた構成である。回転軸１０２は略鉛直方向に延びるように設けられ、回転軸１０２の上端に円盤状のスピンベース１０３が取り付けられている。回転軸１０２及びスピンベース１０３は、図示しないモータにより回転させることができる。チャックピン１０４は、スピンベース１０３の周縁部に設けられ、半導体装置が形成されるシリコン基板２１を保持する。
薬液等供給部２００は、スピンベース１０３に配置されるシリコン基板２１の表面中央部に薬液を供給する。供給する薬液は、エッチング残渣、パーティクルあるいはメタルを除去するための洗浄液や、撥水化処理液であるシランカップリング剤（例えばＨＭＤＳ；hexa methyl disilazane）や、超純水や、イソプロピルアルコール（ＩＰＡ）またはハイドロ・フルオロ・エーテル（ＨＦＥ）などの溶剤や、希釈ＩＰＡ水等である。ＩＰＡは、供給ライン２０１を介して供給され、ノズル２０２からシリコン基板２１上に吐出される。超純水は、供給ライン２０３を介して供給され、ノズル２０４からシリコン基板２１上に吐出される。
洗浄液は、希フッ酸（ＤＨＦ）、アンモニア過酸化水素水洗浄液（ＳＣ１）、塩酸過酸化水素水洗浄液（ＳＣ２）、あるいは硫酸過酸化水素水洗浄液（ＳＰＭ）などが一般的であるが目的とする洗浄機能を備えていればその限りではない。複数の薬液を同時または連続的に投入してもよい。この洗浄液は、供給ライン２０５を介して供給され、ノズル２０６からシリコン基板２１に吐出される。シランカップリング剤（撥水化処理液）は、供給ライン２０７を介して供給され、ノズル２０８からシリコン基板２１に吐出される。また、図示はしていないが、シリコン基板２１に形成した撥水性保護膜を除去するためのエキシマＵＶユニットが配置されている。
スピンベース１０３にシリコン基板２１が載置され、チャックピン１０４でチャックされた状態で、シリコン基板２１の表面の回転中心付近に、薬液等供給部２００から液体が供給されると、液体はシリコン基板２１の半径方向に広がる。また、基板保持回転部１００は、シリコン基板２１のスピン乾燥を行うことができる。シリコン基板２１の半径方向に飛散した余分な液体は、スピンカップ１０１に捕らえられ、廃液管１０５を介して排出される。
次に、表面処理装置を用いた薬液等による洗浄、リンス、撥水化処理、乾燥などの工程の進行について図７の加工手順を参照して説明する。
まず、半導体基板であるシリコン基板２１を所定の状態まで加工したものを表面処理装置のスピンベース１０３に載置し、チャックピン１０４にて固定することで装置内に導入する（Ｓ１０１）。この場合、シリコン基板２１は、所定の膜が形成され、第１および第２パターンがＲＩＥ法によるドライエッチングで形成された所定の状態となっている。
まず、半導体基板であるシリコン基板２１を所定の状態まで加工したものを表面処理装置のスピンベース１０３に載置し、チャックピン１０４にて固定することで装置内に導入する（Ｓ１０１）。この場合、シリコン基板２１は、所定の膜が形成され、第１および第２パターンがＲＩＥ法によるドライエッチングで形成された所定の状態となっている。
次に、シリコン基板２１に対して洗浄を主体とした薬液処理を行う（Ｓ１０２）。洗浄液は前述した薬液で、薬液等供給部２００によりシリコン基板２１上に供給する。その後、シリコン基板２１が第１の薬液で濡れた状態で連続的に純水リンス処理およびアルコールリンス処理を行う（Ｓ１０３、Ｓ１０４）。これらのリンス処理では、薬液等供給部２００から超純水およびＩＰＡをシリコン基板２１上に供給する。
この後、ＩＰＡで濡れた状態のシリコン基板２１の上面に対して、撥水化処理を行い（Ｓ１０５）、さらに続けてアルコールリンス処理、純水リンス処理を行う（Ｓ１０６、Ｓ１０７）。これにより、シリコン基板２１の第１パターン２の最表面を選択的に撥水化して第２パターン４の最表面に比べて大きい接触角となるように改質する。この状態では、第１パターン２の形成領域３ではパターン内部に液体が残存せず、第２パターン４側に引き寄せられた状態となる。この結果、乾燥処理（Ｓ１０８）を実施してもパターンの倒壊を防止することができる。乾燥処理後にエキシマＵＶ処理（図示せず）を表面処理装置（洗浄装置）内で実施することにより、第１パターン２の最表面を撥水化して形成した撥水性保護膜を除去（Ｓ１０９）して清浄な表面を得ることが可能となる。
図８は、上記のような処理を経て撥水化処理を行った場合の乾燥後の接触角を各種の膜について示したものである。ここでは、膜種として、ベアシリコン（bare-Ｓｉ）、多結晶シリコン（poly-Ｓｉ）、熱酸化シリコン膜（th-Ｓｉ）、ＴＥＯＳ酸化膜、シリコン窒化膜（ＳｉＮ）を示している。第１実施形態の図３で示したように、撥水化処理をしていない膜本来の接触角としては、例えばシリコン酸化膜では５°程度だったのが、撥水化処理をすることで熱酸化シリコン膜では７０°以上になり、ＴＥＯＳ酸化膜では８０°以上になる。また、シリコン窒化膜についても、撥水化処理をしない状態で１８°であったのが撥水化処理をすると４６°程度まで変化していることが分かる。つまり、シリコンの酸化膜系と窒化膜系との間では、撥水化処理をする前と後とで接触角の大小関係が逆転することになる。
次に、図５（ａ）〜（ｃ）を参照して、具体的な加工対象の構成について説明する。
まず、図５（ａ）に示すように、シリコン基板２１上に、シリコン酸化膜２２、多結晶シリコン膜２３、シリコン酸化膜２４および低温のシリコン窒化膜２５が順次積層形成されている。シリコン窒化膜２５は加工用のハードマスクとして機能するものであり、フォトリソグラフィ技術あるいは側壁転写技術などにより第１パターン２および第２パターン４に対応したパターンに形成されている。
まず、図５（ａ）に示すように、シリコン基板２１上に、シリコン酸化膜２２、多結晶シリコン膜２３、シリコン酸化膜２４および低温のシリコン窒化膜２５が順次積層形成されている。シリコン窒化膜２５は加工用のハードマスクとして機能するものであり、フォトリソグラフィ技術あるいは側壁転写技術などにより第１パターン２および第２パターン４に対応したパターンに形成されている。
次に、図５（ｂ）に示すように、ＲＩＥ法によるドライエッチング処理で、ハードマスクとしてのシリコン窒化膜２５を用いてシリコン酸化膜２４、多結晶シリコン膜２３、シリコン酸化膜２２をエッチングし、続けてシリコン基板２１を所定深さまでエッチングしてトレンチ２１ａを形成する。ここまでの工程は、表面処理装置に半導体基板を導入する（Ｓ１０１）前に実施する処理である。
続いて、図５（ｃ）に示すように、エッチング処理において発生する加工デポ物を除去するために、薬液処理（Ｓ１０２）である洗浄液による処理として、希フッ酸（ＤＨＦ）処理を実施する。このとき、第１パターン２の最表面に露出している第２膜である低温シリコン窒化膜２５は、等方性エッチングによって除去され、第２パターン４の最表面に露出しているシリコン窒化膜２５は残った状態となる。この結果、第１パターン２の最表面にはシリコン酸化膜２４が配置され、第２パターン４の最表面にはシリコン窒化膜２５ａが配置された状態となる。
この場合、上記の構成では、第１パターン２の最表面のシリコン酸化膜２４の接触角は第２パターン４の最表面のシリコン窒化膜２５ａの接触角よりも小さい状態となっている。この後、純水リンス処理およびアルコールリンス処理を経て、ＤＨＦ処理後にシランカップリング剤による撥水化（シリル化）処理を行う（Ｓ１０３〜Ｓ１０５）。これにより、シリコン酸化膜２４を選択的に高撥水化することが可能となる。すなわち、第１パターン２の最表面の接触角は第２パターン４の最表面の接触角よりも大きくなり、シリコン酸化膜２４を第１膜へと改質することができる。この後、アルコールリンス処理および純水リンス処理を経てから乾燥処理を行うことで（Ｓ１０６〜Ｓ１０８）、第１パターン２の乾燥時のパターン倒壊を抑制することができる。
このような第３の実施形態によれば、第１パターン２の最表面のシリコン酸化膜２４を撥水化処理することで第２パターン４の最表面のシリコン窒化膜２５ａの接触角よりも大きくなるように改質するので、膜本来の接触角が小さい場合でも、撥水化処理を行うことで第１パターン２の最表面の接触角を大きくなるようにコントロールでき、これによって、第１パターン２の倒壊を防止する際の膜依存性を少なくして加工の自由度を高めることができる。
（第４の実施形態）＜酸化処理＋シランカップリング処理（撥水化処理）＞
次に、図９および図１０を参照して第４の実施形態について説明する。この実施形態では、第３の実施形態で説明した撥水化処理に加えて撥水化処理の前に酸化処理を行うことで、シリコン系の膜やシリコン窒化膜の表面の撥水化による接触角の変化をより促進するものである。
次に、図９および図１０を参照して第４の実施形態について説明する。この実施形態では、第３の実施形態で説明した撥水化処理に加えて撥水化処理の前に酸化処理を行うことで、シリコン系の膜やシリコン窒化膜の表面の撥水化による接触角の変化をより促進するものである。
この実施形態では、図６に示した表面処理装置の構成のうち、薬液等供給部２００の構成に、さらに現像液を供給する供給ラインおよびノズルを設けるとともに、酸化処理を行うための酸化剤を供給するノズルを設けている。
酸化剤として用いる薬液としては、例えば、レジスト非溶解性の薬液で、アンモニア過酸化水素水洗浄液（ＳＣ１）、塩酸過酸化水素水洗浄液（ＳＣ２）、硫酸（Ｈ2ＳＯ4）、過酸化水素（Ｈ2Ｏ2）水あるいはオゾンガス溶解水などである。また、酸化処理を行うことで効果を発揮するのは、対象となる膜がシリコン酸化膜以外の膜で、例えばシリコン系の多結晶シリコン膜やアモルファスシリコン膜など、またシリコン窒化膜などである。そして、第１パターン２側を露出させて選択的に酸化処理を行うことで、その後の撥水化処理を第１パターン２および第２パターン４の両方に行っても、酸化処理された側の第１パターン２が選択的に撥水化が促進され、その最表面の接触角を大きくすることができる。
次に、本実施形態の加工処理について図９の構成例をとって概略的に説明し、加工工程の進行については図１０を参照して説明する。
図９には、第１の実施形態で示した構成と類似の構成を示している。この実施形態においては、シリコン基板などを用いた半導体基板の上面に、シリコン酸化膜などの絶縁膜６が形成されこの上面に第１パターン２および第２パターン４を構成する被加工物である多結晶シリコン膜などの被加工膜７が前述同様に形成されており、その上面にはシリコン窒化膜３１が形成されている。
図９には、第１の実施形態で示した構成と類似の構成を示している。この実施形態においては、シリコン基板などを用いた半導体基板の上面に、シリコン酸化膜などの絶縁膜６が形成されこの上面に第１パターン２および第２パターン４を構成する被加工物である多結晶シリコン膜などの被加工膜７が前述同様に形成されており、その上面にはシリコン窒化膜３１が形成されている。
シリコン窒化膜３１は、この後の処理工程を経ることで第１パターン２の最表面を選択的に接触角が大きくなるように改質する結果、第１膜として機能するようになり、第２パターン４の最表面の接触角はシリコン窒化膜本来の接触角に近い値となり、第２膜として機能するようになる。
図９（ａ）の状態は、図１０に示す工程の進行における半導体基板の導入（Ｓ２０１）に対応する。まず、上記の膜構成にフォトリソグラフィ技術および側壁転写技術などを利用してレジストをパターニングし、ＲＩＥ法などのドライエッチングによりシリコン窒化膜３１および被加工膜７を加工して第１パターン２および第２パターン４を形成する。次に、フォトリソグラフィ技術により、レジスト膜３２を塗布し、第２パターン４の形成領域５を覆い、第１パターン２の形成領域３を露出させるように露光を行う。ここまでが半導体基板の導入をする前に行われる加工工程である。上記の状態で、現像は未実施のままとして表面処理装置のスピンベース１０３に載置し、チャックピン１０４にて固定する。
この後、図９（ｂ）に示すように、現像処理およびリンス処理を行って第１パターン２側を露出させ第２パターン４側を覆うレジスト膜３２のパターンを形成する（Ｓ２０２、Ｓ２０３）。この状態では、現像液で第１パターン部分のレジストが除去され、その後、第１パターン２側は現像液がリンス液で置換されて溝内にリンス液が満たされた状態となっている。
次に、シリコン基板に対する薬液処理として、洗浄処理（Ｓ２０４）および酸化処理（Ｓ２０５）を行う。洗浄処理は、第３の実施形態の薬液処理と同様の処理を行い、これに続けて酸化処理を行う。酸化処理では、前述した酸化剤をノズルから供給する。第１パターン２の最表面にシリコン窒化膜３１やあるいはシリコン酸化膜以外の膜である多結晶シリコン膜などのシリコン系膜が配置されている場合には、酸化剤が供給されて改質される。これによって、ＲＩＥ加工などで発生したダングリングボンドなどがＯＨ基で修飾されこの後の撥水化処理で撥水性保護膜が形成されやすくなる。
この後、第３の実施形態と同様にして、純水リンス処理およびアルコールリンス処理（Ｓ２０６、Ｓ２０７）を実行し、続いて撥水化処理（Ｓ２０８）を実施する。撥水化処理では、前述した酸化処理がなされている第１パターン２側において撥水性保護膜の形成が促進されるので、第１パターン２の最表面の接触角は第２パターン４の接触角よりも大きくすることができる。
次に、アルコールリンス処理（Ｓ２０９）、純水リンス処理（Ｓ２１０）を実施する。これにより、シリコン基板の第１パターン２の形成領域３を選択的に撥水化して接触角を大きくしている。この状態で乾燥処理（Ｓ２１１）を実施することでパターンの倒壊を防止している。乾燥処理後にエキシマＵＶ処理（図示せず）を表面処理装置内で実施することにより、第１パターン２の最表面のシリコン窒化膜３１を撥水化して形成した撥水性保護膜を除去（Ｓ１０９）して清浄な表面を得ることが可能となる。なお、上記の工程中、レジスト膜の除去は例えば撥水化処理の前にウェット処理により実施すれば良い。
このような第４の実施形態によれば、第１パターン２および第２パターン４の最表面にシリコン窒化膜３１を形成し、第１パターン２のシリコン窒化膜３１の表面を選択的に酸化処理して撥水化されやすい状態としたので、同じシリコン窒化膜３１を撥水化処理して異なる接触角に設定することができ、これによっても、第１パターン２を乾燥工程でパターンの倒壊を発生させることなく加工することができる。この結果、第１膜および第２膜として、同じ膜種であるシリコン窒化膜３１を用いて、選択的に酸化処理することで撥水化処理時に異なる接触角となるように改質することができるので、プロセス上で異なる膜種を配置できない場合などでも有効な手段となる。
（第５の実施形態）＜イオン注入＞
図１１及び図１２は第５の実施形態を示すもので、この実施形態では、イオン注入をすることで表面を改質させて接触角を変化させるものである。例えば、シリコンの表面にボロン（Ｂ；ホウ素）イオンを注入すると、図１２に示すように、イオン注入をした側の表面の接触角が１２°程度になり、注入をしていないシリコンの表面の接触角が７８°程度であるのに比べて大幅に低下することが確認できている。
図１１及び図１２は第５の実施形態を示すもので、この実施形態では、イオン注入をすることで表面を改質させて接触角を変化させるものである。例えば、シリコンの表面にボロン（Ｂ；ホウ素）イオンを注入すると、図１２に示すように、イオン注入をした側の表面の接触角が１２°程度になり、注入をしていないシリコンの表面の接触角が７８°程度であるのに比べて大幅に低下することが確認できている。
図１１はイオン注入を行う際の断面構造を示すもので、第１の実施形態と類似した構成の例である。この実施形態においては、シリコン基板などを用いた半導体基板の上面に、シリコン酸化膜などの絶縁膜６が形成されこの上面に第１パターン２および第２パターン４を構成する被加工物である多結晶シリコン膜などの被加工膜７が前述同様に形成されており、その上面にはシリコン酸化膜あるいはシリコン窒化膜を用いた絶縁膜３３が形成され、さらにその上面に多結晶シリコン膜３４が形成されている。
第２パターン４の最表面の多結晶シリコン膜３４に選択的にイオン注入を行うために、レジスト膜３５を塗布して第１パターン２側を覆うようにパターニングする。この状態で、レジスト膜３５をマスクとして第２パターン４側の多結晶シリコン膜３４に選択的にボロンイオンを注入する。
多結晶シリコン膜３４は、上記のイオン注入工程を経ることで第２パターン４の最表面が、選択的に接触角が小さくなるように処理され、この結果第２膜として機能するようになり、第１パターン２の最表面の接触角は多結晶シリコン膜３４本来の接触角のままとなり、第１膜として機能するようになる。
この後、レジストを剥離してから洗浄を行う場合に、第１パターン２の最表面の接触角が第２パターン４の最表面の接触角よりも大きい状態となっているので、パターン倒壊を発生させることなく乾燥工程を実施することができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第２パターン４の形成領域５は、第１パターン２の形成領域３を包囲する上記実施形態に示した構成以外に、第１パターン２の形成領域３の一以上の辺部が開放された状態に配置される構成としても良く、第１パターン２の形成領域３に隣接して配置することで、第１パターン２の最表面に留まりにくくして第２パターン４側に薬液や水を引き寄せた状態にすることができれば良い。
上記実施形態で説明したもの以外に次のような変形をすることができる。
第２パターン４の形成領域５は、第１パターン２の形成領域３を包囲する上記実施形態に示した構成以外に、第１パターン２の形成領域３の一以上の辺部が開放された状態に配置される構成としても良く、第１パターン２の形成領域３に隣接して配置することで、第１パターン２の最表面に留まりにくくして第２パターン４側に薬液や水を引き寄せた状態にすることができれば良い。
第１膜、第２膜がどのような膜種になるかに応じて、上記した第１実施形態から第５実施形態のいずれかを選択して適用することで、微細な第１パターン２の倒壊を発生させることなく乾燥工程を行うことができる。
上記各実施形態において、撥水化処理で用いる薬液が水と直接置換可能なものである場合には、撥水化処理の前後に行うアルコールリンス処理を省略することができる。
第５の実施形態において、イオン注入による表面の改質で接触角を変化させるイオン種は、ボロン以外のものも用いることができる。この場合、注入するイオン種によって所望の接触角を設定することができるので、第１パターン２あるいは第２パターン４の最表面に配置される膜の種類や採用可能なプロセスに応じてイオン種を選択して適用することで第１パターン２の倒壊を防止することができる。
第５の実施形態において、イオン注入による表面の改質で接触角を変化させるイオン種は、ボロン以外のものも用いることができる。この場合、注入するイオン種によって所望の接触角を設定することができるので、第１パターン２あるいは第２パターン４の最表面に配置される膜の種類や採用可能なプロセスに応じてイオン種を選択して適用することで第１パターン２の倒壊を防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１、１１、２１はシリコン基板（半導体基板）、２は第１パターン、３は第１パターンの形成領域、４は第２パターン、５は第２パターンの形成領域、８、１３、２５は第２膜、９、１２は第１膜、１０、１４、３２、３５はレジスト膜、２４はシリコン酸化膜（第１膜）、３１はシリコン窒化膜（第１膜、第２膜）、３４は多結晶シリコン膜（第１膜、第２膜）である。
Claims (5)
- 被加工物に対して、第１パターンの形成領域と、前記第１パターンの形成領域に隣接して前記第１パターンに比べて少なくともパターン幅が広いかアスペクト比が小さい第２パターンの形成領域とを設ける構成の半導体装置の製造方法であって、
最表面に第１の接触角を有する第１膜を配置した前記第１パターンと、最表面に前記第１の接触角よりも小さい第２の接触角を有する第２膜を配置した前記第２パターンを形成する工程と、
前記第１パターンおよび第２パターンの形成領域を薬液により洗浄し、リンス液でリンスする工程と、
リンスした前記第１パターン及び第２パターンを乾燥させる工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１パターンおよび前記第２パターンを形成する工程では、
前記被加工物の上面に前記第２の接触角を有する前記第２膜を形成し、さらに前記第１の接触角を有する前記第１膜を形成する工程と、
前記第１パターンの形成領域を覆うようにレジスト膜をパターニングし、前記第２パターンの形成領域に露出している前記第１膜を選択的に除去し、前記第１パターンの最表面に前記第１膜、前記第２パターンの最表面に前記第２膜が露出するように加工する工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１パターンおよび前記第２パターンを形成する工程は、
前記被加工物の上面に前記第１の接触角を有する前記第１膜を形成し、さらに前記第２の接触角を有する前記第２膜を前記第１パターンの幅寸法の半分よりも厚い膜厚で形成する工程と、
前記第１パターンの形成領域および前記第２パターンの形成領域における前記第２膜、前記第１膜および前記被加工物をパターン加工する工程と、
前記パターン加工の後前記第２膜を等方的にエッチングすることで、前記第２パターンの形成領域における前記第２膜を残しつつ前記第１パターンの形成領域における前記第２膜を除去して前記第１膜を露出させる工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１パターンおよび前記第２パターンを形成する工程は、
最表面に非酸化膜系の膜を形成する工程と、
前記非酸化膜系の膜の形成後、前記第２パターンの形成領域を覆うようにレジスト膜をパターニングし、露出している前記第１パターンの形成領域の表面を選択的に酸化処理する工程と、
撥水化剤により前記第１パターンの形成領域に露出している酸化処理された前記非酸化系の膜を選択的に撥水化処理して前記第１膜とし、前記第２パターンの形成領域の最表面を前記第２膜として形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１パターンおよび前記第２パターンを形成する工程は、
前記第１パターンの形成領域、および、前記第２パターンの形成領域のいずれか一方の最表面に選択的に所定のイオンを注入する工程を含むことを特徴とする半導体装置の製造方法。
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010226513A Expired - Fee Related JP5622512B2 (ja) | 2010-10-06 | 2010-10-06 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8399357B2 (ja) |
| JP (1) | JP5622512B2 (ja) |
| KR (1) | KR101276948B1 (ja) |
| TW (1) | TWI442465B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160005776A (ko) | 2013-05-09 | 2016-01-15 | 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. | 리소그래피용 린스액 및 이를 사용한 패턴 형성 방법 |
| WO2023068133A1 (ja) * | 2021-10-22 | 2023-04-27 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法と基板処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9647066B2 (en) | 2012-04-24 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy FinFET structure and method of making same |
| JP2019160871A (ja) | 2018-03-08 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置の製造方法および半導体記憶装置 |
| CN113889405B (zh) | 2020-07-02 | 2024-07-05 | 长鑫存储技术有限公司 | 半导体结构的处理方法及形成方法 |
| JP7411818B2 (ja) * | 2020-07-02 | 2024-01-11 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造の処理方法及び形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010114414A (ja) * | 2008-06-16 | 2010-05-20 | Toshiba Corp | 半導体基板の表面処理方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511928B1 (ko) | 1998-11-26 | 2005-10-26 | 주식회사 하이닉스반도체 | 세정액 제거방법 |
| US20020174882A1 (en) | 2001-05-25 | 2002-11-28 | Dainippon Screen Mfg. Co., Ltd. | Substrate processing apparatus and substrate processing method |
| KR100476924B1 (ko) * | 2002-06-14 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 |
| KR20060103651A (ko) * | 2005-03-28 | 2006-10-04 | 삼성전자주식회사 | 반도체 소자 제조용 포토레지스트 패턴 형성 방법 |
| JP4921723B2 (ja) | 2005-04-18 | 2012-04-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2007073684A (ja) * | 2005-09-06 | 2007-03-22 | Toshiba Corp | パターン形成方法 |
| JP2008041722A (ja) | 2006-08-02 | 2008-02-21 | Dainippon Screen Mfg Co Ltd | 基板処理方法および基板処理装置 |
| JP5186255B2 (ja) | 2007-03-20 | 2013-04-17 | 富士フイルム株式会社 | レジスト表面疎水化用樹脂、その製造方法及び該樹脂を含有するポジ型レジスト組成物 |
| KR20100006012A (ko) * | 2008-07-08 | 2010-01-18 | 주식회사 하이닉스반도체 | 스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴형성 방법 |
| JP5404361B2 (ja) | 2009-12-11 | 2014-01-29 | 株式会社東芝 | 半導体基板の表面処理装置及び方法 |
| JP5404364B2 (ja) | 2009-12-15 | 2014-01-29 | 株式会社東芝 | 半導体基板の表面処理装置及び方法 |
| JP5424848B2 (ja) | 2009-12-15 | 2014-02-26 | 株式会社東芝 | 半導体基板の表面処理装置及び方法 |
-
2010
- 2010-10-06 JP JP2010226513A patent/JP5622512B2/ja not_active Expired - Fee Related
-
2011
- 2011-08-31 TW TW100131339A patent/TWI442465B/zh active
- 2011-09-15 KR KR1020110093087A patent/KR101276948B1/ko active IP Right Grant
- 2011-09-21 US US13/238,997 patent/US8399357B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010114414A (ja) * | 2008-06-16 | 2010-05-20 | Toshiba Corp | 半導体基板の表面処理方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160005776A (ko) | 2013-05-09 | 2016-01-15 | 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. | 리소그래피용 린스액 및 이를 사용한 패턴 형성 방법 |
| US9494867B2 (en) | 2013-05-09 | 2016-11-15 | Az Electronic Materials (Luxembourg) S.A.R.L. | Rinsing liquid for lithography and pattern forming method using same |
| WO2023068133A1 (ja) * | 2021-10-22 | 2023-04-27 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法と基板処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8399357B2 (en) | 2013-03-19 |
| JP5622512B2 (ja) | 2014-11-12 |
| TWI442465B (zh) | 2014-06-21 |
| US20120088357A1 (en) | 2012-04-12 |
| TW201216352A (en) | 2012-04-16 |
| KR101276948B1 (ko) | 2013-06-19 |
| KR20120035856A (ko) | 2012-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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