JP2012074814A - 通信機器 - Google Patents

通信機器 Download PDF

Info

Publication number
JP2012074814A
JP2012074814A JP2010216711A JP2010216711A JP2012074814A JP 2012074814 A JP2012074814 A JP 2012074814A JP 2010216711 A JP2010216711 A JP 2010216711A JP 2010216711 A JP2010216711 A JP 2010216711A JP 2012074814 A JP2012074814 A JP 2012074814A
Authority
JP
Japan
Prior art keywords
semiconductor chip
wiring
antenna
substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010216711A
Other languages
English (en)
Other versions
JP5087118B2 (ja
Inventor
Naoko Ono
直子 小野
Toshiya Mitomo
敏也 三友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010216711A priority Critical patent/JP5087118B2/ja
Priority to US13/052,192 priority patent/US8253245B2/en
Publication of JP2012074814A publication Critical patent/JP2012074814A/ja
Application granted granted Critical
Publication of JP5087118B2 publication Critical patent/JP5087118B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Details Of Aerials (AREA)
  • Transceivers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】アンテナとの間に生じる結合容量を抑制して、アンテナの特性を向上させた通信機器を提供する。
【解決手段】アンテナと、半導体チップと、第１〜第４の配線が形成された半導体チップを実装する基板と、を備え、基板は、第１〜第４の基板主面電極及び第１〜第４の基板裏面電極を有し、第１〜第３の配線のうちの少なくとも一つが、板端縁部まで延長して形成されためっき処理を行うためのめっき用延長配線を有し、前記第４の配線のうちの少なくとも一つが、基板端縁部まで延長して形成されためっき処理を行うためのめっき用延長配線を有さないことを特徴とし、アンテナは、半導体チップの中央部から、半導体チップの四隅うちの一の隅または半導体チップの四辺のうちの一の辺に偏在して配設され、めっき用延長配線は、一の隅、または一の辺以外の隅または辺で、第１〜第３の配線を基板端縁部まで延長して形成されていることを特徴とする。
【選択図】図１

Description

本発明に関する実施形態は、アンテナが半導体パッケージ内に内蔵された通信機器に関する。
６０ＧＨｚ程度の高周波帯域を動作周波数とする通信機器は、アンテナ、アンテナとの間で高周波信号を入出力する半導体チップ、半導体チップを実装する実装基板等を備えている。アンテナは、通常、半導体チップや実装基板上に形成されており、これらアンテナ、半導体チップ及び実装基板は、樹脂やセラミックなどによりパッケージ化されている。例えば、アンテナを半導体チップの実装基板上に形成し、これらアンテナ、半導体チップ及び実装基板をパッケージ化したものがある（特許文献１参照）。
特開２００８−２５２２０７号公報
上記通信機器の実装基板には、半導体チップと、外部の機器やグランドとを接続するための種々の信号配線やグランド線が形成されている。これら信号配線は、電解めっきにより形成される。このため、各信号配線は、実装基板の端縁部まで延長されている。これら延長配線は、信号配線をめっきにより形成する際には必要であるが、信号配線を形成したあとは不要であり、コストの観点から、通常、これら延長配線は実装基板上に残したままである。しかしながら、高周波帯域では、アンテナに隣接する配線等との結合容量が大きく、アンテナとこれら延長配線との間での結合容量により、アンテナの特性が劣化するという問題が生じる。
本発明の実施形態は、かかる従来の問題を解消するためになされたもので、アンテナとの間に生じる結合容量を抑制して、アンテナの特性を向上させた通信機器を提供することを目的とする。
実施形態に係る通信機器は、高周波信号を送受信するアンテナと、高周波信号を処理する矩形状の半導体チップと、グラウンドに接続される第１の配線、半導体チップへ電源を供給する第２の配線、半導体チップの保護素子に接続される第３の配線、および半導体チップからの信号を伝送する第４の配線がめっきにより形成され、半導体チップを実装する基板と、を備え、基板は、半導体実装面である基板主面に第１ないし第４の配線の先端に形成され、第１ないし第４の配線を半導体チップへ接続するための第１ないし第４の基板主面電極及び半導体実装面と逆の基板裏面に第１ないし第４の配線の先端に形成され、第１ないし第４の配線を外部装置へ接続するための第１ないし第４の基板裏面電極をさらに有し、第１ないし第３の配線のうちの少なくとも一つが、基板端縁部まで延長して形成されためっき処理を行うためのめっき用延長配線を有し、第４の配線のうちの少なくとも一つが、基板端縁部まで延長して形成されためっき処理を行うためのめっき用延長配線を有さないことを特徴とし、アンテナは、半導体チップの中央部から、半導体チップの四隅うちの一の隅または半導体チップの四辺のうちの一の辺に偏在して配設され、めっき用延長配線は、一の隅、または一の辺以外の隅または辺で、第１ないし第３の配線を基板端縁部まで延長して形成されていることを特徴とする。
第１の実施形態に係る通信機器の断面透視図である。 第１の実施形態に係る半導体チップの回路構成図である。 第１の実施形態に係る通信機器の上面透過図である。 第１の実施形態に係る通信機器の上面透過図である。 第１の実施形態に係る通信機器の上面透過図である。 第２の実施形態に係る通信機器の上面透過図である。 第２の実施形態に係る通信機器の上面透過図である。 第３の実施形態に係る通信機器の上面透過図である。 第４の実施形態に係る通信機器の裏面図である。 第４の実施形態に係る通信機器の裏面図である。 第５の実施形態に係る通信機器の断面透視図である。 第５の実施形態に係る通信機器の上面透過図である。 第６の実施形態に係る通信機器の断面透視図である。 第６の実施形態に係る通信機器の上面透過図である。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る通信機器１の断面透視図である。図２は、第１の実施形態に係る半導体チップ２０の回路構成図である。図３〜図５は、第１の実施形態に係る通信機器の上面透過図である。以下、図１〜図５を参照して、この第１の実施形態に係る通信機器１について説明する。
第１の実施形態に係る通信機器１は、アンテナ１０を備えた半導体チップ２０と、半導体チップ２０を実装するための実装基板３０とを備え、半導体チップ２０が封止樹脂４０により封止された構造を有する。半導体チップ２０は、半導体チップ２０の上面と隙間ができるようにして半導体チップ２０を覆うキャップ部品で封止してもよい。以下の説明では、半導体チップ２０が実装される側を実装基板の表面とする。
アンテナ１０は、半導体チップ２０内に形成されており、数ＧＨｚから数十ＧＨｚを動作周波数とする。
半導体チップ２０は、半田等のマウント材５０で実装基板３０の表面上に接合される。また、半導体チップ２０に形成されている信号入出力用の電極２１は、ボンディングワイヤ６０で実装基板３０上の表面配線３１と接続される。
図２に示すように、半導体チップ２０には、アンテナ１０、高周波回路２０１、ＩＦ（intermediate frequency）帯回路２０２及びＢＢ（base band）信号処理回路２０３が形成され、各々電源ライン２０４及びグランドライン２０５に接続されている。高周波回路２０１は、アンテナからの高周波信号を受信する。ＩＦ帯回路２０２は、受信した高周波信号を中間周波数の信号に変換する。ＢＢ信号処理回路２０３は、中間周波数に変換された信号をさらにベースバンド周波数に変換する。
これら、高周波回路２０１、ＩＦ帯回路２０２及びＢＢ信号処理回路２０３は、半導体チップ２０に形成されている電極２１に信号入出力用配線（Ｉ／Ｏ（input/output）配線）を介して接続されている。また、電源ライン２０４及びグランドライン２０５も電極２１に接続されている。また、半導体チップ２０には、高周波回路２０１、ＩＦ帯回路２０２及びＢＢ信号処理回路２０３を保護するための素子（例えば、Ｆｕｓｅやダイオード等）が形成されており、これら回路保護用素子も半導体チップ２０に形成されている電極２１と信号入出力用配線（Ｉ／Ｏ配線）を介して接続されている。
実装基板３０は、グラウンドに接続される第１の配線、前記半導体チップへ電源を供給する第２の配線、半導体チップの保護素子に接続される第３の配線、および前記半導体チップからの信号を伝送する第４の配線がめっきにより形成されている。また、半導体チップ２０が表面中央部に実装されている。
具体的には、実装基板３０は、金属配線である表面配線３１及び裏面配線３３と、スルーホール３２ａを有する誘電体３２等を具備する。スルーホール３２ａの表面は、導電体で被覆されており、表面配線３１と裏面配線３３とを電気的に接続する。裏面配線３３は、スルーホール３２ａとＢＧＡ（ball grid array）３４とを電気的に接続する。ここで、表面配線３１、裏面配線３３及びスルーホール３２ａは、上記第１ないし第４の配線を構成する。実装基板３０は、例えば、ＦＲ４等のプリント配線基板（ガラスエポキシシート）である。実装基板３０の材料として、ＦＲ４以外にも、テフロン（登録商標）及び樹脂や、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）等のセラミックスを使用してもよい。
図３及び図４は、第１の実施形態に係る通信機器１の上面透過図であり、実装基板３０の裏面に形成されている裏面配線３３及びＢＧＡ３４も図示している。図３及び図４では、実装基板３０の表面に形成されている表面配線３１は実線で、実装基板３０の裏面に形成されている裏面配線３３及びＢＧＡ３４は破線で示している。なお、表面配線３１は、ボンディングワイヤ６０が接続される電極３１ａ及びめっき配線３１ｂから構成される。
この第１の実施形態では、表面配線３１及び裏面配線３３を電解めっきにより形成している。すなわち、表面配線３１及び裏面配線３３を形成する際には、表面配線３１及び裏面配線３３を形成するためのシード配線を実装基板３０の基板端縁部まで延長して形成した後、電解めっきを行い表面配線３１及び裏面配線３３を形成している。その後、アンテナ１０に隣接する延長配線３３ｂを除去している。これらアンテナ１０に隣接する延長配線３３ｂを除去しておかないと、アンテナ１０とこれら延長配線３３ｂとの間での結合容量により、アンテナ１０の特性が劣化してしまうためである。
なお、延長配線３３ｂは、半導体チップ２０のグランドライン２０５（第１の配線）、電源ライン２０４（第２の配線）もしくは回路保護用素子のＩ／Ｏ配線に接続された裏面配線３３（第３の配線）の延長配線３３ｂのうち、少なくとも一つを残すようにする。高周波回路２０１、ＩＦ帯回路２０２及びＢＢ信号処理回路２０３のＩ／Ｏ配線に接続された裏面配線３３（第４の配線）の延長配線３３ｂを残した場合、延長配線３３ｂが、このＩ／Ｏ配線と静電結合し、Ｉ／Ｏ配線を流れる信号に悪影響を及ぼすためである。
なお、３３ｂを残す理由は、残した延長配線が、電界めっき時の電極と基板上のパターンとを電気的に接続する役割、および、半藤チップ上の電極と基板上の半導体チップ用電極とを接続する工程時に半導体チップ上の能動素子が静電破壊により壊れることを防ぐ世役割を果たす為である。
また、半導体チップ２０の電極２１から延長配線３３ｂまでを含む配線の長さは、アンテナ１０の動作波長の半分の整数倍とならないように留意する。半導体チップ２０の電極２１から延長配線３３ｂまでを含む配線の長さを、アンテナ１０の動作波長の半分の整数倍とした場合、アンテナ１０と共振してしまい、アンテナ１０に悪影響を与え、アンテナ１０の特性を劣化させるためである。
図３に示した例では、実装基板３０を表面側から見て、アンテナ１０が半導体チップ２０の下側（辺２０ａ）に偏在して形成されている。このため、図３では、半導体チップ２０の辺２０ｂと辺２０ｃとのコーナー（隅）近傍の辺２０ｂ側に形成された電極２１と、表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂを残している。すなわち、図３に示した例では、アンテナ１０が偏在して形成されている辺２０ａから最も遠い延長配線３３ｂのうちの一つを残している。
図４では、半導体チップ２０の辺２０ｂと辺２０ｃとのコーナー近傍の辺２０ｃ側に形成された電極２１と、表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂを残している。また、半導体チップの辺２０ｃの近傍に形成された電極２１と表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂを残すようにしてもよいし、半導体チップ２０の辺２０ｃと辺２０ｄとのコーナー近傍に形成された電極２１と表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂを残すようにしてもよい。
なお、図５に示すように、除去対象である延長配線３３ｂ（半導体チップ２０の辺２０ｂと辺２０ｃとのコーナー近傍の辺２０ｃ側に形成された電極２１と、表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂ以外の延長配線３３ｂは、一部が残った状態であっても構わない。
図５に示した例では、延長配線３３ｂの残った部分は、ＢＧＡ３４と電気的に接続した状態となっているが、信号の経路である半導体チップ２０の電極２１とＢＧＡ３４との間には存在しない。このため、延長配線３３ｂの一部が残った状態であっても、アンテナ１０へ与える影響が少ない。
以上のように、この第１の実施形態に係る通信機器１は、表面配線３１及び裏面配線３３を形成する際に必要な延長配線３３ｂのうち、アンテナ１０の近傍に形成された電極２１と電気的に接続された裏面配線３３の延長配線３３ｂを除去している。このため、アンテナ１０と延長配線３３ｂとの間での結合容量によるアンテナ１０の特性劣化を抑制することができる。また、半導体チップ２０に、通信に必要な全ての構成（アンテナ１０、高周波回路２０１、ＩＦ帯回路２０２及びＢＢ信号処理回路２０３）を形成しているので、安価で小型の通信機器１が得られる。さらに、延長配線３３ｂによる不要な輻射を抑制できるので、この不要輻射による半導体チップ２０内の回路への悪影響を抑制することができる。
（第２の実施形態）
図６及び図７は、第２の実施形態に係る通信機器２の上面透過図である。以下、図６及び図７を参照して、第２の実施形態に係る通信機器２の構成について説明するが、図１で説明した構成と同じ構成には同一の符号を付して説明を省略する。
第１の実施形態に係る通信機器１では、アンテナ１０が半導体チップ２０の辺２０ａに沿って形成されていたが、この第２の実施形態の図６に示す例では、半導体チップ２０Ａの辺２０ａと辺２０ｂとのコーナー（隅）のアンテナ１０Ａを偏在して形成している。また、アンテナ１０Ａが偏在して形成されている辺２０ａと辺２０ｂとのコーナー（隅）から最も遠い延長配線３３ｂのうちの一つである、半導体チップ２０Ａの辺２０ｂと辺２０ｃとのコーナー（隅）近傍に形成された電極２１に接続された裏面配線３３の延長配線３３ｂを残し、その他の延長配線３３ｂを除去している。また、図７に示す例では、半導体チップ２０Ａの辺２０ａと辺２０ｂとのコーナー（隅）にアンテナ１０Ａを偏在して形成している。
また、図７に示す例では、アンテナ１０Ａが偏在して形成されたコーナーの対角となる辺２０ｂと辺２０ｃとのコーナー近傍に形成された電極２１と表面配線３１及びスルーホール３２ａを介して接続された裏面配線３３の延長配線３３ｂを残すことになる。このため、図６の例に比べ、アンテナ１０Ａと延長配線３３ｂとの距離が長くなり、アンテナ１０Ａと延長配線３３ｂとの間での結合容量によるアンテナ１０の特性劣化を抑制する効果が強くなる。その他の効果は第１の実施形態に係る通信機器１の効果と同じである。
以上のように、この第２の実施形態に係る通信機器２は、第１の実施形態に係る通信機器１と同様に、アンテナ１０Ａの近傍に形成された電極２１と電気的に接続された裏面配線３３の延長配線３３ｂを除去している。このため、アンテナ１０と延長配線３３ｂとの間での結合容量によるアンテナ１０の特性劣化を抑制することができる。
（第３の実施形態）
図８は、第３の実施形態に係る通信機器３の上面透過図である。以下、図８を参照して、第３の実施形態に係る通信機器３の構成について説明するが、図１で説明した構成と同じ構成には同一の符号を付して説明を省略する。
第１の実施形態に係る通信機器１では、アンテナ１０が半導体チップ２０に形成されていたが、この第３の実施形態では、アンテナ１０Ｂを実装基板３０上に形成している点が異なる。この第３の実施形態でも、第１の実施形態に係る通信機器１と同様に、アンテナ１０Ｂが偏在して形成されている辺２０ａから最も遠い延長配線３３ｂのうちの一つである延長配線３３ｂを残し、アンテナ１０Ｂの近傍に形成された電極２１と電気的に接続された裏面配線３３の延長配線３３ｂを除去している。このため、アンテナ１０と延長配線３３ｂとの間での結合容量によるアンテナ１０の特性劣化を抑制することができる。その他の効果は、第１の実施形態に係る通信機器１の効果と同じである。
（第４の実施形態）
図９，１０は、第４の実施形態に係る通信機器４の裏面図である。以下、図９，１０を参照して、第４の実施形態に係る通信機器４の構成について説明するが、図１で説明した構成と同じ構成には同一の符号を付して説明を省略する。なお、図９，１０には、実装基板３０の表面に実装されている半導体チップ２０を破線で図示した。
図９，１０に示すように、通信機器４の実装基板３０の裏面には、複数のＢＧＡ３４が配置されている。これら複数のＢＧＡ３４は、伝達する信号の種類により、高周波帯（ＲＦ帯）信号用ＢＧＡ３４ａ、ＩＦ帯信号用ＢＧＡ３４ｂ、ＢＢ帯信号用ＢＧＡ３４ｃ、電源ライン用ＢＧＡ３４ｄ、グランドライン用ＢＧＡ３４ｅの５つのグループに分類することができる。
この第４の実施形態に係る通信機器４では、これら５つのグループのうち、高周波帯信号用ＢＧＡ３４ａを実装基板３０の最外周側、すなわち半導体チップ２０から遠い位置に配置し、電源ライン用ＢＧＡ３４ｄ及びグランドライン用ＢＧＡ３４ｅの少なくとも一部を実装基板３０の最内周側、すなわち半導体チップ２０から近い位置に配置している。
また、図１０に示すように、ＩＱ信号や差動信号のペアは、半導体チップ２０の電極２１からＢＧＡ３４までの距離が略同じとなるようなＢＧＡ３４を接続先として選択するとよい。このようにすれば、信号配線長の違いから生じる遅延を抑制することができる。
以上のようにＢＧＡ３４を配置することにより、半導体チップ２０の電極２１からＢＧＡ３４を通過する高周波信号によるアンテナ１０への影響を効果的に低減することができる。また、図１０に示すように、ＩＱ信号や差動信号のペアは、半導体チップ２０の電極２１からＢＧＡ３４までの距離が略同じとなるようなＢＧＡ３４を接続先として選択することで、信号配線長の違いから生じる遅延を抑制することができる。その他の効果は、第１の実施形態に係る通信機器１と同じである。
（第５の実施形態）
図１１は、第５の実施形態に係る通信機器５の断面透視図である。図１２は、第５の実施形態に係る通信機器５の上面透過図である。以下、図１１及び図１２を参照して、第５の実施形態に係る通信機器５の構成について説明するが、図１で説明した構成と同じ構成には同一の符号を付して説明を省略する。
第５の実施形態では、実装基板３０の裏面に、ＢＧＡ３４の代わりにＬＧＡ（land grid array）を具備している点が図１に示す第１の実施形態に係る通信機器１と異なる。ＬＧＡとは、ＢＧＡのはんだボールの代わりに平面電極パッドを格子状に並べたものである。ＬＧＡの特徴として、銅と比べて抵抗が高いはんだを使っていない、面接触であるので電力密度が高い、構造が単純なので物理的強度が高い、などの特性を有する。その他の効果は、第１の実施形態に係る通信機器１と同じである。
（第６の実施形態）
図１３は、第６の実施形態に係る通信機器６の断面透視図である。図１４は、第６の実施形態に係る通信機器６の上面透過図である。以下、図１３及び図１４を参照して、第６の実施形態に係る通信機器６の構成について説明するが、図１で説明した構成と同じ構成には同一の符号を付して説明を省略する。
この第６の実施形態に係る通信機器６では、半導体チップ２０の裏面に電極２２を具備する、いわゆるバンプ構造とし、この電極２２と実装基板３０の表面に設けられた電極３１ａとを接続している点が、第１の実施形態に係る通信機器１と異なる。この第６の実施形態に係る通信機器６によれば、ボンディングワイヤ６０が不要となるので、ボンディングワイヤ６０による高周波特性の劣化を抑制することができる。また、半導体チップ２０の裏面に電極２２を具備するバンプ構造とすることにより通信機器６のサイズをさらに小型化できる。
（その他の実施形態）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
例えば、ＢＧＡ３４やＬＧＡ３５以外にも、下部電極をノッチ電極、導波管構造の電極、電磁界結合を利用した電極などと置き換えるようにしてもよい。また、第２〜第４の実施形態に係る通信機器２〜４が具備するＢＧＡ３４をＬＧＡ３５やノッチ電極、導波管構造の電極、電磁界結合を利用した電極などと置き換えるようにしてもよい。また、無線機以外にも、レーダ、センサー等に対して適用してもよい。
１…通信機器、１０…アンテナ、２０…半導体チップ、２１…電極、２２…電極、３０…実装基板、３１…表面配線、３２…誘電体、３２ａ…スルーホール、３３…裏面配線、３４…ＢＧＡ、３５…ＬＧＡ、４０…封止樹脂、５０…マウント材、６０…ボンディングワイヤ、２０１…高周波回路、２０２…ＩＦ帯回路、２０３…ＢＢ信号処理回路、２０４…電源ライン、２０５…グランドライン。

Claims (8)

  1. 高周波信号を送受信するアンテナと、
    前記高周波信号を処理する矩形状の半導体チップと、
    グラウンドに接続される第１の配線、前記半導体チップへ電源を供給する第２の配線、半導体チップの保護素子に接続される第３の配線、および前記半導体チップからの信号を伝送する第４の配線がめっきにより形成され、前記半導体チップを実装する基板と、
    を備え、
    前記基板は、半導体実装面である基板主面に前記第１ないし第４の配線の先端に形成され、前記第１ないし第４の配線を半導体チップへ接続するための第１ないし第４の基板主面電極及び半導体実装面と逆の基板裏面に前記第１ないし第４の配線の先端に形成され、前記第１ないし第４の配線を外部装置へ接続するための第１ないし第４の基板裏面電極をさらに有し、
    前記第１ないし第３の配線のうちの少なくとも一つが、前記基板端縁部まで延長して形成された前記めっき処理を行うためのめっき用延長配線を有し、前記第４の配線のうちの少なくとも一つが、前記基板端縁部まで延長して形成された前記めっき処理を行うためのめっき用延長配線を有さないことを特徴とし、
    前記アンテナは、前記半導体チップの中央部から、前記半導体チップの四隅うちの一の隅または前記半導体チップの四辺のうちの一の辺に偏在して配設され、
    前記めっき用延長配線は、前記一の隅、または前記一の辺以外の隅または辺で、前記第１ないし第３の配線を前記基板端縁部まで延長して形成されていることを特徴とする通信機器。
  2. 前記アンテナは、前記半導体チップの中央部から、前記半導体チップの四隅うちの一の隅または前記半導体チップの四辺のうちの一の辺に偏在して配設され、
    前記めっき用延長配線は、前記一の隅、または前記一の辺から最も遠い対向した隅または辺で、前記第１ないし第３の配線を前記基板端縁部まで延長して形成されていることを特徴とする請求項１記載の通信機器。
  3. 前記アンテナは、前記半導体チップの四辺のうちの一の辺の外側に配設され、
    前記めっき用延長配線は、前記一の辺以外の辺で、前記第１ないし第３の配線を前記基板端縁部まで延長して形成されていることを特徴とする請求項１ないし２記載の通信機器。
  4. 前記第１ないし第２の電極の少なくとも一つは、前記第４の電極よりも前記半導体チップに近い位置に形成されていることを特徴とする請求項１ないし請求項３のいずれか１項記載の通信機器。
  5. 前記第４の配線のうち少なくとも１ペアはペアで差動信号を扱う配線であり、ペアとなる２つの配線長さが概ね等しいことを特徴とする請求項１ないし請求項３のいずれか１項記載の通信機器。
  6. 前記めっき延長線の長さ、又は、前記めっき用延長配線を含む前記第１ないし第４の配線の長さが、前記アンテナの動作波長の半波長の整数倍以外であることを特徴とする請求項１ないし請求項５のいずれか１項記載の通信機器。
  7. 前記半導体チップには半導体チップのＩ／Ｏ電極が形成され、前記半導体チップのI/O電極と前記基板主面電極とはボンディングワイヤにより接続される構造であり、前記アンテナはボンディングワイヤを構造の一部とするアンテナであり、かつ前記半導体チップにおいてアンテナの動作波長を持つ信号の前記基板主面電極は、アンテナ向け電極のみであることを特徴とする、あるいは、半導体チップ上に形成されたオンチップ構造のアンテナであり、アンテナの動作波長を持つ信号の前記基板主面電極は無いことを特徴とする請求項１ないし請求項６のいずれか１項記載の通信機器。
  8. 前記電極は、ＢＧＡ電極又はＬＧＡ電極であることを特徴とする請求項１ないし請求項７のいずれか１項記載の通信機器。
JP2010216711A 2010-09-28 2010-09-28 通信機器 Active JP5087118B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010216711A JP5087118B2 (ja) 2010-09-28 2010-09-28 通信機器
US13/052,192 US8253245B2 (en) 2010-09-28 2011-03-21 Communication device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010216711A JP5087118B2 (ja) 2010-09-28 2010-09-28 通信機器

Publications (2)

Publication Number Publication Date
JP2012074814A true JP2012074814A (ja) 2012-04-12
JP5087118B2 JP5087118B2 (ja) 2012-11-28

Family

ID=45869792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010216711A Active JP5087118B2 (ja) 2010-09-28 2010-09-28 通信機器

Country Status (2)

Country Link
US (1) US8253245B2 (ja)
JP (1) JP5087118B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101412946B1 (ko) 2012-12-20 2014-06-26 삼성전기주식회사 안테나 및 프론트 엔드 모듈
JP2015060442A (ja) * 2013-09-19 2015-03-30 株式会社デンソーウェーブ Ｒｆｉｄ読取装置
JP2016514379A (ja) * 2012-12-28 2016-05-19 ゼットティーイー コーポレイション ランド・グリッド・アレイパッケージモジュール及び機器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015130670A1 (en) * 2014-02-25 2015-09-03 Skyworks Solutions, Inc. Systems, devices and methods related to improved radio-frequency modules
US10230683B1 (en) 2018-02-09 2019-03-12 Capital One Services, Llc Routing for large server deployments
US10847479B2 (en) * 2018-12-04 2020-11-24 Micron Technology, Inc. Antenna formation by integrated metal layer or redistribution layer
JP2022092959A (ja) * 2020-12-11 2022-06-23 株式会社村田製作所 高周波モジュール
EP4080677A1 (en) * 2021-04-22 2022-10-26 Nxp B.V. Integrated millimeter-wave dual-mode matching network

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267463A (ja) * 2000-03-17 2001-09-28 Nec Yamaguchi Ltd 半導体装置基板及び半導体装置の製造方法
JP2005340741A (ja) * 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
JP2006101494A (ja) * 2004-09-01 2006-04-13 Sanyo Electric Co Ltd アンテナ一体型回路装置
JP2007300266A (ja) * 2006-04-28 2007-11-15 Seiko Epson Corp Ｉｃ部品
JP2009170563A (ja) * 2008-01-15 2009-07-30 Renesas Technology Corp 半導体装置
JP2011091598A (ja) * 2009-10-22 2011-05-06 Sony Corp 半導体装置、半導体装置の製造方法、無線伝送システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525410B1 (en) * 1998-07-24 2003-02-25 Texas Instruments Incorporated Integrated circuit wireless tagging
CN1275328C (zh) * 2000-06-21 2006-09-13 日立马库塞鲁株式会社 半导体芯片和使用了该半导体芯片的半导体器件
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
JP4141857B2 (ja) * 2003-02-18 2008-08-27 日立マクセル株式会社 半導体装置
US7629667B2 (en) * 2003-08-28 2009-12-08 Hitachi, Ltd. Semiconductor device including an on-chip coil antenna formed on a device layer which is formed on an oxide film layer
JP4786579B2 (ja) 2007-03-29 2011-10-05 三菱電機株式会社 高周波モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267463A (ja) * 2000-03-17 2001-09-28 Nec Yamaguchi Ltd 半導体装置基板及び半導体装置の製造方法
JP2005340741A (ja) * 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
JP2006101494A (ja) * 2004-09-01 2006-04-13 Sanyo Electric Co Ltd アンテナ一体型回路装置
JP2007300266A (ja) * 2006-04-28 2007-11-15 Seiko Epson Corp Ｉｃ部品
JP2009170563A (ja) * 2008-01-15 2009-07-30 Renesas Technology Corp 半導体装置
JP2011091598A (ja) * 2009-10-22 2011-05-06 Sony Corp 半導体装置、半導体装置の製造方法、無線伝送システム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101412946B1 (ko) 2012-12-20 2014-06-26 삼성전기주식회사 안테나 및 프론트 엔드 모듈
JP2016514379A (ja) * 2012-12-28 2016-05-19 ゼットティーイー コーポレイション ランド・グリッド・アレイパッケージモジュール及び機器
JP2015060442A (ja) * 2013-09-19 2015-03-30 株式会社デンソーウェーブ Ｒｆｉｄ読取装置

Also Published As

Publication number Publication date
US20120074512A1 (en) 2012-03-29
JP5087118B2 (ja) 2012-11-28
US8253245B2 (en) 2012-08-28

Similar Documents

Publication Publication Date Title
JP5087118B2 (ja) 通信機器
US7649499B2 (en) High-frequency module
KR100891763B1 (ko) 반도체 장치
US7436056B2 (en) Electronic component package
JP2008010859A (ja) 半導体装置
US20120086114A1 (en) Millimeter devices on an integrated circuit
JP5765174B2 (ja) 電子装置
KR101218989B1 (ko) 반도체 패키지 및 그 제조방법
US9018741B2 (en) Semiconductor package and manufacturing method thereof
KR20080057190A (ko) 향상된 접지 성능과 매립된 안테나를 갖는 3ｄ 전자 패키징구조체
US20130234304A1 (en) Semiconductor device
US9589908B1 (en) Methods to improve BGA package isolation in radio frequency and millimeter wave products
JP6643714B2 (ja) 電子装置及び電子機器
CN105762138A (zh) 整合式毫米波芯片封装结构
JP6981550B2 (ja) アンテナモジュール及び通信装置
US10553954B2 (en) Wireless device
JP2016201537A (ja) 実装基板モジュール
US8791369B2 (en) Electronic component
US20110316139A1 (en) Package for a wireless enabled integrated circuit
WO2021033418A1 (ja) 高周波モジュール
JP5286694B2 (ja) 電子装置
CN114980510A (zh) 用于蓝牙模组电路板的系统
JP6320681B2 (ja) 半導体装置
JP2010141366A (ja) 半導体装置
JP2018113480A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120814

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120907

R151 Written notification of patent or utility model registration

Ref document number: 5087118

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3