JP2009170563A - 半導体装置 - Google Patents

Abstract

【課題】導体パターンとしてベタパターンを形成しても、配線基板とソルダレジストの剥離を防止できる技術を提供する。
【解決手段】基材２０のチップ搭載面に導体パターン２１ａ〜２１ｄを形成する。導体パターン２１ａ、２１ｂは、基準配線として機能する導体パターンであり、導体パターン２１ｃは、信号配線として機能する導体パターンである。さらに、導体パターン２１ｄは、電源配線として機能する導体パターンである。このとき、導体パターン２１ａ、２１ｂは、導体パターン２１ｃ、２１ｄよりも大きな面積のベタパターンとして形成される。導体パターン２１ａ、２１ｂの中央部には、基材２０に達する複数の開口部２４が形成されている。導体パターン２１ａ、２１ｂでは、導体パターン２１ａ、２１ｂとソルダレジストが接触する領域と開口部２４を介して基材２０とソルダレジストが直接接触する領域が形成される。
【選択図】図６

Description

本発明は、半導体装置に関し、特に、携帯電話機に搭載される変復調回路を形成した半導体装置の実装構成に適用して有効な技術に関するものである。

特開２００３−４６２０７号公報（特許文献１）は、配線基板および電子機器に関し、例えば、ＣＳＰ（Chip Size Package）の半導体集積回路を実装する場合などに適用できる技術が記載されている。具体的には、特許文献１は、従来に比べて格段に幅広の配線パターンによりランドと接続できるようにする目的を有している。そして、この目的を達成するために、ランドの一部のみで配線パターンを接続し、かつ、ランドを中心として対称に配線パターンを延長するように形成するとしている。

特開２００３−３３８６６６号公報（特許文献２）には、曲げ剛性を向上したプリント基板を得ることを目的とする技術が記載されている。具体的には、プリント配線基板側ランドが配置されていない中央部の絶縁基板上にベタパターンを形成し、このベタパターンを被覆するとともに、ベタパターンの上部を開口したソルダレジストを形成する。そして、ソルダレジストの開口部から露出するベタパターン上にＮｉ／Ａｕめっき膜を形成するとしている。このように構成することにより、ソルダレジストに比べて硬度の高いＮｉ（ニッケル）がベタパターン上に形成されるので、プリント配線基板の曲げ剛性を向上できるとしている。
特開２００３−４６２０７号公報 特開２００３−３３８６６６号公報

近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器が世界的に普及している。一般に、この種の移動体通信機器は、送受信を制御する機能などを持つベースバンド回路装置と、送受信信号を変調および復調する機能などを持つ高周波集積回路装置（ＲＦ（Radio Frequency）ＩＣ）と、入力電力を通話に必要な出力電力となるように増幅する電力増幅器などから構成される。

このようにＲＦＩＣは、送受信信号を変調および復調する変復調回路などを有しており、この変復調回路などは半導体チップに形成されている。そして、この半導体チップをパッケージングすることによりＲＦＩＣが製品として完成することになる。ＲＦＩＣのパッケージングは、例えば、ＢＧＡ（ball grid Array）になっている。ＢＧＡとはＩＣパッケージの一種で、パッケージからの外部接続用電極を半田などの金属を球状にして、配線基板の裏面（チップ搭載面とは反対側の面）に格子状に配置した形態をいい、表面実装型のパッケージの一種である。

具体的に、このＢＧＡについて図面を用いて説明する。図２４は、本発明者が検討したＢＧＡ１００の一部を示す断面図である。図２４に示すように、絶縁体からなる基材１０１のチップ搭載面（表面）には、導体パターン１０２が形成されており、この基材１０１と導体パターンにより配線基板が形成されている。そして、この配線基板には、ビアホール１０３ａが形成されている。すなわち、ビアホール１０３ａは、導体パターン１０２と基材１０１を貫通するように形成されており、このビアホール１０３ａの側面には導体膜が形成されている。そして、配線基板の両面を覆うようにソルダレジスト１０４が形成されている。このソルダレジスト１０４で導体パターン１０２は覆われているとともに、ビアホール１０３ａの内部もソルダレジスト１０４が埋め込まれている。ビアホール１０３ａと、このビアホール１０３ａの側面に形成されている導体膜と、導体膜上に形成され、ビアホール１０３ａの内部を埋め込むソルダレジスト１０４によってビア１０３が形成されている。ソルダレジスト１０４を介した配線基板上には、絶縁ペースト１０５が形成されており、この絶縁ペースト１０５上に半導体チップ１０６が形成されている。そして、配線基板のチップ搭載面側では、ソルダレジスト１０４の一部が除去されて下部に形成されている導体パターン１０２が露出している。このソルダレジスト１０４の一部が除去されて露出する導体パターン１０２上に端子１０７が形成される。この端子１０７は、例えば、Ｎｉ／Ａｕめっき膜から形成される。

半導体チップ１０６のパッド（図示せず）と端子１０７はワイヤ１０８によって接続されている。したがって、半導体チップ１０６と導体パターン１０２は電気的に接続されることになる。この半導体チップ１０６は、配線基板のチップ搭載面上に形成されている樹脂１０９によって封止されている。

一方、配線基板のチップ搭載面と反対側の裏面には、外部接続端子１１０が形成されている。つまり、配線基板の裏面もソルダレジスト１０４で覆われているが、一部の領域ではソルダレジスト１０４が除去されて外部接続端子１１０が露出している。この外部接続端子１１０は、上述した端子１０７と同様に、Ｎｉ／Ａｕめっき膜から形成されている。そして、この外部接続端子１１０は、ビア１０３を形成している導体膜を介して配線基板のチップ搭載面に形成されている導体パターン１０２と電気的に接続されている。外部接続端子１１０上には、半田などの金属を球状にした半田ボール１１１が形成されている。以上の構成から、半導体チップ１０６は、ワイヤ１０８を介して配線基板のチップ搭載面に形成されている導体パターン１０２と電気的に接続されており、この導体パターン１０２は、ビア１０３を介して配線基板の裏面に形成されている半田ボール１１１と電気的に接続されていることになる。このことから、結局、半導体チップ１０６は、半田ボール１１１と電気的に接続されていることになり、この半田ボール１１１を介して実装基板と接続することにより、半導体チップ１０６と外部とを電気的に接続することができる。

ここで、配線基板に形成されている導体パターン１０２は複数存在し、複数の導体パターン１０２は、それぞれ他の導体パターン１０２とは電気的に分離され、異なる半導体チップ１０６のパッドと接続されている。したがって、複数の導体パターン１０２の中には、半導体チップ１０６に電源電位を供給する電源配線として機能するものや、半導体チップ１０６に基準電位（ＧＮＤ）を供給する基準配線として機能するものがある。さらには、導体パターン１０２の中には、信号を伝達する信号配線として機能するものもある。

このような導体パターン１０２の中で、基準電位を供給する基準配線として機能する導体パターン１０２について着目する。ＲＦＩＣでは高周波を扱う回路であるため、できるだけノイズを低減する必要がある。このため、基準配線として機能する導体パターン１０２のインピーダンスが大きくなり、大きな抵抗をもつと、基準電位が変動し、安定した基準電位を供給することができなくなる。そこで、ＲＦＩＣでは、基準配線として機能する導体パターン１０２の面積を大きくすることにより、インピーダンスの増加を抑えてノイズの低減を図ることが行なわれている。つまり、基準配線として機能する導体パターン１０２は、他の導体パターンよりも面積が大きくなっており、いわゆるベタパターンとして形成されている。これにより、基準電位を安定させることができ、ノイズ低減を図ることができる。

このように、ノイズ低減を図る観点からは、基準配線として機能するベタパターンを形成することが望ましいが、新たな問題が生じることを本発明者は見出したのである。図２４に示すように、配線基板上にはソルダレジスト１０４が形成されるが、このソルダレジスト１０４は、配線基板上に導体パターン１０２が形成されている場合、導体パターン１０２と直接接触することになる。一方、導体パターン１０２が形成されていない配線基板上では、基材１０１とソルダレジスト１０４が直接接触することになる。このとき、例えば、導体パターン１０２は銅膜から形成されており、この導体パターン１０２とソルダレジスト１０４の接着力は、ソルダレジスト１０４と基材１０１との接着力より弱くなる傾向がある。したがって、導体パターン１０２を大面積のベタパターンから形成すると、このベタパターンとソルダレジスト１０４との接触面積が多くなり、基材１０１とソルダレジスト１０４との接触面積が少なくなる。このため、ベタパターンを形成すると、配線基板からソルダレジスト１０４が剥離しやすくなる問題点が発生することになる。

本発明の目的は、導体パターンとして大面積のベタパターンを形成しても、配線基板とソルダレジストとの剥離を防止できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、（ａ）半導体チップと、（ｂ）前記半導体チップを搭載する配線基板とを備える。このとき、前記配線基板は、（ｂ１）平板状の基材と、（ｂ２）前記基材のチップ搭載面に形成された第１導体パターンと、（ｂ３）前記第１導体パターンを開口して前記基材の前記チップ搭載面側の表面に達する開口部と、（ｂ４）前記開口部を埋め込み、かつ、前記第１導体パターン上に形成された保護膜とを有する。そして、前記開口部の底面において前記保護膜と前記基材が直接接していることを特徴とするものである。

このように代表的な実施の形態によれば、第１導体パターンに開口部を設けて、この開口部の底部で、基材と保護膜を直接接触させるように構成したので、第１導体パターンに開口部を設けずに第１導体パターンと保護膜を接触させる場合に比べて、保護膜と配線基板との接着強度を向上させることができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

基材とこの基材上に形成される導体パターンを有する配線基板において、導体パターンに開口部を設け、この開口部の底部で基材と保護膜が直接接触するように構成したので、導体パターンが大面積になっても、配線基板と保護膜との接着強度の低下を防止することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。

アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部２ともアクセスできるようになっており、ベースバンド部で処理されるデータの記憶にも使用できるようになっている。

ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。

ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。

アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。

携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＲＦモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。

次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。

＜ＲＦＩＣの構成＞
上述したように、携帯電話機１から送信信号を送信する際、ＲＦＩＣ５では、ベースバンド信号を変調して無線周波数の信号を生成し、かつ、携帯電話機１から受信信号を受信する際、ＲＦＩＣ５では、無線周波数の信号を復調してベースバンド信号を生成する機能を有している。次に、このような機能を有するＲＦＩＣ５の構成について説明する。

図２は、主にＲＦＩＣ５の内部構成を示すブロック図である。図２に示すように、ＲＦＩＣ５は、制御部１０、インタフェース回路１１、受信部および送信部を有している。制御部１０は、受信部および送信部を制御するように構成されており、インタフェース回路は、ＲＦＩＣ５とベースバンド部４とのインタフェースをとるための回路である。

続いて、受信部の構成について説明する。受信部は、ＬＮＡ（Low Noise Amplifier）（低雑音増幅器）１２、ダイレクトコンバージョンミキサ１３、ＰＧＡ（Programmable Gain Amplifier）１４、Ａ/Ｄ変換回路１５およびデジタルフィルタ１６を有している。ＬＮＡ１２は、受信信号を増幅するように構成されており、この増幅の際、ノイズはできるだけ除去されるようになっている。つまり、ＬＮＡ１２は、受信信号を増幅する機能を有するが、受信信号に含まれるノイズはできるだけ増幅しないようになっている。

ダイレクトコンバージョンミキサ１３は、受信信号（無線周波数の信号）を復調するように構成されており、具体的に、受信信号を直交復調することにより、Ｉ、Ｑ信号を生成するようになっている。

ＰＧＡ１４は、復調されたＩ、Ｑ信号を増幅するように構成されており、具体的には、Ｉ、Ｑ信号の利得調整および直流成分をキャンセル（ＤＣオフセットキャンセル）する機能を有している。

Ａ／Ｄ変換回路１５は、アナログ信号をデジタル信号に変換することができるように構成されており、デジタルフィルタ１６は、デジタル信号において、特定の周波数帯の信号だけを通過させる機能を有している。

次に、送信部の構成について説明する。送信部は、オフセットＰＬＬ（Phase Locked Loop）回路１７、変調器１８およびＤ／Ａ変換回路１９を有している。オフセットＰＬＬ回路１７は、信号の周波数変換する機能を有し、変調器１８はＩ、Ｑ信号を生成する機能を有している。Ｄ／Ａ変換回路１９は、デジタル信号をアナログ信号に変換することができるように構成されている。

ＲＦＩＣ５は以上のようにアナログ部とデジタル部から構成されている。具体的に、アナログ部は、受信部を構成するＬＮＡ１２、ダイレクトコンバージョンミキサ１３、ＰＧＡ１４と、送信部を構成するオフセットＰＬＬ回路１７、変調器１８とを有している。一方、デジタル部は、制御部１０、インタフェース回路１１およびデジタルフィルタ１６を有している。

＜ＲＦＩＣの動作＞
続いて、ＲＦＩＣ５の動作について説明する。まず、受信信号を受信する場合について説明する。図２に示すように、アンテナ９で受信された受信信号は、アンテナスイッチ８を介してＳＡＷフィルタ７に入力する。ＳＡＷフィルタ７では、入力した受信信号から所定の周波数帯の受信信号だけを通過させる。そして、ＳＡＷフィルタ７から出力された信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５に入力した受信信号は、まず、ＬＮＡ１２で増幅された後、ダイレクトコンバージョンミキサ１３によって直交復調される。この結果、無線周波数帯の受信信号からＩ，Ｑ信号が生成される。ダイレクトコンバージョンミキサ１３で生成されたＩ、Ｑ信号は、ＰＧＡ１４で利得調節およびＤＣ成分の除去が実施される。その後、Ｉ、Ｑ信号は、Ａ／Ｄ変換回路１５によりアナログ信号からデジタル信号に変換される。そして、変換されたデジタル信号は、デジタルフィルタ１６で所定周波数帯の信号が抽出され、インタフェース回路１１に入力する。インタフェース回路１１に入力したデジタル信号は、信号処理されてベースバンド信号としてベースバンド部４に出力される。

次に、送信信号を送信する場合について説明する。図２に示すように、ベースバンド部４からベースバンド信号（デジタル信号）がＲＦＩＣ５に入力される。ＲＦＩＣ５に入力したベースバンド信号は、インタフェース回路で信号処理された後、Ｄ／Ａ変換回路１９によりデジタル信号からアナログ信号に変換される。Ｄ／Ａ変換回路１９で生成されたアナログ信号は、変調器１８によりＩ、Ｑ信号に変調される。そして、変調器１８で変調されたＩ、Ｑ信号は、オフセットＰＬＬ回路１７で周波数変換され無線周波数の信号である送信信号となる。この送信信号は、ＲＦＩＣ５から出力されると、電力増幅器６で送信信号の電力が増幅される。そして、電力増幅器６で電力が増幅された送信信号は、アンテナスイッチ８を通ってアンテナ９から送信される。このようにしてＲＦＩＣ５が動作する。

＜ＲＦＩＣの実装構成＞
以上のようにＲＦＩＣは、送受信信号を変調および復調する機能を有しており、この機能を実現する変復調回路などは半導体チップに形成されている。そして、この半導体チップをパッケージングすることによりＲＦＩＣが製品として完成することになる。ＲＦＩＣのパッケージングは、例えば、ＢＧＡ（ball grid Array）になっている。ＢＧＡとはＩＣパッケージの一種で、パッケージからの外部接続用電極を半田などの金属を球状にして、配線基板の裏面（チップ搭載面とは反対側の面）に格子状に配置した形態をいい、表面実装型のパッケージの一種である。以下に、ＲＦＩＣ５の実装構成について説明する。

図３は、ＲＦＩＣ５の概略的な実装構成（ＢＧＡ）を示す断面図である。図３に示すように、配線基板となる基材２０の主面上に半導体チップ２７が搭載されており、この半導体チップ２７のパッド（図示せず）と基材２０上の配線（図示せず）がワイヤ２９で電気的に接続されている。そして、基材２０上には、チップ搭載面から裏面に達するビア（図示せず）が形成されており、このビアを介して、基材２０のチップ搭載面上に形成されている配線と、基材２０の裏面（チップ搭載面とは反対側の面）に形成されている半田ボール３２が接続されている。したがって、半導体チップ２７は、基材２０の裏面に形成されている半田ボール３２と電気的に接続されることになるので、半田ボール３２を介して外部回路と接続することによって、外部回路と半導体チップ２７とを接続することができることになる。

図４は、図３に示すＢＧＡの半田ボール搭載面から見た平面図である。すなわち、ＢＧＡのチップ搭載面とは反対側の面から見た平面図である。図４に示すように、正方形状の基材２０の表面に複数の半田ボール３２が形成されている。半田ボール３２は、基材２０の内部に格子状に配列されている。なお、半田ボール３２が形成されていない複数の半田ボール３２の間にはソルダレジスト（保護膜）２５が形成されている。このようにＢＧＡでは、基材２０の内部全面にわたって半田ボール３２を形成することができるので、基材２０のサイズを大きくしなくても、半田ボール３２からなる端子の数を増やすことができる。つまり、ＲＦＩＣ５を形成した半導体チップ２７の端子数が多くなっても、ＢＧＡによれば、基材２０のサイズを小型化できる利点がある。

図５は、図４と同じようにＢＧＡの半田ボール搭載面から見た平面図であり、半田ボール３２とソルダレジスト２５を除去した図である。図５に示すように、基材２０には、複数の外部接続端子３１が形成されており、外部接続端子３１が格子状に配列されている。この外部接続端子３１上に半田ボールが搭載されるようになっている。これらの複数の外部接続端子３１のそれぞれには、ビア２３が接続されている。なお、基材２０の中心部に形成されている複数のビア２３には、導体パターン３１ａが形成されている。これは、例えば、同じ基準電位に接続されるビア２３を基材２０の中心部に集めて互いに接続しているものである。

次に、図６は、ＢＧＡのチップ搭載面側から見た平面図である。図６に示すように、基材２０には、導体パターン２１ａ〜２１ｄが形成されている。導体パターン２１ａは、図２に示すアナログ部に基準電位（ＧＮＤ）を供給する基準配線として機能するものであり、導体パターン２１ｂは、図２に示すデジタル部に基準電位（ＧＮＤ）を供給する基準配線として機能するものである。さらに、導体パターン２１ｃは、例えば、信号を伝達する信号配線の一例であり、導体パターン２１ｄは、例えば電源電位を供給する電源配線の一例である。これらの導体パターン２１ａ〜２１ｄは異なる電位を供給する配線として機能することから互いに電気的に分離されている。導体パターン２１ａ〜２１ｄは、それぞれ基材２０の周辺部に複数並んで形成されている端子２８に電気的に接続されている。

ここで、信号配線として機能する導体パターン２１ｃや電源配線として機能する導体パターン２１ｄの面積は小さく、それぞれの導体パターン２１ｃ、２１ｄに対して１つのビア２３が接続されている。これに対し、基準配線として機能する導体パターン２１ａ、２１ｂは、信号配線として機能する導体パターン２１ｃや電源配線として機能する導体パターン２１ｄに比べて大面積になっている。特に、アナログ部に基準電位を供給する基準配線として機能する導体パターン２１ａは、基材２０のチップ搭載面側に形成されている導体パターンの中で最も大きくなっている。このような大面積の導体パターン２１ａ、２１ｂには、複数のビア２３が接続されていることになる。

基準配線として機能する導体パターン２１ａ、２１ｂの面積を大きくするのは、以下に示す理由による。つまり、ＲＦＩＣでは、高周波回路が形成されているので、ノイズを低減する必要性が高い。このとき、高周波回路に供給される基準電位が不安定であると、ノイズの発生原因となる。特に、基準電位を供給する基準配線が高抵抗になると、電圧変動が大きくなるため、基準電位が不安定となる。したがって、基準電位を安定化してノイズを低減する観点からは、基準電位を供給する基準配線の抵抗値を下げる必要がある。このため、基準配線として機能する導体パターン２１ａ、２１ｂの面積を大きくして抵抗値を下げているのである。このような理由から、基準配線として機能する導体パターン２１ａ、２１ｂは、電源配線として機能する導体パターン２１ｄや信号配線として機能する導体パターン２１ｃに比べて大面積となっている。図６に示すように、アナログ部に基準電位を供給する導体パターン２１ａと、デジタル部に基準電位を供給する導体パターン２１ｂとを電気的に分離している。単に、基準配線の低抵抗化を図る観点から考えれば、アナログ部に基準電位を供給する導体パターン２１ａと、デジタル部に基準電位を供給する導体パターン２１ｂとを一体化することが考えられる。なぜなら、一体化することにより、導体パターンの面積がさらに大きくなり、低抵抗化を図ることができるからである。

しかし、本実施の形態では、アナログ部に基準電位を供給する導体パターン２１ａとデジタル部に基準電位を供給する導体パターン２１ｂとを電気的に分離している。これは、以下に示す理由による。一般的に、デジタル回路では、矩形波形の信号が使用される。この矩形波形の信号は立ち上りあるいは立ち下りが急峻である。これをフーリエ解析の観点から考えると、矩形波形には高周波成分が多く含まれていることになる。この場合、デジタル部とアナログ部で基準電位を一体化すると、矩形波形の信号に含まれる高周波成分が、デジタル部からアナログ部に伝達し、アナログ部での高周波ノイズの原因となるのである。つまり、デジタル部とアナログ部で基準電位を共通化すると、アナログ部における高周波ノイズが大きくなり、ノイズの低減を実現することが困難となる。そこで、アナログ部に基準電位を供給する導体パターン２１ａと、デジタル部に基準電位を供給する導体パターン２１ｂを電気的に分離しているのである。このように、アナログ部とデジタル部を電気的に分離するとともに、導体パターン２１ａ、２１ｂの面積を比較的大面積にすることにより、アナログ部とデジタル部の両方でノイズの低減を実現できる。

さらに、本実施の形態では、アナログ部に基準電位を供給する導体パターン２１ａの面積をデジタル部に基準電位を供給する導体パターン２１ｂに比べて面積を大きくしている。これは、アナログ部においては、できるだけ、基準電位を安定させてノイズの発生を防止する必要があるからである。具体的には、受信部のアナログ部を構成する１つとして、ＬＮＡ（低雑音増幅器）がある。このＬＮＡは、ＲＦＩＣにおいて受信信号が最初に入力される回路である。このＬＮＡでは受信信号の増幅が行なわれるが、この増幅の際、なるべくノイズが含まれないことが望ましい。なぜならば、図２に示すように、ＬＮＡ１２で増幅された受信信号は、ダイレクトコンバージョンミキサ１３で復調された後、さらに、ＰＧＡ（Programmable Gain Amplifier）１４で増幅されるからである。つまり、受信信号を最初に増幅するＬＮＡ１２でノイズが増幅されると、その後の段階でさらにノイズが増幅され、受信信号に占めるノイズ成分が大きくなるのである。したがって、ＬＮＡ１２が形成されているアナログ部に基準電位を供給する導体パターン２１ａの面積を大きくすることにより導体パターン２１ａのインピーダンスを低減し、アナログ部の基準電位を安定化させる必要があるのである。以上のことから、基材２０のチップ搭載面に形成される導体パターンのうち、導体パターン２１ａの面積が最も大きくなっているのである。

このように導体パターン２１ａ、２１ｂの占有面積を大きくしているのは、導体パターン２１ａ、２１ｂが基準電位を供給する基準配線として機能するからである。つまり、導体パターン２１ａ、２１ｂの面積を大きくすることにより、導体パターン２１ａ、２１ｂのインピーダンスを低減させることができるので、基準電位を安定化することができ、ノイズの発生を抑制できるのである。

しかし、基準電位を供給する基準配線として機能する導体パターン２１ａ、２１ｂの面積を大きくすると、新たな問題が懸念される。すなわち、図６において、基材２０上には、導体パターン２１ａ〜２１ｄが形成されるが、導体パターン２１ａ〜２１ｄを形成した基材２０上には、ソルダレジスト（保護膜）（図６では図示されていない）が形成される。したがって、導体パターン２１ａ〜２１ｄが形成されている領域では、導体パターン２１ａ〜２１ｄ上にソルダレジストが直接接触することになる。これに対し、導体パターン２１ａ〜２１ｄが形成されていない領域には、基材２０上にソルダレジストが直接接触することになる。このとき、導体パターン２１ａ〜２１ｄは銅膜から形成されており、この導体パターン２１ａ〜２１ｄとソルダレジストとの接着力は、基材２０とソルダレジストが直接接触する場合の接着力よりも弱くなる傾向がある。このため、導体パターン２１ａ、２１ｂのように面積を大きく形成すると、導体パターン２１ａ、２１ｂとソルダレジストとの接着が剥がれて、導体パターン２１ａ、２１ｂを形成した基材２０とソルダレジストが剥離するという問題が懸念される。

＜本願発明の特徴的構成＞
そこで、本実施の形態では、以下に示す構成をとっている。つまり、本実施の形態では、図６に示すように、導体パターン２１ａ、２１ｂ内に開口部２４を設けている点に特徴の１つがある。この開口部２４は、導体パターン２１ａ、２１ｂを開口して下層の基材２０に達するように形成される。すなわち、開口部２４の底部では基材２０の表面が露出していることになる。このように導体パターン２１ａ、２１ｂに開口部２４を形成することにより、導体パターン２１ａ、２１ｂ上にソルダレジストを形成する場合、開口部２４にもソルダレジストが埋め込まれる。したがって、開口部２４に埋め込まれたソルダレジストは、開口部２４の底部に露出する基材２０と直接接触することになる。このことから、大面積の導体パターン２１ａ、２１ｂに開口部２４を設けない場合には、導体パターン２１ａ、２１ｂとソルダレジストが直接接触するだけであるが、導体パターン２１ａ、２１ｂに開口部２４を設ける場合には、導体パターン２１ａ、２１ｂとソルダレジストが直接接触するとともに、開口部２４を介して基材２０とソルダレジストが直接接触することになる。このため、導体パターン２１ａ、２１ｂとソルダレジストとの接触は、導体パターン２１ａ、２１ｂとソルダレジストとの直接接触だけでなく、開口部２４を介した基材２０とソルダレジストとの直接接触で補強されることになる。つまり、基材２０とソルダレジストとの接着強度は、導体パターン２１ａ、２１ｂとソルダレジストとの接着強度よりも強いので、本実施の形態では、導体パターン２１ａ、２１ｂとソルダレジストとの接着強度を向上させることができ、導体パターン２１ａ、２１ｂとソルダレジストとの剥離を防止することができる。

本実施の形態では、基準電位の供給を安定化してノイズを低減する観点から、基準配線として機能する導体パターン２１ａ、２１ｂの面積を電源配線や信号配線として機能する他の導体パターン２１ｃ、２１ｄに比べて大きくしている。この副作用として、導体パターン２１ａ、２１ｂとソルダレジストとの接着強度が低下する問題が懸念されるが、大面積の導体パターン２１ａ、２１ｂの内部領域に開口部２４を設けることにより、導体パターン２１ａ、２１ｂの内部領域に開口部２４を介して基材２０とソルダレジストが直接接触するような領域を設けている。これにより、大面積の導体パターン２１ａ、２１ｂとソルダレジストとの接着強度を向上させることができる。つまり、本実施の形態による特徴的構成では、基準配線として機能する導体パターン２１ａ、２１ｂを大面積にして導体パターン２１ａ、２１ｂの低抵抗化を実現し、かつ、大面積の導体パターン２１ａ、２１ｂとソルダレジストとの接着強度を向上できるという顕著な効果を得ることができるのである。

基準配線として機能する導体パターン２１ａ、２１ｂの内部に基材２０に達する開口部２４を設ける点が本実施の形態の特徴の１つである。この開口部２４は導体パターン２１ａ、２１ｂの内部に複数設けることが望ましい。開口部２４を複数設けることによって、接着力の強い基材２０とソルダレジストとの接触面積を増大することができ、大面積の導体パターン２１ａ、２１ｂとソルダレジストとの接着強度を向上することができるからである。さらに、開口部２４を介した基材２０とソルダレジストとの接触面積を増大する観点からは、開口部２４の径をより大きくすることが望ましい。具体的には、それぞれの開口部２４の径をビア２３の径よりも大きくすることで、充分に導体パターン２１ａ、２１ｂとソルダレジストとの接着強度を向上することができる。なお、開口部２４の形状は、円形状としているが、これに限られるものではなく、例えば、正方形や十文字形状にすることもできる。

次に、導体パターン２１ａ、２１ｂに形成する開口部２４の位置について説明する。開口部２４の形成位置は、導体パターン２１ａ、２１ｂの中心部に形成することが望ましい。具体的には、開口部２４は、導体パターン２１ａ、２１ｂのなかでビア２３が形成されている位置よりも中央部に近い内側の位置に形成することが望ましい。この理由について説明する。図６に示すように、導体パターン２１ａ、２１ｂは、大面積の導体パターンとして形成されているが、導体パターン２１ａ、２１ｂは、基材２０の周辺部に配列している端子２８と接続されている。この導体パターン２１ａ、２１ｂと端子２８との接続は、導体パターン２１ａ、２１ｂの周辺領域から延在する細線によって端子２８と接続されることになる。したがって、導体パターン２１ａ、２１ｂの中央部ではなく周辺領域（外縁領域）に形成すると、細線から導体パターン２１ａ、２１ｂの中央部への経路が狭くなる。このことは、端子２８から細線を介して導体パターン２１ａ、２１ｂの中央部へ至る経路が狭くなることを意味し、抵抗値が上昇することになる。つまり、導体パターン２１ａ、２１ｂの面積を大きくして導体パターン２１ａ、２１ｂの抵抗値を低減させているにもかかわらず、導体パターン２１ａ、２１ｂの外縁領域に開口部２４を設けると、細線から導体パターン２１ａ、２１ｂの中央部への経路が狭くなり、抵抗値を低下させる効果が充分に得られなくなるのである。このように、導体パターン２１ａ、２１ｂの抵抗値を充分に低下する観点から、開口部２４は、導体パターン２１ａ、２１ｂの外縁領域ではなく、中央部に近い領域に設けることが望ましいことがわかる。

さらに、開口部２４を導体パターン２１ａ、２１ｂの中央部に設ける別の理由について説明する。例えば、開口部２４を導体パターン２１ａ、２１ｂの一方の外縁領域に形成すると、開口部２４は、導体パターン２１ａ、２１ｂの一方の外縁領域に近い位置に形成されることになるが、この一方の外縁領域と対向する他方の外縁領域との距離が離れることになる。すなわち、対向する他方の外縁領域と開口部２４との距離が離れることから、開口部２４を介して基材２０とソルダレジストを直接接触させることによる接着力向上の効果が、開口部２４から他方の外縁領域に至る導体パターン２１ａ、２１ｂの領域では小さくなるのである。開口部２４から他方の外縁領域に至る領域が大面積となり、導体パターン２１ａ、２１ｂとソルダレジストとの接着が主になることから、この領域での接着力の向上が図りにくくなるのである。これに対し、開口部２４を導体パターン２１ａ、２１ｂの中央部に設ける場合には、開口部２４から両方の外縁領域に至る領域がほぼ均等の面積となり、開口部２４から一方の外縁領域に至る領域の面積が極端に大きくなるということを抑制できる。このため、開口部２４を介して基材２０とソルダレジストとを接触させることによる接着力の強化が導体パターン２１ａ、２１ｂの全体にわたってほぼ均等に反映されるので、効果的に導体パターン２１ａ、２１ｂとソルダレジストとの接着強度の向上を図ることができるのである。言い換えれば、開口部２４を一方の外縁領域に偏って形成すると、開口部２４から離れる他方の外縁領域での導体パターン２１ａ、２１ｂとソルダレジストとの接着強度の向上が図れなくなるのである。以上の理由から、開口部２４の形成位置は、導体パターン２１ａ、２１ｂの中心部に形成することが望ましく、特に、開口部２４は、導体パターン２１ａ、２１ｂのなかでビア２３が形成されている位置よりも中央部に近い内側の位置に形成することが望ましいことがわかる。

次に、ＢＧＡの断面図を用いて本実施の形態の特徴点を再び説明する。図７は、ＢＧＡの一部を示す断面図である。図７に示すように、絶縁体からなる基材２０のチップ搭載面（表面）には、導体パターン２１ａが形成されており、この基材２０と導体パターン２１ａにより配線基板が形成されている。そして、この配線基板には、ビアホール２２が形成されている。すなわち、ビアホール２２は、導体パターン２１ａと基材２０を貫通するように形成されており、このビアホール２２の側面には導体膜が形成されている。そして、配線基板の両面を覆うようにソルダレジスト２５が形成されている。このソルダレジスト２５で導体パターン２１ａは覆われているとともに、ビアホール２２の内部もソルダレジスト２５が埋め込まれている。ビアホール２２と、このビアホール２２の側面に形成されている導体膜と、導体膜上に形成され、ビアホール２２の内部を埋め込むソルダレジスト２５によってビア２３が形成されている。ソルダレジスト２５を介した配線基板上には、絶縁ペースト２６が形成されており、この絶縁ペースト２６上に半導体チップ２７が形成されている。そして、配線基板のチップ搭載面側では、ソルダレジスト２５の一部が除去されて下部に形成されている導体パターン２１ａが露出している。このソルダレジスト２５の一部が除去されて露出する導体パターン２１ａ上に端子２８が形成される。この端子２８は、例えば、Ｎｉ／Ａｕめっき膜から形成される。

半導体チップ２７のパッド（図示せず）と端子２８はワイヤ２９によって接続されている。したがって、半導体チップ２７と導体パターン２１ａは電気的に接続されることになる。この半導体チップ２７は、配線基板のチップ搭載面上に形成されている樹脂３０によって封止されている。

一方、配線基板のチップ搭載面と反対側の裏面には、外部接続端子３１が形成されている。つまり、配線基板の裏面もソルダレジスト２５で覆われているが、一部の領域ではソルダレジスト２５が除去されて外部接続端子３１が露出している。この外部接続端子３１は、上述した端子２８と同様に、Ｎｉ／Ａｕめっき膜から形成されている。そして、この外部接続端子２８は、ビア２３を形成している導体膜を介して配線基板のチップ搭載面に形成されている導体パターン２１ａと電気的に接続されている。外部接続端子２８上には、半田などの金属を球状にした半田ボール３２が形成されている。以上の構成から、半導体チップ２７は、ワイヤ２９を介して配線基板のチップ搭載面に形成されている導体パターン２１ａと電気的に接続されており、この導体パターン２１ａは、ビア２３を介して配線基板の裏面に形成されている半田ボール３２と電気的に接続されていることになる。このことから、結局、半導体チップ２７は、半田ボール３２と電気的に接続されていることになり、この半田ボール３２を介して実装基板と接続することにより、半導体チップ２７と外部とを電気的に接続することができる。

このように構成されているＢＧＡにおいて、本実施の形態における特徴の１つは、基材２０のチップ搭載面に導体パターン２１ａが形成されているが、この導体パターン２１ａの内部に開口部２４が設けられている点である。この開口部２４は、導体パターン２１ａを貫通し、基材２０のチップ搭載面側の表面を露出している。そして、図７では、開口部２４を２つのビア２３の間に設けている。このような開口部２４を設けることにより、導体パターン２１ａ上に形成するソルダレジスト２５が、開口部２４にも埋め込まれ、開口部２４の底部において、基材２０とソルダレジスト２５が直接接触されることになる。このことから、大面積の導体パターン２１ａに開口部２４を設けない場合には、導体パターン２１ａとソルダレジストが直接接触するだけであるが、導体パターン２１ａに開口部２４を設ける場合には、導体パターン２１ａとソルダレジスト２５が直接接触するとともに、開口部２４を介して基材２０とソルダレジスト２５が直接接触することになる。このため、導体パターン２１ａとソルダレジスト２５との接触は、導体パターン２１ａとソルダレジスト２５との直接接触だけでなく、開口部２４を介した基材２０とソルダレジスト２５との直接接触で補強されることになる。つまり、基材２０とソルダレジスト２５との接着強度は、導体パターン２１ａとソルダレジスト２５との接着強度よりも強いので、本実施の形態では、導体パターン２１ａとソルダレジスト２５との接着強度を向上させることができ、導体パターン２１ａとソルダレジスト２５との剥離を防止することができる。

図７では、配線基板上に半導体チップ２７が搭載されている様子が示されているが、このときの平面図を図８に示す。図８は、導体パターンを形成した基材２０のチップ搭載面に半導体チップ２７を搭載した状態を示す平面図である。すなわち、図８は、図６に示す配線基板に半導体チップ２７を搭載した状態を示す図である。図８に示すように、導体パターンを形成した基材２０の中央部に半導体チップ２７が搭載されている。この半導体チップ２７と配線基板とは、絶縁ペーストで接着されているので、導体パターン上に半導体チップ２７を形成しても問題はないのである。半導体チップ２７の外縁領域には、複数のパッド２７ａが並んで配置されており、このパッド２７ａと基材２０上に形成されている端子２８がワイヤ２９で接続されている。導体パターンの一部である端子２８は、配線基板上に半導体チップ２７を搭載する場合に、半導体チップ２７と平面的に重ならない領域に形成されている。これにより、半導体チップ２７に形成されているパッド２７ａと基材２０上に形成されている端子２８をワイヤ２９で接続することができる。端子２８は、基材２０に形成されている導体パターンと接続されているので、結局、半導体チップ２７と、基材２０上に形成されている導体パターンとは、ワイヤ２９および端子２８を介して電気的に接続されていることになる。以上のようにして、本実施の形態におけるＢＧＡが構成されている。

＜本願発明をＢＧＡに適用する有用性＞
従来、ＲＦＩＣのパッケージ形態は、ＱＦＮ（Quad Fiat Non-leaded package）が主に使用されてきた。図９（ａ）は、このＱＦＮ３５の端子形成面（チップ搭載面とは反対側の面）から見た平面図である。図９（ａ）に示すように、ＱＦＮ３５では、正方形状の配線基板３５ａの外縁領域に沿って複数の外部接続端子３７が形成されている。そして、配線基板３５ａの中心領域には、基準電位を供給する大面積の導体パターン（ベタパターン）３６が形成されている。このようにＱＦＮ３５では、端子形成面に基準電位を供給する大面積の導体パターン３６を形成することにより導体パターン３６のインピーダンスを低減することができるので、ＲＦＩＣの基準電位を安定化させることができる。つまり、ＱＦＮ３５では、配線基板の端子形成面（裏面）に基準電位を供給する導体パターン３６を形成し、この導体パターン３６自体はソルダレジストで覆わないため、導体パターン３６とソルダレジストの密着性が低下する問題は生じないのである。したがって、本願発明の目的とする導体パターンとソルダレジストの接着強度の向上はＱＦＮ３５では、問題とならない。

しかし、近年、ＲＦＩＣの機能向上を図るため、多ピン化および小型化が要求されている。このような要求に対して、ＲＦＩＣのパッケージ形態をＱＦＮとすることでは対応できなくなってきている。例えば、図９（ａ）に示すように、ＱＦＮ３５では、配線基板３５ａの外縁領域に複数の外部接続端子３７を設けているが、半導体チップの多ピン化によって、外部接続端子３７の数が増えると、配線基板３５ａのサイズを大きくする必要があり、ＲＦＩＣを小型化する要求を満足することができなくなる。つまり、ＲＦＩＣのパッケージ形態をＱＦＮ３５とすると、多ピン化と小型化を両立することができないのである。

そこで、ＲＦＩＣのパッケージ形態は、ＱＦＮからＢＧＡに変わってきている。図９（ｂ）は、ＢＧＡの端子形成面（チップ搭載面とは反対側の面）から見た平面図である。図９（ｂ）に示すように、ＢＧＡでは、基材２０の全面にわたって外部接続端子として機能する半田ボール３２を形成することができる。つまり、ＢＧＡでは、基材２０の外縁領域だけでなく内側領域まで半田ボール３２を格子状に配列することができる。したがって、多ピン化が行なわれても、基材２０のサイズをＱＦＮ３５よりも小さくできる利点がある、つまり、ＲＦＩＣのパッケージ形態をＢＧＡとすることにより、半導体チップの多ピン化が行なわれても、小型化を実現することができるのである。

しかし、ＲＦＩＣのパッケージ形態をＢＧＡとすると、ＢＧＡの端子形成面には、半田ボール３２が格子状に配列されるため、ＱＦＮ３５のように、基準配線として機能する大面積の導体パターン３６を形成することができない。したがって、ＢＧＡにしただけでは、基準電位を供給するパターンのインピーダンスを低減することができずに、基準電位を供給するパターンの抵抗値が上昇する。すると、基準電位がふらつく原因となり、ＲＦＩＣを構成する高周波回路にノイズによる悪影響が及ぶことになる。このため、ＢＧＡでは、基材２０の端子形成面側ではなく、基材２０のチップ搭載面側に基準電位を供給する導体パターンを形成している（図６の導体パターン２１ａなど参照）。このように、基材２０のチップ搭載面側に大面積の導体パターンを形成することにより、基準電位を安定化させることができる。

ところが、基材２０のチップ搭載面側に基準電位を供給する大面積の導体パターンを形成すると、上述したように、導体パターンを覆うようにソルダレジストを形成するので、導体パターンとソルダレジストとの接着が剥がれて、導体パターンを形成した基材２０とソルダレジストが剥離するという問題が懸念される。つまり、ＢＧＡでは、多ピン化に伴う小型化と基準電位の安定化を実現することができるが、新たな問題として、大面積の導体パターンとソルダレジストとの接着力が低下することが懸念される。

そこで、本願発明をＢＧＡに適用することにより、導体パターンとソルダレジストとの接着力の向上を図ることができるのである。つまり、導体パターンの内部に基材に達する開口部を設けることにより、導体パターンとソルダレジストとの接着強度を向上させることができ、導体パターンとソルダレジストとの剥離を防止することができる。

以上のことから、特に、ＢＧＡに本願発明を適用することにより、顕著な効果が得られるのである。具体的には、ＢＧＡでは、多ピン化に伴う小型化と基準電位の安定化を実現することができ、かつ、ＢＧＡに本願発明を適用することにより、大面積の導体パターンとソルダレジストとの接着力を向上することができるのである。

＜実施の形態の変形例＞
図１０は、本実施の形態の変形例を示す平面図である。図６と図１０を比較するとわかるように、図１０では、導体パターン２１ａがさらに分離されて導体パターン２１ｅが形成されている。導体パターン２１ａおよび導体パターン２１ｅは、ともに、基準電位を供給する基準配線として機能する導体パターンであり、特に、ＲＦＩＣのアナログ部に基準電位を供給する導体パターンである。そして、導体パターン２１ａは、アナログ部のうち受信部に基準電位を供給する導体パターンであり、導体パターン２１ｅは、アナログ部のうち送信部に基準電位を供給する導体パターンである。このように、図１０に示す変形例では、アナログ部に基準電位を供給する導体パターンを、受信部に基準電位を供給する導体パターン２１ａと、送信部に基準電位を供給する導体パターン２１ｅとに分離している。この場合でも、導体パターン２１ａと導体パターン２１ｅは電源配線として機能する導体パターン２１ｄや信号配線として機能する導体パターン２１ｃに比べて大面積である。したがって、本願発明を適用して、導体パターン２１ａ、２１ｅの内部に基材に達する開口部２４を設けている。これにより、導体パターン２１ａ、２１ｅとソルダレジストとの接着強度を向上させることができ、導体パターン２１ａ、２１ｅとソルダレジストとの剥離を防止することができる。

ここで、アナログ部に基準電位を供給する導体パターンを、受信部に基準電位を供給する導体パターン２１ａと、送信部に基準電位を供給する導体パターン２１ｅとに分離している。これは、受信部に供給する基準電位の変動を送信部に供給する基準電位の変動から分離するためである。つまり、受信部においては、できるだけ、基準電位を安定させてノイズの発生を防止する必要があるからである。具体的には、受信部のアナログ部を構成する１つとして、ＬＮＡ（低雑音増幅器）がある。このＬＮＡは、ＲＦＩＣにおいて受信信号が最初に入力される回路である。このＬＮＡでは受信信号の増幅が行なわれるが、この増幅の際、なるべくノイズが含まれないことが望ましい。したがって、受信部に基準電位を供給する導体パターン２１ａと、送信部に基準電位を供給する導体パターン２１ｅとを分離することにより、送信部における基準電位の変動によるノイズが、受信部に含まれるＬＮＡに伝わるのを防止することができる。このような観点から、本変形例のように、導体パターン２１ａと導体パターン２１ｅを電気的に分離することも可能であり、この場合であっても、導体パターン２１ａ、２１ｅに本願発明を適用することができる。

本実施の形態ではＲＦＩＣのパッケージ形態としてＢＧＡを例にして説明したが、これに限らず、例えば、ＬＧＡ（Land Grid Array）にも適用することができる。ＢＧＡとＬＧＡの相違点について図面を参照しながら説明する。図１１は、ＢＧＡの断面を示す断面図である。図１１において、ＢＧＡの特徴は、基材２０の裏面（チップ搭載面とは反対側の面）に半田ボール３２が形成されている点であり、この半田ボール３２の高さが、例えば、０．１ｍｍ以上である構造はＢＧＡとされる。これに対し、図１２は、ＬＧＡの断面を示す断面図である。図１２において、ＬＧＡの特徴は、基材２０の裏面（チップ搭載面とは反対側の面）に高さの低い半田ボール（半田ハーフボール）３３が形成されているか、あるいは、半田ボール３３が形成されていない点であり、この半田ボール３３の高さが、例えば、０．１ｍｍ以下である構造はＬＧＡとされる。この点がＢＧＡとＬＧＡの相違点である。その他の構成は、ＢＧＡとＬＧＡで同様であるため、本願発明はＬＧＡにも適用することができるのである。

＜配線基板の製造工程＞
本実施の形態における半導体装置は上記のように構成されており、次に、半導体装置の一例としてＢＧＡの製造工程について図面を参照しながら説明する。まず、ＢＧＡを構成する配線基板の製造工程について説明する。

図１３に示すように、基材４０の両面に銅箔４１を貼り付けた配線基板を用意する。このとき、基材４０は、例えば、ガラス−ＢＴ材あるいはガラス−耐熱エポキシ材から構成される。続いて、図１４に示すように、ビア形成領域にビアホール４２を形成する。ビアホール４２は、ドリルによる穴あけによって実施され、両面に銅箔４１を貼り付けた基材４０を貫通するように形成される。

次に、図１５に示すように、基材４０に貼り付けた銅箔４１の両面に銅めっき膜４３を形成する。銅めっき膜４３は、例えば、無電解めっき法あるいは電解めっき法で形成することができる。この銅めっき膜４３は、基材４０を貫通するビアホール４２の側面にも形成される。

続いて、図１６に示すように、銅めっき膜４３の表面を研磨した後、両面の銅箔４１上にドライフィルム４４を貼り付ける。このドライフィルム４４は、紫外線が照射されると硬化するフィルムであり、銅箔４１をパターニングする際のマスクを形成するために使用される。

その後、図１７に示すように基材４０の両側にマスク４５ａ、４５ｂを配置し、このマスク４５ａ、４５ｂを介して紫外線を照射する。これにより、マスク４５ａ、４５ｂに形成されているパターンがドライフィルム４４に転写される。そして、図１８に示すように、パターンが転写されたドライフィルム４４を現像することにより、ドライフィルム４４がパターニングされる。例えば、ドライフィルム４４の紫外線が当たらなかった領域が現像処理によって除去される。ドライフィル４４のパターニングは、例えば、ベタパターンの中央部に開口部４６が形成されるように行なわれる。

次に、図１９に示すように、パターニングしたドライフィルム４４をマスクにして銅箔４１をエッチングする。これにより、ドライフィルム４４に形成されているパターンが、銅箔４１に反映される。その後、図２０に示すように、パターニングしたドライフィルム４４を除去する。これにより、基材４０の上面においては、ベタパターンが形成され、ベタパターンの中央部に開口部４６が形成される。この開口部４６は、銅箔４１を貫通して基材４０に達している。この段階でパターンが正常に形成されているか検査する。検査には、例えば、光学式検査機などが使用される。

続いて、図２１に示すように、配線基板の両面にソルダレジスト４７を塗布する。配線基板の両面にソルダレジスト４７を塗布するには、まず、配線基板の一方の面にソルダレジスト４７を塗布し仮乾燥させる。そして、ソルダレジスト４７が仮乾燥したら、配線基板の他方の面にソルダレジスト４７を塗布して仮乾燥させる。これにより、配線基板の両面にソルダレジスト４７を形成することができる。このとき、図２１に示すように、配線基板の上面では、銅膜よりなるベタパターンとソルダレジスト４７が接触することになるが、ベタパターンの中央部に開口部４６が設けてあり、この開口部４６にもソルダレジスト４７が埋め込まれる。このため、開口部４６を介してソルダレジスト４７と基材４０が直接接触することになり、ベタパターンとソルダレジスト４７との接着強度を向上することができる。なお、ビアホール４２にもソルダレジスト４７が埋め込まれビア４８が形成される。

次に、図２２に示すように、フォトリソグラフィ技術を使用することにより、ソルダレジスト４７に端子形成用の開口部４９を形成する。この開口部４９の底面には、銅箔４１よりなるベタパターンの一部が露出する。そして、ソルダレジスト４７を本硬化（本乾燥）させた後、開口部４９から露出する銅箔４１上にニッケル／金めっき膜を形成する。このようにして、銅箔４１上にニッケル／金めっき膜を形成した端子を形成することができる。その後、配線基板を洗浄し、外観検査を実施することにより、配線基板が完成する。

＜ＢＧＡの製造工程＞
引き続き、上述した配線基板を使用することによりＢＧＡ（半導体装置）を形成する製造工程について図面を参照しながら説明する。図２３は、ＢＧＡを形成する製造工程の流れを示すフローチャートである。まず、半導体ウェハ上に通常の半導体製造技術を用いて、トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や多層配線を形成することにより、ＲＦＩＣを構成する集積回路を形成する。その後、半導体ウェハの裏面を研削する（バックグラインド）（Ｓ１０１）。

次に、半導体ウェハをダイシングすることにより、個々の半導体チップに個片化する（Ｓ１０２）。そして、個片化した半導体チップを上述した工程で形成した配線基板上に搭載する（ダイボンディング）（Ｓ１０３）。半導体チップと配線基板の接着は絶縁ペーストを使用することにより行なわれる。このとき、配線基板は、複数のＢＧＡを形成できるように一体化されており、個々のＢＧＡ取得領域に半導体チップをそれぞれ搭載する。

続いて、配線基板に形成されている端子と半導体チップのパッドとをワイヤで接続する（ワイヤボンディング）（Ｓ１０４）。その後、配線基板のチップ搭載面全体を樹脂で封止する（モールド）（Ｓ１０５）。そして、封止に使用した樹脂上にレーザなどにより製造番号などをマーキングする（Ｓ１０６）。

次に、配線基板のチップ搭載面とは反対側の裏面に半田ボールを搭載する（Ｓ１０７）。そして、配線基板を個々のＢＧＡを取得するようにダイシングする（Ｓ１０８）。このようにして、ＢＧＡを製造することができ、完成したＢＧＡは、トレイに収納されて出荷される（Ｓ１０９）。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

携帯電話機の送受信部の構成を示すブロック図である。 主にＲＦＩＣの内部構成を示すブロック図である。 ＲＦＩＣの概略的な実装構成（ＢＧＡ）を示す断面図である。 図３に示すＢＧＡの半田ボール搭載面から見た平面図である。 図４と同じようにＢＧＡの半田ボール搭載面から見た平面図であり、半田ボールとソルダレジストを除去した図である。 本発明のＢＧＡのチップ搭載面側から見た平面図である。 ＢＧＡの一部を示す断面図である。 導体パターンを形成した基材のチップ搭載面に半導体チップを搭載した状態を示す平面図である。 （ａ）は、ＱＦＮの端子形成面（チップ搭載面とは反対側の面）から見た平面図であり、（ｂ）は、ＢＧＡの端子形成面（チップ搭載面とは反対側の面）から見た平面図である。 実施の形態の変形例を示す平面図である。 ＢＧＡの断面を示す断面図である。 ＬＧＡの断面を示す断面図である。 実施の形態における配線基板の製造工程を示す斜視図である。 図１３に続く配線基板の製造工程を示す斜視図である。 図１４に続く配線基板の製造工程を示す斜視図である。 図１５に続く配線基板の製造工程を示す斜視図である。 図１６に続く配線基板の製造工程を示す斜視図である。 図１７に続く配線基板の製造工程を示す斜視図である。 図１８に続く配線基板の製造工程を示す斜視図である。 図１９に続く配線基板の製造工程を示す斜視図である。 図２０に続く配線基板の製造工程を示す斜視図である。 図２１に続く配線基板の製造工程を示す斜視図である。 ＢＧＡを形成する製造工程の流れを示すフローチャートである。 本発明者が検討したＢＧＡの一部を示す断面図である。

符号の説明

１ 携帯電話機
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０ 制御部
１１ インタフェース回路
１２ ＬＮＡ
１３ ダイレクトコンバージョンミキサ
１４ ＰＧＡ
１５ Ａ／Ｄ変換回路
１６ デジタルフィルタ
１７ オフセットＰＬＬ回路
１８ 変調器
１９ Ｄ／Ａ変換回路
２０ 基材
２１ａ 導体パターン
２１ｂ 導体パターン
２１ｃ 導体パターン
２１ｄ 導体パターン
２１ｅ 導体パターン
２２ ビアホール
２３ ビア
２４ 開口部
２５ ソルダレジスト
２６ 絶縁ペースト
２７ 半導体チップ
２７ａ パッド
２８ 端子
２９ ワイヤ
３０ 樹脂
３１ 外部接続端子
３１ａ 導体パターン
３２ 半田ボール
３３ 半田ボール
３５ ＱＦＮ
３６ 導体パターン
３７ 外部接続端子
４０ 基材
４１ 銅箔
４２ ビアホール
４３ 銅めっき膜
４４ ドライフィルム
４５ａ マスク
４５ｂ マスク
４６ 開口部
４７ ソルダレジスト
４８ ビア
４９ 開口部
１００ ＢＧＡ
１０１ 基材
１０２ 導体パターン
１０３ ビア
１０３ａ ビアホール
１０４ ソルダレジスト
１０５ 絶縁ペースト
１０６ 半導体チップ
１０７ 端子
１０８ ワイヤ
１０９ 樹脂
１１０ 外部接続端子
１１１ 半田ボール

Claims (18)

1. （ａ）半導体チップと、
   （ｂ）前記半導体チップを搭載する配線基板とを備え、
   前記配線基板は、
   （ｂ１）平板状の基材と、
   （ｂ２）前記基材のチップ搭載面に形成された第１導体パターンと、
   （ｂ３）前記第１導体パターンを開口して前記基材の前記チップ搭載面側の表面に達する開口部と、
   （ｂ４）前記開口部を埋め込み、かつ、前記第１導体パターン上に形成された保護膜とを有し、
   前記開口部の底面において前記保護膜と前記基材が直接接していることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記配線基板の前記チップ搭載面には、さらに、前記第１導体パターンと電気的に分離された第２導体パターンが形成されており、
   前記第１導体パターンの面積は、前記第２導体パターンの面積よりも大きいことを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、
   前記第１導体パターンには、基準電位が供給される基準配線として機能し、前記第２導体パターンは、電源電位が供給される電源配線あるいは信号を伝達する信号配線として機能することを特徴とする半導体装置。
4. 請求項１記載の半導体装置であって、
   前記配線基板の前記チップ搭載面には、前記第１導体パターンを含む複数の導体パターンが形成されており、前記複数の導体パターンのうち前記第１導体パターンの面積が最も大きいことを特徴とする半導体装置。
5. 請求項１記載の半導体装置であって、
   前記第１導体パターンには、複数の前記開口部が形成されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記配線基板には、さらに、前記第１導体パターンを貫通し、かつ、前記基材を貫通するビアが形成されており、
   前記ビアは、前記第１導体パターンおよび前記基材を貫通するビアホールと、前記ビアホールの側面に形成されている導体膜と、この導体膜上に形成され前記ビアホールを埋め込む前記保護膜より構成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置であって、
   前記配線基板の前記チップ搭載面とは反対側の裏面には、外部接続端子が形成されており、前記第１導体パターンと前記外部接続端子とは、前記ビアで電気的に接続されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、
   前記外部接続端子上には、半田ボールが形成されていることを特徴とする半導体装置。
9. 請求項６記載の半導体装置であって、
   前記第１導体パターンおよび前記基材を貫通する前記ビアは複数形成されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置であって、
    前記開口部は、複数の前記ビアの間に形成されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記開口部は、前記第１導体パターンのなかで前記ビアが形成されている位置よりも中央部に近い内側の位置に形成されていることを特徴とする半導体装置。
12. 請求項６記載の半導体装置であって、
    前記開口部および前記ビアホールは円筒形状をしており、
    前記開口部の径は、前記ビアホールの径よりも大きいことを特徴とする半導体装置。
13. 請求項１記載の半導体装置であって、
    前記第１導体パターンの一部は、前記第１導体パターンを覆う前記保護膜から露出して端子を形成しており、
    前記端子と前記半導体チップに形成されているパッドとをワイヤで電気接続することにより、前記第１導体パターンと前記半導体チップが電気的に接続されていることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置であって、
    前記第１導体パターンの一部である前記端子は、前記配線基板上に前記半導体チップを搭載する場合に、前記半導体チップと平面的に重ならない領域に形成されていることを特徴とする半導体装置。
15. 請求項１記載の半導体装置であって、
    前記第１導体パターンは銅膜から形成され、前記保護膜はソルダレジストから形成されていることを特徴とする半導体装置。
16. 請求項１記載の半導体装置であって、
    前記半導体チップには、アナログ回路とデジタル回路が形成され、前記アナログ回路と前記デジタル回路により、アナログ信号とデジタル信号の相互変換を行なう変換回路と、アナログ信号である送受信信号を変調あるいは復調する変復調回路が形成されていることを特徴とする半導体装置。
17. 請求項１６記載の半導体装置であって、
    前記第１導体パターンは、互いに電気的に分離されたアナログ回路用基準電位供給パターンとデジタル回路用基準電位供給パターンから形成されていることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置であって、
    前記アナログ回路用基準電位供給パターンは、さらに、互いに電気的に分離された、送信回路に基準電位を供給する配線として機能するアナログ送信回路用基準電位供給パターンと、受信回路に基準電位を供給する配線として機能するアナログ受信回路用基準電位供給パターンから形成されていることを特徴とする半導体装置。

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