JP2012066428A - 画像形成装置 - Google Patents

Abstract

【課題】 画像形成装置に使用されるＰＬＬ回路の消費電力や熱の発生を低減する。
【解決手段】 レーザー光により感光体１１に静電潜像を形成し、現像剤により静電潜像を現像剤像に現像し、現像剤像をシートＰへ転写して画像を形成する画像形成装置１１０において、感光体を露光するレーザー光を出力する光源４３と、基準クロックを逓倍した逓倍クロックを生成するＰＬＬ回路２０３と、光源を駆動するために、画像データと逓倍クロックとに従ってパルス幅変調された信号を出力するパルス幅変調回路５４と、パルス幅変調回路へ入力されるべき画像データを取得し、取得した画像データに従ってパルス幅変調された信号を出力する必要がないときに、ＰＬＬ回路の駆動を停止するＣＰＵ５０とを設けた。
【選択図】 図２

Description

本発明は、クロック生成部を有する画像形成装置に関する。

従来、高画質画像処理及び高精度位置制御のために、画像クロックの周波数よりも数倍高い周波数の高速クロックを使用する画像形成装置がある（特許文献１及び特許文献２）。特許文献１の画像形成装置は、高速クロックを用いて画像の書き出しタイミングを高精度に調整する。また、特許文献２の画像形成装置は、高速クロックを用いて画像の階調を高精度に補正する。特許文献１及び特許文献２の画像形成装置は、位相同期回路（以下、ＰＬＬ（Phase-locked loop）回路という。）を用いて高速クロックを生成する。

特開平９−１８３２５０号公報 特開２００７−１５２７３１号公報

近年、画像形成装置に対する画質の要求が高まりつつあり、クロック生成部で生成する高速クロックの周波数がますます高くなっている状況である。それに伴い、クロック生成部の消費電力や発生熱の増大が問題となっている。
そこで、本発明は、クロック生成部の駆動の停止を制御することによりクロック生成部の消費電力や発生熱を低減することを目的とする。

本発明による画像形成装置は、レーザー光により感光体に静電潜像を形成し、現像剤により前記静電潜像を現像剤像に現像し、前記現像剤像を記録媒体へ転写して画像を形成する画像形成装置であって、前記感光体を露光するレーザー光を出力する光源と、基準クロックの基準周波数を逓倍した逓倍周波数の逓倍クロックを生成するクロック生成部と、前記光源を駆動するために、画像データと前記逓倍クロックとに従ってパルス幅変調された信号を出力するパルス幅変調回路と、前記パルス幅変調回路へ入力されるべき画像データを取得し、取得した画像データに従って前記パルス幅変調された信号を出力する必要がないときに、前記クロック生成部の駆動を停止する制御部と、を有する。

クロック生成部の駆動の停止を制御することによりクロック生成部の消費電力や熱の発生を低減することができる。

本実施例による画像形成装置の断面図。 本実施例による光走査装置の構成を示す図。 本実施例によるＰＬＬ回路の動作を示すタイミングチャート。 本実施例によるＣＰＵの動作を示すフローチャート。 本実施例による各信号を示すタイミングチャート。

以下、図面に示す実施例に基づいて本発明を説明する。

（画像形成装置）
図１は、本発明の実施例による電子写真画像形成装置（以下、画像形成装置という。）１１０の断面図である。画像形成装置１１０は、原稿給送部１１２と、画像読み取り部１１４と、画像形成部１１６とからなる。
画像形成装置１１０の基本的な動作について図１を用いて説明する。
原稿給送部１１２のトレイ１の上に積載された原稿は、一枚ずつ順次に原稿読み取り部１１４の原稿台ガラス２の上へ給送される。原稿は、原稿台ガラス２の上の所定位置で停止させられる。スキャナーユニット４に設けられたランプ３が点灯して原稿を照射しつつ、スキャナーユニット４は、矢印Ｙで示す副走査方向へ移動する。原稿からの反射光は、ミラー５、６、及び７、及び結像光学系８を介してイメージセンサー部９の上に結像される。イメージセンサー部９は、原稿からの反射光を画像信号に変換する。画像信号は、画像形成部１１６の露光制御部１０へ入力される。

露光制御部１０は、イメージセンサー部９からの画像信号に応じてパルス幅変調されたパルス信号を生成する。パルス幅変調されたパルス信号は、露光制御部１０の内部のレーザー駆動装置３１（図２）へ入力される。レーザー駆動装置３１は、パルス幅変調されたパルス信号に基づいてレーザー駆動信号を光源としての半導体レーザー４３へ出力し、半導体レーザー４３を発光（点灯及び消灯）させる。これにより、半導体レーザー４３は、画像情報に応じたレーザー光を感光体ドラム（以下、感光体という。）１１へ出力する。

感光体１１の表面は、帯電器２８により均一に帯電されている。均一に帯電された感光体１１の表面にレーザー光が照射される。レーザー光は、画像情報に応じた静電潜像を感光体１１の表面に形成する。電位センサ１００は、静電潜像の電位を検出して、感光体１１上の電位が正常であるか否かを監視する。
感光体１１上の静電潜像は、現像器１３によって現像されて現像剤像にされる。感光体１１上の現像剤像とタイミングを合わせて、シート積載部１４又は１５から転写装置１６へ記録媒体としてのコピー用紙（以下、シートという。）Ｐが搬送される。感光体１１上の現像剤像は、転写装置１６によりシートＰ上に転写される。現像剤像が転写されたシートＰは、定着部１７へ搬送される。シートＰ上に転写された現像剤像は、定着部１７にてシートＰ上に定着されて、シートＰ上に画像が形成される。画像が形成されたシートＰは、排出ローラ対１８より画像形成装置１１０の外部へ排出される。
転写後の感光体１１の表面は、クリーナ２５により清掃される。クリーナ２５で清掃された感光体１１の表面は、補助帯電器２６で除電される。前露光ランプ２７は、感光体１１上の残留電荷を消去し、感光体１１の表面が帯電器２８により良好な帯電を得られるようにする。帯電器２８は、感光体１１の表面を均一に帯電して、次の画像形成に備える。

シートＰの両面に画像を形成する場合は、表面に画像が形成されて定着部１７から搬送されたシートＰの後端がシート検知部１９により検知されたときに、排出ローラ対１８の回転を停止する。排出通路２１に設けられたフラッパー２０により、通路を反転通路２２へ切り替える。排出ローラ対１８を逆転させて、シートＰを反転通路２２へ搬送する。シートＰは、反転通路２２から反転搬送路入口２３を経由して反転搬送路２４へ搬送される。シートＰは、反転搬送路２４から再び転写装置１６へ搬送されて、前記した画像形成動作と同様にして、シートＰの裏面に画像が形成される。

（露光制御部）
図２は、本実施例による光走査装置１２０の構成を示す図である。光走査装置１２０は、画像データに従ってパルス幅変調されたレーザー光を主走査方向に走査することにより感光体１１の表面を露光する。光走査装置１２０は、露光制御部１０と、半導体レーザー４３と、回転多面鏡（以下、ポリゴンミラーという。）３３と、ｆθレンズ３４と、ビームディテクトセンサ（以下、ＢＤセンサという。）３６とを有する。
露光制御部１０は、画像データを格納するための画像データ用ＲＡＭ（画像データ供給部）２０２を有する。画像読み取り部１１４のイメージセンサー部９から出力された画像信号は、画像形成部１１６に設けられた露光制御部１０のＲＡＭ２０２に画像データとして格納される。ＲＡＭ２０２は、外部装置から入力された画像データを格納することもできる。ＲＡＭ２０２は、画像データを画像処理用ＣＰＵ（制御部）５０へ供給する。
ＣＰＵ５０は、画像データに従ってパルス幅変調（ＰＷＭ）されたパルス信号を出力するパルス幅変調回路５４を有する。ＲＡＭ２０１は、パルス幅変調のためのルックアップテーブル（ＬＵＴ）を保存している。ＣＰＵ５０は、基準クロック（以下、ＣＰＵクロックという。）２０８を出力する発振器（不図示）を有している。ＣＰＵ５０は、ＣＰＵクロック２０８に従って、画像データをパルス幅変調回路５４へ入力する。また、ＣＰＵクロック２０８は、ＰＬＬ回路（逓倍手段）２０３へ入力される。
ＰＬＬ回路２０３は、ＣＰＵクロック２０８の基準周波数を逓倍した逓倍周波数の逓倍クロック（以下、高速クロックという。）２０４を出力する。すなわち、ＰＬＬ回路２０３は、基準クロックの基準周波数を逓倍した逓倍周波数の逓倍クロックを生成するクロック生成部である。
パルス幅変調回路５４は、ＲＡＭ２０２から供給された画像データ、ＲＡＭ２０１のルックアップテーブル、及びＰＬＬ回路２０３の高速クロック２０４に基づいてパルス幅変調されたパルス信号を発生する。パルス幅変調されたパルス信号は、ＰＬＬ回路２０３の高速クロック２０４に同期してレーザー駆動装置３１へ出力される。
レーザー駆動装置３１は、ＣＰＵ５０からパルス幅変調されたパルス信号を受信して、半導体レーザー４３を駆動するためのレーザー駆動信号を出力する。半導体レーザー４３の内部にはレーザー光の一部を検出するフォトダイオードセンサーが設けられている。フォトダイオードセンサーの検出信号を用いて半導体レーザー４３の自動光出力制御（ＡＰＣ）を行う。
半導体レーザー４３は、レーザー駆動信号に基づいてレーザー光を発光する。半導体レーザー４３から発したレーザー光は、コリメータレンズ３５及び絞り３２によりほぼ平行光になり、所定のビーム径でポリゴンミラー３３へ入射する。
ポリゴンミラー３３は、矢印Ｒで示す方向（反時計回り方向）に等角速度で回転する。ポリゴンミラー３３に入射したレーザー光は、ポリゴンミラー３３の回転に従って連続的に変化する反射角度により偏向される。ポリゴンミラー３３により偏向されたレーザー光は、ｆθレンズ３４により集光される。同時に、ｆθレンズ３４は、走査の時間的な直線性を保証するような歪曲収差の補正を行うので、レーザー光は、像担持体としての感光体１１上を図２の矢印Ｑで示す方向（主走査方向）に等速で結像走査される。
ＢＤセンサ３６は、画像形成領域の外に設けられている。ＢＤセンサ３６は、ポリゴンミラー３３からの反射光を検出して、主走査同期信号（以下、ＢＤ信号という。）を出力する主走査同期信号生成部である。ＢＤセンサ３６のＢＤ信号は、主走査方向の画像形成位置を一定にするために使用される。ＢＤ信号に基づいて、パルス幅変調されたパルスの出力開始タイミングすなわちレーザー光の発光開始タイミングが決定される。
ＣＰＵ５０は、各走査ラインにおいて、ＢＤ信号から予め決められた一定時間の遅延後に、画像データに対応したレーザー駆動信号に応じて半導体レーザー４３を明滅させて走査を行う。露光制御部１０は、レーザー光を主走査方向Ｑに走査して感光体１１の表面をライン状に露光する。画像データは、先頭の１ライン目から順々にラインごとに出力される。感光体１１は回転され、ライン毎にＢＤ信号から一定時間後にレーザー光を発光して感光体１１の表面にライン状の露光を繰り返す。これによって、感光体１１の回転にしたがって副走査方向に感光体１１の表面を露光し、感光体１１の表面に全体の画像を形成する。

（ＰＬＬ回路）
ＰＬＬ回路２０３の詳細な動作について説明する。図３は、本実施例のＰＬＬ回路２０３の動作を示すタイミングチャートである。ＰＬＬ回路２０３は、入力信号の周波数を逓倍した周波数で同期発振する周波数逓倍器（周波数シンセサイザ）である。
ＰＬＬ回路２０３は、電源２０６から電力が供給される。スイッチ２０７は、ＰＬＬ回路２０３と電源２０６との間に配置されている。スイッチ２０７は、ＣＰＵ５０からのイネーブル信号２０５に従ってＯＮ／ＯＦＦが切り替えられる。よって、ＰＬＬ回路２０３は、ＣＰＵ５０からのイネーブル信号２０５に従ってスイッチ２０７により駆動の開始及び停止が制御される。
また、ＰＷＭテーブル変換を行った後に、走査倍率設定に応じて補助画素の追加や削除を行い、画像データ長と感光体１１上に露光される走査長との差異を補正する。画像データと感光体１１上に露光される走査長の差異は、画像形成装置の組み立て精度やｆθレンズ３４の精度により発生する光路長の誤差に起因する。
ＣＰＵ５０から出力されるイネーブル信号２０５によりスイッチ２０７をオン／オフ制御することにより、電源２０６からＰＬＬ回路２０３への電力の供給を制御する。
ＣＰＵ５０は、パルス幅変調回路５４へ入力されるべき画像データを取得し、取得した画像データに従ってパルス幅変調された信号を出力する必要があるか否かを判断する。パルス幅変調された信号を出力する必要があるときは、ＣＰＵ５０は、ＰＬＬ回路２０３の駆動を開始する。一方、パルス幅変調された信号を出力する必要がないときは、ＣＰＵ５０は、ＰＬＬ回路２０３の駆動を停止する。
つまり、ＣＰＵ５０は、高速クロック２０４に基づいてパルス幅変調された信号を出力する必要があるときに、イネーブル信号２０５を生成して（イネーブル信号をＨにして）ＰＬＬ回路２０３の駆動を開始する。一方、ＣＰＵ５０は、高速クロック２０４に基づいてパルス幅変調された信号を出力する必要がないときに、イネーブル信号２０５を遮断して（イネーブル信号をＬにして）ＰＬＬ回路２０３の駆動を停止する。
これをより詳述すると、ＣＰＵ５０は、ＰＬＬ回路２０３のロック時間内にパルス幅変調回路５４へ入力されるべき画像データを取得する。取得した画像データの中に半導体レーザー４３を点灯するデータが少なくとも一つ含まれている場合に、ＣＰＵ５０は、イネーブル信号をＨにしてＰＬＬ回路２０３の駆動を開始する。一方、取得した画像データの中に半導体レーザー４３を点灯するデータが一つも含まれていない場合に、ＣＰＵは、イネーブル信号をＬにしてＰＬＬ回路２０３の駆動を停止する。
イネーブル信号２０５がＬのときは、スイッチ２０７がオフとなり電源２０６からＰＬＬ回路２０３への電力の供給が停止する。このとき、ＰＬＬ回路２０３には電源２０６からの電力が供給されないためＰＬＬ回路２０３の消費電力は０となる。また、イネーブル信号２０５がＨのときは、スイッチ２０７はオンとなり電源２０６からＰＬＬ回路２０３へ電力が供給される。
図３に示されるように、イネーブル信号２０５がＨになると、ＰＬＬ回路２０３のロック時間ｔ後にＰＬＬ回路２０３の内部にあるＰＬＬロック信号２０９がＨとなる。ロック時間ｔは、ＰＬＬ回路２０３が基準周波数から逓倍周波数に切り換わるのに要する時間である。ＰＬＬロック信号２０９がＨのときＣＰＵクロックを逓倍した高速クロック２０４が出力される。図３に示される本実施例では、逓倍数は４倍となっている。
一般に広く使用されているＰＬＬ回路において、ロック時間ｔは、逓倍される元となる源振のクロック（本実施例ではＣＰＵクロック）とＰＬＬ回路を構成する内部回路素子の定数及び構成で決定される。ＰＬＬ回路２０３が動作する様々な動作環境条件におけるそれぞれのロック時間ｔのなかで、最も大きな値を基準ロック時間ｔｍａｘと定義する。つまり、ＰＬＬ回路２０３を動作させる環境において、イネーブル信号２０５がＨになってから基準ロック時間ｔｍａｘの経過後であれば、必ず高速クロック２０４が使用可能ということが保証される。
なお、本実施例においては、基準ロック時間ｔｍａｘは、ＰＬＬ回路２０３が動作する様々な環境におけるロック時間ｔのなかで最も大きな値としているが、本発明は、必ずしもこれに限定されるものではない。例えば、ＰＬＬ回路２０３が動作可能な環境の中でも画像形成装置１１０が動作しないような環境におけるロック時間ｔは、基準ロック時間ｔｍａｘから除いてもよい。すなわち、基準ロック時間ｔｍａｘは、画像形成装置１１０が通常使用されることが想定されている動作環境におけるＰＬＬ回路２０３のロック時間ｔのうち最も大きな値としてもよい。本実施例では、基準ロック時間ｔｍａｘ＝２０μｓ（２０マイクロ秒）を例とし説明を行う。

（ＣＰＵの動作）
次に、本実施例における画像形成装置が画像を形成する場合のＣＰＵ５０の動作を説明する。
図４は、本実施例によるＣＰＵ５０の動作を示すフローチャートである。尚、図４における全フローにおいて、ＣＰＵ５０は、ＣＰＵクロック２０８をＰＬＬ回路２０３へ入力し続けている。また、ＰＬＬロック信号２０９は、図３のタイミングチャートに示されるように、イネーブル信号２０５に応じて動作する。
ＣＰＵ５０からレーザー駆動装置３１へ出力されるパルス幅変調されたパルス信号（以下、出力画像データという。）は、ＰＬＬ回路２０３のＰＬＬロック信号２０９がＬのときは常に０である。出力画像データは、ＰＬＬロック信号２０９がＨのときは１であり、そのパルス幅は、ＲＡＭ２０２から供給される画像データ（以下、入力画像データという。）に従って変調されている。入力画像データは、多値データである。出力画像データは、二値データである。
ステップＳ１００において、ＣＰＵ５０は、画像形成前の初期設定としてイネーブル信号２０５をＬとし、ＰＬＬ回路２０３を停止させる。

ステップＳ１０１において、ＣＰＵ５０は、カウンタ５２の初期設定を行う。カウンタ５２は、サンプリング周期をカウントしてサンプリングポイントを決定するために設けられている。具体的には、カウンタ５２の閾値を予め決められた所定の値Ｋに設定し、サンプリング周期のためのカウンタ値を０にする。閾値Ｋは、入力画像データの入力周期Ｔに応じた値とする。サンプリング周期は、ＲＡＭ２０２からＣＰＵ５０へ供給される入力画像データをサンプリングするタイミングを定めるものである。
ここで、ＣＰＵ５０の発振器（不図示）から出力されるＣＰＵクロック２０８を画像クロックとする。画像クロックは、レーザー光が感光体１１上を走査するときに１画素あたりの発光タイミングを決定する。例えば、画像クロックの周波数が０．１ＭＨｚの画像形成装置１１０の場合、入力画像データは、ＲＡＭ２０２からＣＰＵ５０のパルス幅変調回路５４へ入力周期Ｔ＝１０μｓで連続的に入力される。そこで、１０μｓの入力周期Ｔに相当する値をカウンタ５２の閾値Ｋに設定する。
閾値Ｋの値は、カウンタ５２をカウントするための周波数に依存する。例えば、カウンタ５２が２０ＭＨｚの周波数でカウントされる場合、その周波数の周期は５０ｎｓ（５０ナノ秒）であるので、１０μｓ÷５０ｎｓ＝２００により、閾値Ｋは、２００となる。このようにして、サンプリング周期を入力画像データの入力周期Ｔと一致させる。サンプリング周期を入力画像データの入力周期Ｔに合わせる目的は、後述のステップにおいて入力画像データが更新されない限りイネーブル信号２０５を変化させる必要がないからである。高速クロック２０４を必要としないときにＰＬＬ回路２０３を無駄に駆動して消費電力や熱の発生を増加させることがないようにするためである。

ステップＳ１０２において、ＣＰＵ５０は、ＢＤセンサ３６からのＢＤ信号を検知する。本実施例におけるＢＤ信号は、ローアクティブである。ＢＤ信号の立下りを検知した場合（Ｓ１０２のＹＥＳ）は、ステップＳ１０３へ、そうでない場合（Ｓ１０２のＮＯ）は、ステップＳ１０４へ進む。

ステップＳ１０３において、ＣＰＵ５０は、カウンタ５２のカウンタ値を０にする。入力画像データの供給及び出力画像データの出力は、ＢＤ信号に同期して行われるので、カウンタ５２のカウンタ値の初期化もＢＤ信号に同期させている。

ステップＳ１０４において、ＣＰＵ５０は、カウンタ５２のカウンタ値が閾値Ｋの値であるか否かを判断する。カウンタ値が閾値Ｋの値でない場合（Ｓ１０４のＮＯ）は、ステップＳ１０９へ進む。ステップＳ１０９において、ＣＰＵ５０は、サンプリングポイントの判定に使用しているカウンタ５２のカウント値を１増分する。ステップＳ１１１において、ＣＰＵ５０は、画像形成を終了するかどうかを判断する。つまりページ全体の画像を形成し終わったかどうかを判断する。画像形成が終了していない場合（Ｓ１１１のＮＯ）は、ステップＳ１０２へ戻る。
ステップＳ１０４において、カウンタ値が閾値Ｋの値である場合（Ｓ１０４のＹＥＳ）は、ＣＰＵ５０は、サンプリングポイントであると判断して、イネーブル信号２０５の制御を行うためにステップＳ１０５へ進む。

ステップＳ１０５において、ＣＰＵ５０は、現在のタイミングから基準ロック時間ｔｍａｘの間にパルス幅変調回路５４へ入力されるべき入力画像データを取得する。例えば、本実施例の画像形成装置１１０において、画像クロック（ＣＰＵクロック）２０８の周波数は０．１ＭＨｚであり、入力画像データの入力周期Ｔは１０μｓである。また、基準ロック時間ｔｍａｘは、２０μｓである。現在のタイミングから基準ロック時間ｔｍａｘの間にパルス幅変調回路５４へ入力されるべき入力画像データの個数ｚ（ｚ：整数）は、
ｚ×Ｔ＞ｔｍａｘ
を満たす。入力画像データの個数ｚは、上記式を満たすｚのうちで最も小さな値であることが好ましい。なぜならば、ＰＬＬ回路２０３の停止時間を長くすることができるからである。また、入力画像データの処理時間を短くすることができるからである。なお、入力画像データの個数ｚは、一つの入力周期Ｔの入力画像データを１個として数える。本実施例において、入力画像データの個数ｚは、３であるので、ステップＳ１０５で、現在のタイミングの後の３個分の入力画像データを取得する。

ステップＳ１０６において、ＣＰＵ５０は、ステップＳ１０５で取得した入力画像データの値が全て０か否かを判定する。取得した入力画像データの値が全て０である場合（Ｓ１０６のＹＥＳ）は、ステップＳ１０７へ進む。取得した入力画像データの全てが半導体レーザー４３を点灯しないデータであるので、ステップＳ１０７において、ＣＰＵ５０は、イネーブル信号２０５をＬとし、ＰＬＬ回路２０３の駆動を停止する。これによって、ＰＬＬ回路２０３の消費電力や熱の発生を低減することができる。
一方、取得した入力画像データの値が０以外の値を含む場合（Ｓ１０６のＮＯ）は、ステップＳ１０８へ進む。取得した入力画像データの中に半導体レーザー４３を点灯するデータが少なくとも一つ含まれているので、ステップＳ１０８において、ＣＰＵ５０は、イネーブル信号２０５をＨとし、ＰＬＬ回路２０３の駆動を開始する。これによって、パルス幅変調されるべき入力画像データがパルス幅変調回路５４へ入力されるときまでに、ＰＬＬ回路２０３は、高速クロック２０４を発振することができる。

ステップＳ１１０において、ＣＰＵ５０は、サンプリングポイントの判定に使用しているカウンタ５２のカウント値を０にする。

ステップＳ１１１において、ＣＰＵ５０は、ページ全体の画像を形成し終わったか否かを判断する。画像形成が終了していない場合（Ｓ１１１のＮＯ）は、ステップＳ１０２へ戻る。画像形成が終了している場合（Ｓ１１１のＹＥＳ）は、ステップＳ１１２へ進む。ステップＳ１１２において、ＣＰＵ５０は、イネーブル信号２０５をＬとし、ＰＬＬ回路２０３の駆動を停止する。

図５は、本実施例による各信号を示すタイミングチャートである。図５は、ＢＤ信号を受けてから次のＢＤ信号を受けるまでの１ライン分の画像データに関する各信号の挙動を示している。図５は、ＢＤ信号、サンプリングポイント、入力画像データ（多値データ）、イネーブル信号２０５、ＰＬＬロック信号２０９、パルス幅変調された出力画像データ（二値データ）、及びカウンタ５２のカウンタ値を示している。
本実施例において、ステップＳ１０１の説明にあるように、入力画像データの入力周期Ｔ＝１０μｓであり、カウンタ５２の閾値Ｋは１０μｓに相当する値である。また同様に、サンプリングポイントから基準ロック時間ｔｍａｘの間に取得される入力画像データの個数ｚは、ステップＳ１０５の説明にあるようにｚ＝３である。

サンプリングポイントＡについての挙動を説明する。サンプリングポイントＡにおいて、ＣＰＵ５０は３個分の入力画像データを取得する。取得した入力画像データは、全て０であるのでイネーブル信号２０５をＬにしてＰＬＬ回路２０３を停止させる。

次に、サンプリングポイントＢについての挙動を説明する。サンプリングポイントＢにおいて、ＣＰＵ５０は、３個分の入力画像データを取得する。取得した入力画像データの値は、時間軸の早い順に、０，０，５であり全て０ではないので、イネーブル信号２０５をＨにしてＰＬＬ回路２０３の駆動を開始する。
ここで、ステップＳ１０５により、ｚ×Ｔ＞ｔｍａｘである。この式は、現在のタイミングからｚ画素目の入力画像データがパルス幅変調回路５４へ入力されるタイミングまでには、基準ロック時間ｔｍａｘ以上あるということを示す。つまり、サンプリングポイントＢでイネーブル信号２０５をＨにしたことにより、サンプリングポイントＢから２画素進んだ箇所にあるサンプリングポイントＸでは、ＰＬＬ回路２０３がロックしていることが保証される。すなわち、サンプリングポイントＸで、ＰＬＬロック信号２０９がＨになることが保証される。

ＣＰＵ５０は、上記のような動作をサンプリングポイントが発生するたびに行い、イネーブル信号２０５を用いてＰＬＬ回路２０３の駆動を画像形成に影響のない範囲で制御する。その結果、ＰＬＬ回路２０３は、画像形成に高速クロック２０４が必要の無い期間において停止状態であり、ロック時間も考慮に入れた画像形成に高速クロック２０４が必要な期間において駆動状態に制御される。このようにすることで、ＰＬＬ回路２０３の消費電力や熱の発生を効率的に低減することが可能となる。

本実施例は、画像形成装置として、複写機を例に挙げて説明したが、本発明は、これに限定されるものではない。本発明は、レーザービームプリンタ、マルチファンクションプリンタ、ファクシミリ装置、ワードプロセッサなどの画像形成装置にも適用できる。また、画像形成装置は、モノクロ画像形成装置に限らず、カラー画像形成装置も含む。

画像形成装置により画像を形成するための画像データは、画像読み取り部により読み取られた画像データに限らず、外部コンピュータから入力される画像データ、画像形成装置に着脱可能な記憶媒体に記憶された画像データであってもよい。

１１ 感光体
４３ 半導体レーザー（光源）
５０ ＣＰＵ（制御部）
５４ パルス幅変調回路
１１０ 画像形成装置
２０３ ＰＬＬ回路（クロック生成部）
２０４ 高速クロック（逓倍クロック）
２０８ ＣＰＵクロック（基準クロック）
Ｐ シート（記録媒体）

Claims (10)

1. レーザー光により感光体に静電潜像を形成し、現像剤により前記静電潜像を現像剤像に現像し、前記現像剤像を記録媒体へ転写して画像を形成する画像形成装置であって、
   前記感光体を露光するレーザー光を出力する光源と、
   基準クロックの基準周波数を逓倍した逓倍周波数の逓倍クロックを生成するクロック生成部と、
   前記光源を駆動するために、画像データと前記逓倍クロックとに従ってパルス幅変調された信号を出力するパルス幅変調回路と、
   前記パルス幅変調回路へ入力されるべき画像データを取得し、取得した画像データに従って前記パルス幅変調された信号を出力する必要がないときに、前記クロック生成部の駆動を停止する制御部とを有する画像形成装置。
2. 前記制御部は、サンプリング周期ごとに、前記クロック生成部のロック時間の間に前記パルス幅変調回路へ入力されるべき画像データを取得し、取得した画像データの全てが前記光源を点灯しないデータである場合に前記クロック生成部の駆動を停止し、前記取得した画像データの中に前記光源を点灯するデータが少なくとも一つ含まれている場合に前記クロック生成部の駆動を開始する請求項１に記載の画像形成装置。
3. 前記サンプリング周期は、前記パルス幅変調回路へ入力される前記画像データの入力周期である請求項２に記載の画像形成装置。
4. 前記ロック時間は、前記クロック生成部の動作環境条件における最も大きな値を有する基準ロック時間である請求項２又は３に記載の画像形成装置。
5. 前記サンプリング周期は、前記パルス幅変調回路へ入力される前記画像データの入力周期Ｔであり、
   前記ロック時間は、前記クロック生成部の動作環境条件における最も大きな値を有する基準ロック時間ｔｍａｘであり、
   前記基準ロック時間ｔｍａｘの間に前記パルス幅変調回路へ入力されるべき画像データの個数ｚは、
   ｚ×Ｔ＞ｔｍａｘ
   を満たす請求項２に記載の画像形成装置。
6. 前記画像データの個数ｚは、
   ｚ×Ｔ＞ｔｍａｘ
   を満たす最も小さな値である請求項５に記載の画像形成装置。
7. 前記サンプリング周期をカウントするカウンタを有する請求項２乃至請求項６のいずれか一項に記載の画像形成装置。
8. 前記パルス幅変調された信号の出力開始タイミングを決定する主走査同期信号を生成する主走査同期信号生成部を有し、
   前記制御部は、前記主走査同期信号を受信すると前記カウンタのカウンタ値を初期化する請求項７に記載の画像形成装置。
9. 前記クロック生成部へ電力を供給する電源と、
   前記クロック生成部と前記電源との間に配置されたスイッチと
   を有し、
   前記制御部は、前記スイッチをＯＮ及びＯＦＦすることにより、前記クロック生成部の駆動を開始及び停止する請求項１乃至請求項８のいずれか一項に記載の画像形成装置。
10. 前記画像データは、多値データであり、前記パルス幅変調されたパルス信号は、二値データである請求項１乃至請求項９のいずれか一項に記載の画像形成装置。

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