JP2012049777A

JP2012049777A - 音声出力装置

Info

Publication number: JP2012049777A
Application number: JP2010189349A
Authority: JP
Inventors: Yasutomo Yokoyama; 靖友横山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-08-26
Filing date: 2010-08-26
Publication date: 2012-03-08
Also published as: US9485577B2; US20120053712A1; US20140211964A1; US8725280B2

Abstract

【課題】音声信号入力の途中で信号がなくなった場合や、音声信号入力状態と無信号状態とが繰り返された場合でも、雑音を防止してＳ／Ｎ比を上げることができる音声出力装置を提供する。
【解決手段】各乗算器２７、３５、４１、４９、５５は、各遅延器２８、３４、４２、４８、５６の入力側に設けられている。各乗算器２７、３５、４１、４９、５５は、各加算器２６、３３、４０、４７、５４からの各加算出力に、係数カウンタ２２から供給される乗算係数をそれぞれ掛け算する。ΔΣ変調器にデジタル音声信号の入力がない場合に、カウンタ制御回路により、係数カウンタ２２の出力を所定の時間間隔で段階的に０になるようにする。
【選択図】図２

Description

本発明は、テレビ、ラジカセ、カーオーディオ、ホームシアター、オーディオコンポ等音声を出力する機器に用いられる音声出力装置に関する。

近年のＬＳＩ技術の発展に伴い、ＣＤプレイヤーやＭＤプレイヤー等に代表されるデジタルオーディオ機器においては、デジタル信号処理およびその増幅に１ビットＤＡＣ（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）が用いられている。この１ビットＤＡＣにおいては、音声信号は、ΔΣ変調器を用いてノイズシェーピングされ、パルス幅変調ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）された１ビットＰＷＭ信号として出力される。

上述したΔΣ変調器のうち、従来の１次ΔΣ変調器の一構成例を図４に示す。図４は、１次ΔΣ変調器の各要素をＺ変換して得られるＺ関数で記述しており、Ｚ^−１は入力を１サンプリングクロック分遅らせる遅延要素を表わしている。

この図４に示す１次ΔΣ変調器は、減算器８１、加算器８２と遅延器８４とを備えた累積加算器９０、遅延器８５、乗算器８６、量子化器（Ｑ）８３で構成されている。減算器８１は、入力信号Ｘとフィードバック信号Ｗの減算を行う。また、累積加算器９０は、減算器８１の出力Ｓを１サンプリングクロック毎に累積加算を行うものである。

ここで、量子化器８３は、累積加算器９０の出力ＹがＹ≧０であれば、「＋Δ」を出力し、累積加算器９０の出力ＹがＹ＜０であれば、「−Δ」を出力する２値量子化された出力信号Ｑ（Ｚ）を生成する。出力信号Ｑ（Ｚ）は、遅延器８５により、１サンプリングクロック分遅らされ、乗算器８６を介してフィードバック信号Ｗとなる。

１次ΔΣ変調器は、上記の要素で構成されたフィードバックシステムであり、２つの遅延器８４、８５へのサンプリングクロックに同期して、ダイナミックレンジ−Δ〜＋Δの入力信号Ｘを、２値量子化信号（＋Δ、−Δ）へと変換する変調器である。

テレビやオーディオ等の音声を出力する機器においては、上記のようなΔΣ変調器が用いられるが、通常は、音声の品質を良くするために、高次のΔΣ変調器を用いている。高次のΔΣ変調器は、特許文献１〜３に示されるように、複数の累積加算器と量子化器が一巡ループ内にカスケード接続された構成となっている。

特開平９−３０７４４７号公報特開２００１−２３７７０７号公報特開２００３−２９８４２５号公報

しかし、従来のΔΣ変調器にデジタルオーディオ信号を入力した後、無入力状態にすると、上記のように、ΔΣ変調器は、遅延器を用いた累積加算器を備えているため、無入力状態となっても、累積加算されたデータは残っている。この残存データが累積加算器内のフィードバック信号として回るため、小さな雑音を出し、Ｓ／Ｎ比が悪化する。また、高次のΔΣ変調器を用いている場合は、複数の累積加算器がカスケード接続されているため、雑音の影響は大きくなる。

本発明は、上述した課題を解決するために創案されたものであり、音声信号入力の途中で信号がなくなった場合や、音声信号入力状態と無信号状態とが繰り返された場合でも、雑音を防止してＳ／Ｎ比を上げることができる音声出力装置を提供することを目的としている。

上記目的を達成するために、本発明の音声出力装置は、信号を量子化する量子化器とデジタル音声入力信号から前記量子化器からの帰還信号を減算する減算器と、前記減算器からの出力信号を累積加算して前記量子化器側に出力する累積加算器と、前記累積加算器を構成する遅延器と、前記累積加算器を構成するとともに前記遅延器の入力側に接続された乗算器と、前記乗算器に乗算係数を供給する乗算係数制御回路とを備え、前記デジタル音声信号の入力がない場合に、前記乗算係数制御回路により前記乗算係数を所定の時間間隔で段階的に０になるようにしたΔΣ変調器を備えたことを主要な特徴とする。

本発明の音声出力装置は、遅延器と該遅延器の入力側に設けられた乗算器とを備えた累積加算器を有し、前記乗算器の乗算係数は乗算係数制御回路で制御するようにし、デジタル音声信号の入力がない場合に、前記乗算器の乗算係数を前記乗算係数制御回路により所定の時間間隔で段階的に０になるようにしたΔΣ変調器を備えている。このため、累積加算器に残っているデータを消去することができ、無入力状態になった場合に雑音の発生を防止することができる。

本発明の音声出力装置の構成を示す概略ブロック図である。本発明の音声出力装置におけるΔΣ変調器の構成を示すブロック図である。 ΔΣ変調器における前処理入力信号と累積加算器内の乗算器に設定される係数との関係を示す図である。従来の１次ΔΣ変調器の構成を示すブロック図である。

以下、図面を参照して本発明の一実施形態を説明する。図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

図１は、本発明の音声出力装置１０の基本的な構成を示す。音声出力装置１０は、同期サンプリングレートコンバータ１、ＤＳＰ（デジタルシグナルプロセッサ）２、オーバーサンプリングフィルタ３、ΔΣ変調器４、ＰＷＭ変調器５等から構成されている。

同期サンプリングレートコンバータ１は、入力されたデジタルオーディオ信号であるＰＣＭ信号のサンプリング周波数のうち、８ｋＨｚ、１２ｋＨｚ、１６ｋＨｚ、２４ｋＨｚ、３２ｋＨｚ、４８ｋＨｚ、９６ｋＨｚ等を、後段処理に適したサンプリング周波数４８ｋＨｚに変換する。また、入力されたＰＣＭ信号のサンプリング周波数のうち、１１．０２５ｋＨｚ、２２．０５ｋＨｚ、４４．１ｋＨｚ、８８．２ｋＨｚ等を、後段処理に適したサンプリング周波数４４．１ｋＨｚに変換する。

同期サンプリングレートコンバータ１から出力された信号は、ＤＳＰ２に入力され、例えば、パラメトリックイコライザ回路等により構成され、デジタルオーディオ信号の音量や周波数特性の調整等が行われる。

ＤＳＰ２で信号処理が行われた後、オーバーサンプリングフィルタ３にデータが入力される。オーバーサンプリングフィルタ３は、オーバーサンプリングフィルタ３に入力される信号の入力サンプリング周波数に基づいたオーバーサンプリングを行う。入力サンプリング周波数の２倍、４倍、８倍等のオーバーサンプリングが行われる。

ΔΣ変調器４は、オーバーサンプリングフィルタ３から入力されたＰＣＭ信号を多値のＰＤＭ［Pulse Density Modulation］信号に変調する。ＰＷＭ変調器５は、入力されたＰＤＭ信号をＬ／Ｒ各チャンネル用のＰＷＭ信号、すなわち１ビット（２値）信号に変調する。なお、ΔΣ変調器４で予めＰＣＭ信号を２値のＰＤＭ信号に変調しておく構成としてもよい。

ここまでの信号処理は純粋なデジタル信号処理であり、その動作は、図示していない水晶発振回路等で生成された基準クロック信号に基づいて制御される。

次に、例えば、ＰＷＭ出力のＬ／Ｒ各チャンネル用の信号に対して各々スイッチング増幅し、ＬＰＦ等で、増幅信号の不要高周波成分（ノイズ成分）を除去してスピーカ等に送出する。

ΔΣ変調器４は、例えば、図２に示すように、５個の累積加算器を備えた５次のΔΣ変調器で構成される。以下にΔΣ変調器４の詳細な構成を説明する。図２のΔΣ変調器において、入力Ａの信号となる前処理されたデジタル音声信号と、量子化器５８からの入力Ａ側へのフィードバックによる一巡ループ内に、入力Ａの入力端から量子化器５８までの間に、５個の累積加算器７１〜７５がカスケード接続されている。また、量子化器５８の出力は、各累積加算器７１〜７５に、各乗算器２５、３１、３９、４５、５３を通してフィードバックされている。

量子化器５８は、５段目の累積加算器７５の出力に対して量子化処理を施して量子化データを導出するものである。

初段の累積加算器７１は、加算器２６からの加算出力を、乗算器２７を通してから遅延器２８で遅延し、フィードバックループを介して、加算器２６に戻し、減算器２４からの減算出力と加算する。このように、累積加算器７１では、減算器２４からの減算出力が１サンプリングクロック毎に累積加算されることになり、いわゆる積分処理が行われる。このような積分処理機能は、他の累積加算器７２〜７５も同様であるので、以下、累積加算機能の説明は省略する。

また、量子化器５８からの量子化データは乗算器２５に入力され、乗算器２５からの乗算出力が減算器２４にフィードバックされる。減算器２４では、入力Ａのデジタル音声信号を乗算器２３で乗算し、この乗算出力から乗算器２５の乗算出力を減算する。

２段目の累積加算器７２は、加算器３３からの加算出力をフィードバックループに戻し、フィードバックループにおいて、乗算器３５を通した後、遅延器３４で遅延して加算器３３に戻し、加算器３２からの加算出力と加算する。

また、量子化器５８からフィードバックされる量子化データを乗算器３１で乗算し、この乗算出力を乗算器２９の乗算出力から減算する減算器３０を備える。減算器３０の減算出力は、第３段目の累積加算器７３からの出力を乗算器３６を通して乗算された出力と、第２段目の累積加算器７２の入力側に設けられた加算器３２により加算される。

３段目の累積加算器７３は、加算器４０からの加算出力を、乗算器４１を通してから遅延器４２で遅延し、フィードバックループを介して、加算器４０に戻し、減算器３８からの減算出力と加算する。

また、量子化器５８からフィードバックされる量子化データを乗算器３９で乗算し、この乗算出力を乗算器３７の乗算出力から減算する減算器３８を備える。

４段目の累積加算器７４は、加算器４７からの加算出力をフィードバックループに戻し、フィードバックループにおいて、乗算器４９を通した後、遅延器４８で遅延して加算器４７に戻し、加算器４６からの加算出力と加算する。

また、量子化器５８からフィードバックされる量子化データを乗算器４５で乗算し、この乗算出力を乗算器４３の乗算出力から減算する減算器４４を備える。減算器４４の減算出力は、第５段目の累積加算器７５からの出力を乗算器５０を通して乗算された出力と、第４段目の累積加算器７４の入力側に設けられた加算器４６により加算される。

５段目の累積加算器７５は、加算器５４からの加算出力を、乗算器５５を通してから遅延器５６で遅延し、フィードバックループを介して、加算器５４に戻し、減算器５２からの減算出力と加算する。

また、量子化器５８からフィードバックされる量子化データを乗算器５３で乗算し、この乗算出力を乗算器５１の乗算出力から減算する減算器５２を備える。

以上のように、累積加算器７１の出力側には乗算器２９が、累積加算器７２の出力側には乗算器３７が、累積加算器７３の出力側には乗算器４３が、累積加算器７４の出力側には乗算器５１が、累積加算器７５の出力側には乗算器５７が、それぞれ設けられている。これらの乗算器２９、３７、４３、５１、５７は、減衰器を構成している。高次のΔΣ変調器では、発振防止のために設けられる。乗算器２９、３７、４３、５１、５７の乗算係数は１未満である。

また、各累積加算器７１〜７５内の各乗算器２７、３５、４１、４９、５５は、各遅延器２８、３４、４２、４８、５６の入力側に設けられ、各遅延器２８、３４、４２、４８、５６とそれぞれ接続されている。各乗算器２７、３５、４１、４９、５５は、各加算器２６、３３、４０、４７、５４からの各加算出力に、係数カウンタ２２から供給される乗算係数をそれぞれ掛け算する。

一方、入力レベル検出回路２０が入力Ａの端子に接続されている。入力レベル検出回路は、入力Ａにデジタル音声信号が入力されているのか、あるいはデジタル音声信号入力が無いのかを検出する回路である。検出には、ノイズ成分とデジタル音声信号とを区別するために、所定のレベルの閾値を設け、この閾値以下の状態が一定期間続く場合に、デジタル音声信号入力が０と判断する。他方、デジタル音声信号入力が０と判断した後に、閾値を越えるデジタル信号を検出した場合は、再びデジタル音声信号が入力されたと判断する。

入力レベル検出回路２０の出力は、乗算係数制御回路６０に供給される。乗算係数制御回路６０は、カウンタ制御回路２１と係数カウンタ２２とで構成されている。乗算係数制御回路６０は、乗算器２７、３５、４１、４９、５５の各乗算器に供給する乗算係数を制御するものであり、この乗算係数は、基本的には、０から１の間の値を取る。

カウンタ制御回路２１は、係数カウンタ２２を制御するものであり、カウンタで構成される係数カウンタ２２にプリセット値を与えたり、計数を加算させたり、又は減算させたりする。最初の状態では、カウンタ制御回路２１は係数カウンタ２２のプリセット値を１に設定する。

入力レベル検出回路２０からデジタル音声信号入力が０であるとの判定信号がカウンタ制御回路２１に供給されると、カウンタ制御回路２１は、係数カウンタ２２の計数を１から０まで減少させていくように制御する。デジタル音声信号入力が０であるとの判定信号がカウンタ制御回路２１に供給された後、デジタル音声信号の再入力があったとの判定信号を受けた場合には、カウンタ制御回路２１は、係数カウンタ２２の計数を０から１まで増加させていくように制御する。

上記、入力レベル検出回路２０、乗算係数制御回路６０の基本的な動作について、図３を参照しながら説明する。図３の上段は、入力Ａに供給される信号を表わし、下段は係数カウンタ２２からの乗算係数出力を表わす。

入力Ａには、図１で示したオーバーサンプリングフィルタ３の出力となるデジタル音声信号が入力される。このデジタル音声信号は乗算器２３を介して減算器２４に供給される。減算器２４では、乗算器２３からの乗算出力から量子化器５８から出力されたフィードバック信号が減算される。減算器２４の出力は、初段の累積加算器７１に供給される。後は、上述した構成にしたがい、信号が処理されていくわけであるが、特徴的なのは、各累積加算器は、遅延器の入力段に乗算器が設けられ、この乗算器の出力が遅延器の入力となることである。

最初の状態は、デジタル音声信号がオーバーサンプリングフィルタ３からΔΣ変調器４に途切れずに入力されている。このとき、乗算器２７、３５、４１、４９、５５の各乗算器に供給される乗算係数は、１である。

次に、入力Ａに供給されるデジタル音声信号が、途中、ｔ０の時点で無信号状態（入力信号＝０）となったとする。このとき、入力レベル検出回路２０は、所定レベルの閾値と比較して入力信号が０の状態であると検出するとともに、この検出状態が、所定の期間、例えば、４３ｍｓの間連続して続くかどうかを判定する。ｔ０から４３ｍｓ経過したｔ１の時点で、デジタル音声信号入力が０と判断して、その信号をカウンタ制御回路２１に送信する。

カウンタ制御回路２１は、入力レベル検出回路２０からのデジタル音声信号入力が０との判定信号を受けて、係数カウンタ２２に対してカウントダウンの制御を行う。このカウントダウンの状態が、ｔ１〜ｔ２に示されている。ｔ１〜ｔ２の係数カウンタの状態は、１から段階的に０に遷移する。ｔ１〜ｔ２の遷移時間は、例えば、２０ｍｓである。

係数カウンタ２２の値が０になると、各累積加算器７１〜７５内の乗算器２７、３５、４１、４９、５５には、乗算係数０が供給（設定）されている状態となる。したがって、例えば、乗算器２７は、加算器２６の加算出力に０を掛けた値を出力する。他の乗算器３５、４１、４９、５５も同様、対応する加算器３３、４０、４７、５４の加算出力に、各々０を掛けた値を出力する。このようにして、各累積加算器７１〜７５内の各遅延器２８、３４、４２、４８、５６の入力は０となり、雑音の原因となるデータは消滅する。

一方、ｔ３の時点は、デジタル音声信号入力が０の状態から、再度デジタル音声信号が入力された状態になったことを示す。このとき、入力レベル検出回路２０で、デジタル音声信号が存在することを検出し、この検出信号がカウンタ制御回路２１に送信される。カウンタ制御回路２１は、再度デジタル音声信号が入力されたという判定信号を受けて、係数カウンタ２２に対してカウントアップの制御を行う。すると、ｔ３〜ｔ４に示されるように、係数カウンタの状態は、０から段階的に１に遷移する。ｔ１〜ｔ２の遷移時間は、例えば、５ｍｓである。

以上のように、デジタル音声信号入力が途切れて、無信号状態になった場合、累積加算器内の遅延器に残っていたデータが、フィードバックループにより帰還したとしても、乗算器により最終的に０とすることができるので、雑音を消去することができる。

なお、上記の例では、５次ΔΣ変調器を用いたが、例えば４次でも６次でも７次でもよく、また下げる次数は用途に合わせて２次でも１次でもよい。また、ΔΣ変調器及び入出力信号は１ビットだけでなく、複数ビットでもよい。

本発明の音声出力装置の構成は、テレビ、ラジカセ、カーオーディオ、ホームシアター、オーディオコンポ等だけでなく、音声により伝達するシステムであれば、幅広く適用することができる。

１同期サンプリングレートコンバータ
２ＤＳＰ
３オーバーサンプリングフィルタ
４ ΔΣ変調器
５ＰＷＭ変調器
１０音声出力装置

Claims

信号を量子化する量子化器と
入力されたデジタル音声信号から前記量子化器からの帰還信号を減算する減算器と、
前記減算器からの出力信号を累積加算して前記量子化器側に出力する累積加算器と、
前記累積加算器を構成する遅延器と、
前記累積加算器を構成するとともに前記遅延器の入力側に接続された乗算器と、
前記乗算器に乗算係数を供給する乗算係数制御回路とを備え、
前記デジタル音声信号の入力がない場合に、前記乗算係数制御回路により前記乗算係数を所定の時間間隔で段階的に０になるようにしたΔΣ変調器を備えたことを特徴とする音声出力装置。
デジタル音声信号の入力端から前記量子化器に至るまでに、複数の前記累積加算器がカスケード接続され、前記量子化器からの帰還信号が複数の前記累積加算器に各々フィードバックされるとともに、前記乗算係数制御回路からの乗算係数は前記複数の累積加算器内の各乗算器に供給されていることを特徴とする請求項１記載の音声出力装置。
デジタル音声信号の再入力があった場合には、前記乗算係数制御回路により前記乗算係数を所定の時間間隔で段階的に１になるようにしたことを特徴とする請求項１又は請求項２に記載の音声出力装置。