JP2012028695A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】Si基板1内部に達するビアホール6の内壁に絶縁膜7を形成し、そのビアホール6内を埋め込み材で埋めた後、埋め込み材が形成されたビアホール6上、及び素子領域AR上に、それぞれダミーゲート電極を形成する。ダミーゲート電極を絶縁膜17で覆った後、絶縁膜17からダミーゲート電極を露出させ、露出させたダミーゲート電極及びビアホール6内の埋め込み材を除去する。これにより、素子領域AR側に開口部18を形成し、ビアホール6側に開口部19を形成する。そして、開口部18,19双方に導電材料21を形成し、素子領域AR側の開口部18にゲート電極18aを形成すると共に、ビアホール6側の開口部19にビア19aを形成する。
【選択図】図9
Description
SiO膜5によるトレンチ4の埋め込み後は、図1(C)に示すように、SiN膜3の上面に形成されたSiO膜5を、SiN膜3をストッパにして、研磨により除去する。この研磨は、CMP(Chemical Mechanical Polishing)により行うことができる。
STI5aの形成後は、SiN膜3及びSiO膜2を貫通し、Si基板1の内部に達するビアホール(開口部)6を形成する。ビアホール6は、最終的にSi基板1を貫通するTSVを形成する領域に、形成する。ここでは一例として、素子領域AR外の4箇所にビアホール6を形成する場合を示す。各ビアホール6は、例えば、Si基板1の表面から深さ30μm〜50μm、直径100nm〜200nmで、形成する。
絶縁膜7の形成後は、図3(A)に示すように、ビアホール6内を含む表面に、犠牲層8a(埋め込み材)を形成する。犠牲層8aとして、例えば、膜厚200nm〜300nmのポリシリコン層を形成する。
ビアホール6の犠牲層8aによる埋め込み後は、Si基板1の表面に形成していたSiN膜3及びSiO膜2を除去し、それにより、図4(A)に示すような状態を得る。ここで、SiN膜3は、例えば、リン酸(H3PO4)を用いて、選択的に除去する。SiO膜2は、例えば、フッ酸(HF)を用いて、選択的に除去する。HFを用いたSiO膜2の選択的除去の際には、STI5aのSi基板1から突出する部分も除去することができ、図4(A)には、そのような状態を例示している。
ゲート絶縁膜9の形成後(仕事関数制御層を形成する場合には、仕事関数制御層の形成後)は、レジスト形成とその露光及び現像を行い、図5(A)に示すように、ビアホール6に対応する領域に開口部10aを有するレジストパターン10を形成する。そして、そのレジストパターン10をマスクにしてエッチングを行い、ビアホール6上のゲート絶縁膜9(又はゲート絶縁膜9と仕事関数制御層)を除去する。これにより、図5(A)に示したような状態を得る。
レジストパターン10の除去後は、図5(B)に示すように、レジストパターン10除去後の表面に、犠牲層8bを形成し、更にその上に、ハードマスク11を形成する。犠牲層8bとしては、例えば、膜厚80nmのポリシリコン層を形成する。ハードマスク11としては、例えば、膜厚50nmのSiN膜を形成する。ハードマスク11は、後述するダミーゲート加工時のマスクや、CMP時のストッパとしての役割を果たす。
尚、犠牲層8a,8bは、同じ材質とすることができるほか、異なる材質とすることもできるが、除去プロセスの簡便化のためには、同じ材質としておくことが好ましい。
ダミーゲート電極12a,12b及びトランジスタ構造TRの形成後は、図7(A)に示すように、ダミーゲート電極12a,12bを被覆するように、Si基板1上に絶縁膜17を形成する。絶縁膜17として、例えば、膜厚300nmのSiO膜を形成する。
ダミーゲート電極12a,12bを絶縁膜17から露出させた後は、まず、露出させたダミーゲート電極12a,12bのハードマスク11を除去し、図8(A)に示すような状態を得る。ハードマスク11の除去は、ウェットエッチング又はドライエッチングにより行うことができる。上記のように、ハードマスク11をSiNで、絶縁膜17をSiOで、犠牲層8bをポリシリコンで、それぞれ形成しておくことで、SiNのハードマスク11を、SiOの絶縁膜17及びポリシリコンの犠牲層8bに対して選択的に除去することができる。
ゲート電極18a及びビア19aの形成後は、まず、図10(A)に示すように、ゲート電極18a及びビア19aの形成後の基体上に層間絶縁膜31を形成する。層間絶縁膜31として、例えば、膜厚200nmのSiO膜を形成する。
プラグ32a,32bの形成後は、図11に示すように、エッチングストッパ又は拡散防止膜として機能する絶縁膜33を形成し、更にその上に層間絶縁膜34を形成する。絶縁膜33として、例えば、膜厚30nmの炭化シリコン(SiC)膜又は炭化窒化シリコン(SiCN)膜を形成する。また、層間絶縁膜34として、例えば、膜厚100nmの炭化酸化シリコン(SiOC)膜を形成する。
続いて、図12に示す工程について述べる。図12は第2配線層形成工程の要部断面模式図である。
3層以上の配線層を含む多層配線を形成する場合には、以降同様にして、第1,第2配線層L1,L2に電気的に接続された、第3配線層L3から第n配線層Lnまでを形成する。
第n配線層Lnの形成まで行った後は、図13に示すように、絶縁膜40,41を形成し、例えば、ビア19aに電気的に接続されたプラグ42を形成する。絶縁膜40として、例えば、膜厚30nmのSiC膜又はSiCN膜を形成し、絶縁膜41として、例えば、膜厚200nmのSiO膜を形成する。また、プラグ42には、例えば、W等の金属材料を用いることができる。プラグ42は、TiやTa等を含むバリアメタル膜を介してW等の金属材料を形成した構造とすることができる。
尚、配線層を含む配線構造を形成する途中、或いは形成した後に、Si基板の内部にまで達するようなビアを形成する場合、そのビアホールをエッチングで形成する際には、材質の異なる膜を繰り返しエッチングしていく必要がある。そのため、Si基板内部に達するビアホールを形成するためのエッチングプロセスが複雑になる。また、配線構造内には、その形成過程で行われるCMPで各層の平坦性を確保するために、ダミー配線がしばしば設けられる。しかし、配線構造を形成する途中、或いは形成した後に、Si基板内部に達するようなビアを形成する場合には、当該ビアの形成可能な位置が、そのようなダミー配線の配置に影響されてしまう。或いは、当該ビアを形成する位置を避けてダミー配線を配置することで、配線構造内の各配線層の平坦性を確保できなくなるといったことも起こり得る。
上記のようにして配線構造30を形成した後は、Si基板1の裏面側(配線構造30側と反対の面側)からバックグラインドを行う。このバックグラインドは、ビア19aが露出するまで行う。これにより、Si基板1を貫通するTSVが形成される。
上記のようにしてSi基板1の裏面にビア19aが露出するTSVを形成した後は、Si基板1の裏面に露出するビア19a上に、バンプ49を形成する。例えば、Si基板1の裏面に、ビア19aの形成領域に開口部50を有するポリイミド膜51を形成し、その開口部50にバンプ49を形成する。
(付記1) 半導体基板に第1開口部を形成する工程と、
前記第1開口部の内壁に第1絶縁膜を形成する工程と、
前記第1絶縁膜が形成された前記第1開口部内に埋め込み材を形成する工程と、
前記埋め込み材が形成された前記第1開口部上に第1ダミーゲート電極を、前記半導体基板上であってトランジスタを形成する領域上に第2ダミーゲート電極を、それぞれ形成する工程と、
前記半導体基板上に、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜から前記第1ダミーゲート電極及び前記第2ダミーゲート電極を露出させる工程と、
前記第1ダミーゲート電極と、前記第1開口部内に形成された前記埋め込み材とを除去して第2開口部を形成し、前記第2ダミーゲート電極を除去して第3開口部を形成する工程と、
前記第2開口部及び前記第3開口部に導電材料を形成し、前記第2開口部にビアを形成すると共に、前記第3開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記3) 前記埋め込み材を形成する工程後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を形成する工程前に、
前記トランジスタを形成する領域上と、前記埋め込み材を形成した前記第1開口部上とを含む前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記埋め込み材が形成された前記第1開口部上の前記ゲート絶縁膜を選択的に除去する工程と、
を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記導電材料を形成する工程は、
前記バリアメタル膜上に前記導電材料を形成する工程と、
前記第2絶縁膜上に形成された前記導電材料及び前記バリアメタル膜を研磨により除去する工程と、
を含むことを特徴とする付記1乃至5のいずれかに記載の半導体装置の製造方法。
2,5 SiO膜
3 SiN膜
4 トレンチ
5a STI
6 ビアホール
7,17,33,36,40,41 絶縁膜
8a,8b 犠牲層
9 ゲート絶縁膜
10 レジストパターン
10a,10b,18,19,47,50 開口部
11 ハードマスク
12a,12b ダミーゲート電極
13,15 不純物拡散領域
14 サイドウォール
16 シリサイド層
18a ゲート電極
19a,38 ビア
20 バリアメタル膜
21 導電材料
30 配線構造
31,34,37 層間絶縁膜
32a,32b,42 プラグ
35a,35b,39a,39b 配線
43 パッド
44 保護膜
45 カバー膜
46,51 ポリイミド膜
48,49 バンプ
AR 素子領域
TR トランジスタ構造
L1〜Ln 配線層
Claims (5)
- 半導体基板に第1開口部を形成する工程と、
前記第1開口部の内壁に第1絶縁膜を形成する工程と、
前記第1絶縁膜が形成された前記第1開口部内に埋め込み材を形成する工程と、
前記埋め込み材が形成された前記第1開口部上に第1ダミーゲート電極を、前記半導体基板上であってトランジスタを形成する領域上に第2ダミーゲート電極を、それぞれ形成する工程と、
前記半導体基板上に、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜から前記第1ダミーゲート電極及び前記第2ダミーゲート電極を露出させる工程と、
前記第1ダミーゲート電極と、前記第1開口部内に形成された前記埋め込み材とを除去して第2開口部を形成し、前記第2ダミーゲート電極を除去して第3開口部を形成する工程と、
前記第2開口部及び前記第3開口部に導電材料を形成し、前記第2開口部にビアを形成すると共に、前記第3開口部にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1開口部の内面に露出する前記半導体基板を酸化することによって、前記第1絶縁膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記埋め込み材を形成する工程後、前記第1ダミーゲート電極及び前記第2ダミーゲート電極を形成する工程前に、
前記トランジスタを形成する領域上と、前記埋め込み材を形成した前記第1開口部上とを含む前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記埋め込み材が形成された前記第1開口部上の前記ゲート絶縁膜を選択的に除去する工程と、
を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記第1ダミーゲート電極及び前記第2ダミーゲート電極を形成する工程後、前記第2絶縁膜を形成する工程前に、前記トランジスタを形成する領域の前記半導体基板内に、ソース領域及びドレイン領域を形成する工程を含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 前記第2開口部及び前記第3開口部を形成する工程後、前記導電材料を形成する工程前に、前記第2開口部内、前記第3開口部内及び前記第2絶縁膜上に、バリアメタル膜を形成する工程を含み、
前記導電材料を形成する工程は、
前記バリアメタル膜上に前記導電材料を形成する工程と、
前記第2絶縁膜上に形成された前記導電材料及び前記バリアメタル膜を研磨により除去する工程と、
を含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。
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JP2005243689A (ja) * | 2004-02-24 | 2005-09-08 | Canon Inc | 半導体チップの製造方法および半導体装置 |
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