JP2012023458A

JP2012023458A - Ｄａ変換回路

Info

Publication number: JP2012023458A
Application number: JP2010158189A
Authority: JP
Inventors: Hiromasa Tanaka; 宏昌田中
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-07-12
Filing date: 2010-07-12
Publication date: 2012-02-02
Anticipated expiration: 2030-07-12
Also published as: JP5469005B2

Abstract

【課題】ラダー抵抗回路の各抵抗の抵抗値を時間的に平均化できるようして、変換特性の劣化を軽減する。
【解決手段】入力ラインが４ビット、出力ラインが６ビットで、入力ラインをシフトせず又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして出力ラインに接続するシフト回路２００と、シフト回路２００のＬＳＢ側の４ビットにバッファ３０１が接続され、ＭＳＢ側の２ビットにトライステートバッファ３０２が接続されたバッファ回路３００と、バッファ回路３００の出力側に接続されたＲ−２Ｒ型のラダー抵抗回路４００と、出力端子６００をと有する。シフト回路２００は、出力ラインのうちの入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定する。バッファ回路３００は、出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインに対応するトライステートバッファの出力がハイインピーダンスに設定される。
【選択図】図５

Description

本発明は、Ｒ−２Ｒのラダー抵抗回路を有するＲ−２Ｒ型のＤＡ変換回路に関する。

図９に、従来の４ビットのＲ−２Ｒ型ＤＡ変換回路を示す（例えば、特許文献１参照）。１００Ａはデジタル入力端子、３００Ａはバッファ３０１からなるバッファ回路、４００Ａは抵抗値が２Ｒの２Ｒ抵抗と抵抗値がＲのＲ抵抗からなるＲ−２Ｒ型のラダー抵抗回路、６００はアナログ出力端子である。

このＤＡ変換回路では、バッファ回路３００Ａの各バッファ３０１が、入力ラインＤ[０]〜Ｄ[３]のデータが“１”のときは電圧Ｖｄｄ（Ｖ）を出力し、“０”のときは電圧０（Ｖ）を出力する。そして、バッファ回路３００Ａの各出力電圧がラダー抵抗回路４００Ａで分圧されることにより、アナログ出力端子６００には、

の電圧Ｖｏｕｔが出力される。

特開２００３−２５８６４３号公報

ところが、図９に示すＤＡ変換回路では、ラダー抵抗回路４００Ａの抵抗の２Ｒ抵抗とＲ抵抗の抵抗値にばらつきが発生すると、変換特性が悪化する。

本発明の目的は、ラダー抵抗回路の抵抗値のばらつきの影響を軽減したＤＡ変換回路を提供することである。

上記した目的を達成するために、請求項１にかかる発明は、デジタル入力端子に接続されたビット幅がｎ（ｎ：２以上の正の整数）の入力ラインと、ビット幅がｎ＋ｍ−１（ｍ：２以上の正の整数）の出力ラインを有し、前記入力ラインをシフトせずに又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして前記出力ラインに接続するシフト回路と、前記出力ラインのうちのＬＳＢ側のｎビット分のラインに挿入されたｎ個のバッファおよび残りのＭＳＢ側のｍ−１ビット分のラインに挿入されたｍ−１個のトライステートバッファからなるバッファ回路と、前記バッファおよび前記トライステートバッファの各出力側に一端が接続された抵抗値が２Ｒの２Ｒ抵抗、該各２Ｒ抵抗の他端の相互間に接続された抵抗値がＲのＲ抵抗、および前記出力ラインのうちのＬＳＢのラインに接続された前記バッファに対応する前記２Ｒ抵抗の他端と接地端子との間に接続された別の２Ｒ抵抗からなるＲ−２Ｒ型のラダー抵抗回路と、前記出力ラインのうちのＭＳＢのラインに接続された前記トライステートバッファに対応する前記２Ｒ抵抗の前記他端に接続されたアナログ出力端子とを備え、前記シフト回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定し、前記バッファ回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインに対応する前記トライステートバッファの出力がハイインピーダンスに設定されることを特徴とする。
請求項２にかかる発明は、デジタル入力端子に接続されたビット幅がｎ（ｎ：２以上の正の整数）の入力ラインと、ビット幅がｎ＋ｍ−１（ｍ：２以上の正の整数）の出力ラインを有し、前記入力ラインをシフトせずに又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして前記出力ラインに接続するシフト回路と、前記出力ラインのうちのＬＳＢ側のｎビット分のラインに挿入されたｎ個のバッファおよび残りのＭＳＢ側のｍ−１ビット分のラインに挿入されたｍ−１個のトライステートバッファからなるバッファ回路と、前記バッファおよび前記トライステートバッファの各出力側に一端が接続された抵抗値が２Ｒの２Ｒ抵抗、該各２Ｒ抵抗の他端の相互間に接続された抵抗値がＲのＲ抵抗、および前記出力ラインのうちのＬＳＢのラインに接続された前記バッファに対応する前記２Ｒ抵抗の他端と接地端子との間に接続された別の２Ｒ抵抗からなるＲ−２Ｒ型のラダー抵抗回路と、アナログ出力端子と、前記出力ラインのうちのＬＳＢのラインからｎ番目のラインよりＭＳＢのラインまでに対応する前記２Ｒ抵抗の前記他端と前記アナログ出力端子との間にそれぞれスイッチを接続したスイッチ回路を備え、前記シフト回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定し、前記バッファ回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインに対応する前記トライステートバッファの出力がハイインピーダンスに設定され、該スイッチ回路は、前記出力ラインのうちの前記入力ラインがシフトされた範囲のうちのＭＳＢのラインに対応するスイッチのみがオンすることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＤＡ変換回路において、前記シフト回路は、前記出力ラインのＬＳＢ側からＭＳＢ方向にｍ−１ビット分の範囲がＬＳＢとなるように前記シフトを行うことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＤＡ変換回路において、前記シフト回路は、前記シフトの量を所定時間経過毎に変化させることを特徴とする。

請求項１〜３にかかる発明によれば、最もばらつきの少ない抵抗を組み合わせたラダー抵抗回路を選択することができ、この場合は良好なＤＡ変換特性を実現できる。また、請求項４にかかる発明によれば、シフト量を変化させることで、ラダー抵抗回路の各抵抗の抵抗値を時間的に平均化でき、ダイナミック・エレメント・マッチングの効果により、その抵抗値のばらつきがＤＡ変換の特性を悪化させる影響を軽減できる。例えば、直流の変換精度や歪が改善される。

本発明の第１の実施例のＤＡ変換回路の回路図である。図１のＤＡ変換回路のある変換動作時の等価回路図である。本発明の第２の実施例のＤＡ変換回路の回路図である。図３のＤＡ変換回路のある変換動作時の等価回路図である。図１のＤＡ変換回路を４ビット入力の場合に適用した具体的回路図である。図５のＤＡ変換回路の第１のシフト時の回路図である。図５のＤＡ変換回路の第２のシフト時の回路図である。図５のＤＡ変換回路の第３のシフト時の回路図である。従来のＤＡ変換回路の第３のシフト時の回路図である。

＜第１の実施例＞
図１に本発明の第１の実施例のＤＡ変換回路を示す。１００はＬＳＢをＤ［０］としＭＳＢをＤ[ｎ−１]とするｎビットの入力ラインＤ［０］〜Ｄ[ｎ−１]が接続されるデジタル入力端子、２００はその入力端子１００に入力するｎビットのデータをシフトして、ｎ＋ｍ−１個の出力ラインＳ[ｊ]（ｊ＝０，１，２，・・・，ｎ−１，ｎ，ｎ＋１，ｎ＋２，・・・，ｎ＋ｍ−３，ｎ＋ｍ−２）のうちの互いに隣接するｎ個のラインに出力するシフト回路、３００はシフト回路２００の出力ラインＳ[ｊ]のうちのラインＳ[０]〜Ｓ[ｎ−１]に接続されるｎ個のバッファ３０１と、ラインＳ[ｎ]〜Ｓ[ｎ＋ｍ−２]に接続されるｍ−１個のトライステートバッファ３０２からなるバッファ回路、４００はバッファ回路３００の出力側に接続されたＲ−２Ｒ型のラダー抵抗回路、５００はシフト回路２００のシフトパターン選択とバッファ回路３００の各トライステートバッファ３０２のハイインピーダンスを制御する制御回路、６００はアナログ出力端子である。

バッファ回路３００の各バッファ３０１は、入力信号が“０”のとき０（Ｖ）を出力し、“１”のときＶｄｄ（Ｖ）を出力する。トライステートバッファ３０２は、制御回路５００によって出力がハイインピーダンスに制御されていない場合は、入力信号が“０”のとき０（Ｖ）を出力し、“１”のときＶｄｄ（Ｖ）を出力する。

Ｒ−２Ｒ型のラダー抵抗回路４００は、各バッファ回路３００のバッファ３０１，３０２の出力側に一端が直列接続されたｎ＋ｍ−１個の抵抗値が２Ｒの２Ｒ抵抗と、該２Ｒ抵抗の他端（ノードＮ[ｊ]）の相互間に接続された抵抗値がＲのｎ＋ｍ−２個のＲ抵抗と、ノードＮ[０]と接地間に接続された１個の２Ｒ抵抗からなる。なお、ｎ，ｍは２以上の正の整数である。

さて、シフト回路２００へのｎ個の入力ラインをＤ［ｊ］（ｊ＝０，１，２，・・・，ｎ−１）とし、前述したように出力ラインをＳ[ｊ]（ｊ＝０，１，２，・・・，ｎ−１，ｎ，ｎ＋１，ｎ＋２，・・・，ｎ＋ｍ−３，ｎ＋ｍ−２）とする。また、ｍ−１個のトライステートバッファ３０２の制御ラインの入力を、出力ラインＳ［ｊ]と対応するｊを用いてＴ［ｊ］（ｊ＝ｎ，ｎ＋１，ｎ＋２，・・・，ｎ＋ｍ−３，ｎ＋ｍ−２）とする。

次に、動作について説明する。制御回路５００は、一定周期ごとにｍ種類のシフトパターンのうちどのシフトパターンを選択するかを決める。ここで選択したシフトパターンを、シフトパターン番号ｉ（０≦ｉ≦ｍ−１）とする。シフトパターン番号ｉの決定には、例えば、カウンタ、乱数、Ｍ系列などを利用する。

制御回路６００は、シフトパターン番号ｉに対してシフト回路２００が式（２）を満たすように制御する。

これは、シフト回路２００の出力ラインＳ[ｊ]について、ｊがｉより小さいとき、“０”となり、ｉ以上でｎ＋ｉ−１以下のとき、入力ラインＤ[ｊ−ｉ]の信号を出力し、ｎ＋ｉ−１を越えるときは任意（“０”又は“１”）となることを示す。

また、制御回路５００は、ｉに対してバッファ回路３００の各トライステートバッファ３０２が式（３）を満たすように制御する。

これは、Ｔ[ｊ]番目のトライステートバッファ３０２について、ｊがｎ＋ｉ−１以下のとき出力が通常（ハイインピーダンスでない状態）となり、ｊがｎ＋ｉ−１を越えるとき出力がハイインピーダンスとなることを示す。

図２に、任意のシフトパターンｉにおけるラダー抵抗回路４００の等価回路を示す。ラダー抵抗回路４００は、回路４０１，４０２，４０３で構成される。回路４０２から回路４０１を見たインピーダンスは、常に２Ｒとなる。また、アナログ出力端子６００にはハイインピーダンスの回路が接続されるので、回路４０３には電流が流れないため、そこでは電圧降下が発生しない。よって、回路４０１と回路４０２は一体となって、従来のＲ−２Ｒ型のＤＡ変換回路と同様に動作する。すなわち、アナログ出力端子６００に得られる電圧Ｖｏｕｔは、シフトパターン番号ｉの如何にかかわらず、式（４）となる。

以上から、第１の実施例のＤＡ変換回路によれば、いずれのシフトパターンに対しても、ＤＡ変換回路として機能する。ラダー抵抗回路４００の２Ｒ抵抗およびＲ抵抗の抵抗値にばらつきがなければ、シフトパターンを切り替えても従来例との違いはないが、ばらつきがある場合は、各シフトパターンに順次繰り返して変更することによって、ばらつきの影響を、時間的に平均して軽減することができる。

＜第２の実施例＞
図３に、本発明の第２の実施例のＤＡ変換回路を示す。図１に示した第１の実施例とは、スイッチ回路７００を追加した点が異なり、他は同じである。このスイッチ回路７００は、シフト回路２００の出力ラインＳ[ｎ−１]〜Ｓ[ｎ＋ｍ−２]に対応するラダー抵抗回路４００のノードＮ[ｎ−１]〜Ｎ[ｎ＋ｍ−２]にそれぞれ一端が接続され、他端がアナログ出力端子６００に共通接続されたｍ個のスイッチ７０１から構成される。そして、このスイッチ回路７００の各スイッチ７０１（Ｕ[ｎ−１]〜Ｕ[ｎ＋ｍ−２]）は、制御回路５００Ａによって、その内の１つがオンに制御され、残りはオフに制御される。なお、この制御回路５００Ａは、第１の実施例と同様に、シフト回路２００のシフトパターンの決定とトライステートバッファ３０２の出力インピーダンスも制御する。

次に、動作について説明する。制御回路５００Ａは、一定周期ごとにｍ種類のシフトパターンのうちどのシフトパターンを選択するかを決める。ここで選択したシフトパターンを、シフトパターン番号ｉ（０≦ｉ≦ｍ−１）とする。シフトパターン番号ｉの決定にはカウンタや乱数、Ｍ系列などを利用する。

制御回路５００Ａは、シフトパターン番号ｉに対してシフト回路２００が前記した式（２）を満たすように制御する。また、制御回路５００Ａは、シフトパターン番号ｉに対してバッファ回路３００の各トライステートバッファ３０２が前記した式（３）を満たすように制御する。さらに、制御回路５００Ａは、シフトパターン番号ｉに対してスイッチ回路７００のスイッチ７０１が式（５）を満たすように制御する。

これは、Ｕ[ｊ]番目のスイッチ７０１は、ｊ＝ｉ＋ｎ−１のときオンし、それ以外のときオフすることを示す。

図４に、任意のシフトパターンｉにおけるラダー抵抗回路４００の等価回路を示す。ラダー抵抗回路４００は、回路４０４，４０５，４０６で構成される。回路４０５から回路４０４を見たインピーダンスは、常に２Ｒとなる。また、アナログ出力端子６００にはハイインピーダンスの回路が接続されるので、回路４０６には電流が流れないため、そこでは電圧降下が発生しない。よって、回路４０４と回路４０５は一体となって、従来のＲ−２Ｒ型ＤＡ変換回路と同様に動作する。すなわち、アナログ出力端子６００に得られる電圧Ｖｏｕｔは、シフトパターン番号ｉの如何にかかわらず、前記した式（４）となる。

以上から、第２の実施例のＤＡ変換回路によれば、いずれのシフトパターンに対しても、ＤＡ変換回路として機能する。ラダー抵抗回路４００の２Ｒ抵抗およびＲ抵抗の抵抗値にばらつきがなければ、シフトパターンを切り替えても従来例との違いはないが、ばらつきがある場合は、各シフトパターンに順次繰り返して変更することによって、ばらつきの影響を、時間的に平均して軽減することができる。また、図１で説明した第１の実施例のＤＡ変換回路では、ハイインピーダンス状態のトライステートバッファ３０２の出力端子の容量によって、アナログ出力端子６００の電圧変化が緩慢になる可能性があったが、図３で説明した第２の実施例のＤＡ変換回路では、ＤＡ変換回路として機能する回路部分に対して直接にアナログ出力端子６００をスイッチ７０１で接続するので、アナログ出力端子６００はハイインピーダンス状態のトライステートバッファ３０２の出力端子の容量の影響を受けず、高速動作可能になる利点がある。

＜第１の具体例＞
図５に、第１の実施例によるｎ＝４、ｍ＝３の場合のＤＡ変換回路の具体例を示す。シフト回路２００の入力ラインはＤ[０]〜Ｄ[３]、出力ラインはＳ[０]〜Ｓ[５]となる。そして、出力ラインＳ[０]〜Ｓ[３]にそれぞれバッファ３０１が接続され、出力ラインＳ[４]〜Ｓ[５]にそれぞれトライステートバッファ３０２が接続される。

次に、動作について説明する。制御回路５００は、一定周期ごとに３種類のシフトパターンのうちどのシフトパターンを選択するかを決める。そして、制御回路５００は、決定したシフトパターンに応じたシフト回路２００の制御信号、２個のトライステートバッファ３０２の制御信号の制御信号を出力する。

３種類のシフトパターンについてそれぞれ説明する。１つ目のシフトパターンでは、シフト回路２００を、Ｓ[０]＝Ｄ[０］、Ｓ[１]＝Ｄ[１]、Ｓ[２]＝Ｄ[２]、Ｓ[３]＝Ｄ[３]、Ｓ[４]＝任意、Ｓ[５]＝任意に設定し、出力ラインＳ[４]，Ｓ[５]のトライステートバッファ３０２の出力をハイインピーダンスに設定する。図６に１つ目のシフトパターンにおける等価回路を示す。ラダー抵抗回路４００による分圧により、アナログ出力端子６００の電圧は式（１）となる。よってＤＡ変換が行われる。

２つ目のシフトパターンでは、シフト回路２００を、Ｓ[０]＝０、Ｓ[１]＝Ｄ[０]、Ｓ[２]＝Ｄ[１]、Ｓ[３]=Ｄ[２]、Ｓ[４]＝Ｄ[３]、Ｓ[５]＝任意に設定し、出力ラインＳ[４]のトライステートバッファ３０２の出力を非ハイインピーダンスに、出力ラインＳ[５]のトライステートバッファ３０２の出力をハイインピーダンスに、それぞれ設定する。図７に２つ目のシフトパターンにおける等価回路を示す。ラダー抵抗回路４００による分圧により、アナログ出力端子６００の電圧は式（１）となる。よってＤＡ変換が行われる。

３つ目のシフトパターンでは、シフト回路５４をＳ[０]＝０、Ｓ[１]＝０、Ｓ[２]＝Ｄ[０]、Ｓ[３]＝Ｄ[１]、Ｓ[４]＝Ｄ[２]、Ｓ[５]＝Ｄ[３]に設定し、出力ラインＳ[４]，Ｓ[５]のトライステートバッファ３０２の出力を非ハイインピーダンスに設定する。図８に３つ目のシフトパターンにおける等価回路を示す。ラダー抵抗回路４００による分圧により、アナログ出力端子６００の電圧は式（１）となる。よってＤＡ変換が行われる。

１００，１００Ａ：デジタル入力端子
２００：シフト回路
３００，３００Ａ：バッファ回路、３０１：バッファ、３０２：トライステートバッファ
４００，４００Ａ：ラダー抵抗回路
５００，５００Ａ：制御回路
６００：アナログ出力端子
７００：スイッチ回路、７０１：スイッチ

Claims

デジタル入力端子に接続されたビット幅がｎ（ｎ：２以上の正の整数）の入力ラインと、ビット幅がｎ＋ｍ−１（ｍ：２以上の正の整数）の出力ラインを有し、前記入力ラインをシフトせずに又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして前記出力ラインに接続するシフト回路と、
前記出力ラインのうちのＬＳＢ側のｎビット分のラインに挿入されたｎ個のバッファおよび残りのＭＳＢ側のｍ−１ビット分のラインに挿入されたｍ−１個のトライステートバッファからなるバッファ回路と、
前記バッファおよび前記トライステートバッファの各出力側に一端が接続された抵抗値が２Ｒの２Ｒ抵抗、該各２Ｒ抵抗の他端の相互間に接続された抵抗値がＲのＲ抵抗、および前記出力ラインのうちのＬＳＢのラインに接続された前記バッファに対応する前記２Ｒ抵抗の他端と接地端子との間に接続された別の２Ｒ抵抗からなるＲ−２Ｒ型のラダー抵抗回路と、
前記出力ラインのうちのＭＳＢのラインに接続された前記トライステートバッファに対応する前記２Ｒ抵抗の前記他端に接続されたアナログ出力端子とを備え、
前記シフト回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定し、
前記バッファ回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインに対応する前記トライステートバッファの出力がハイインピーダンスに設定されることを特徴とするＤＡ変換回路。
デジタル入力端子に接続されたビット幅がｎ（ｎ：２以上の正の整数）の入力ラインと、ビット幅がｎ＋ｍ−１（ｍ：２以上の正の整数）の出力ラインを有し、前記入力ラインをシフトせずに又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして前記出力ラインに接続するシフト回路と、
前記出力ラインのうちのＬＳＢ側のｎビット分のラインに挿入されたｎ個のバッファおよび残りのＭＳＢ側のｍ−１ビット分のラインに挿入されたｍ−１個のトライステートバッファからなるバッファ回路と、
前記バッファおよび前記トライステートバッファの各出力側に一端が接続された抵抗値が２Ｒの２Ｒ抵抗、該各２Ｒ抵抗の他端の相互間に接続された抵抗値がＲのＲ抵抗、および前記出力ラインのうちのＬＳＢのラインに接続された前記バッファに対応する前記２Ｒ抵抗の他端と接地端子との間に接続された別の２Ｒ抵抗からなるＲ−２Ｒ型のラダー抵抗回路と、
アナログ出力端子と、
前記出力ラインのうちのＬＳＢのラインからｎ番目のラインよりＭＳＢのラインまでに対応する前記２Ｒ抵抗の前記他端と前記アナログ出力端子との間にそれぞれスイッチを接続したスイッチ回路を備え、
前記シフト回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定し、
前記バッファ回路は、前記出力ラインのうちの前記入力ラインが接続されたラインよりもＭＳＢ側のラインに対応する前記トライステートバッファの出力がハイインピーダンスに設定され、
該スイッチ回路は、前記出力ラインのうちの前記入力ラインがシフトされた範囲のうちのＭＳＢのラインに対応するスイッチのみがオンすることを特徴とするＤＡ変換回路。
請求項１又は２に記載のＤＡ変換回路において、
前記シフト回路は、前記出力ラインのＬＳＢ側からＭＳＢ方向にｍ−１ビット分の範囲がＬＳＢとなるように前記シフトを行うことを特徴とするＤＡ変換回路。
請求項１、２又は３に記載のＤＡ変換回路において、
前記シフト回路は、前記シフトの量を所定時間経過毎に変化させることを特徴とするＤＡ変換回路。