JP4045220B2 - Ｄ／ａコンバータ回路、携帯端末装置、オーディオ装置、およびディスプレイ表示制御装置 - Google Patents

Description

この発明は、入力されるデジタル信号をアナログ信号に変換するＤ/Ａコンバータ回路に関し、一例として、Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータ回路に関する。

従来、デジタル入力信号をアナログ信号に変換して出力するＤ/Ａ(デジタル−アナログ)コンバータ回路としては、図７に示すものがある。このＤ/Ａコンバータ回路１は、Ｒ−２Ｒラダー抵抗網２と切替え回路３とラッチ/駆動回路４を備える。このＲ−２Ｒラダー抵抗網２は、抵抗値がＲの抵抗と抵抗値が２Ｒの抵抗(抵抗値がＲの２つの抵抗の直列抵抗)からなる。

図７に示すように、切替え回路３は、第１の基準電圧ＶＨと第２の基準電圧ＶＬのいずれをＲ−２Ｒラダー抵抗網２に接続するかを選択するスイッチＳ０〜Ｓ２を備える。また、ラッチ/駆動回路４は、上記切替え回路３を駆動するドライバＢ０〜Ｂ２と、デジタル入力信号Ｄ０〜Ｄ２がクロックＣＫによりラッチされるフリップフロップＬ０〜Ｌ２を有する。

上記Ｄ/Ａコンバータ回路１は、３ビットＤ/Ａコンバータ回路の一例であり、ここではデジタル入力信号Ｄ０がＬＳＢ(最下位ビット)、Ｄ２がＭＳＢ(最上位ビット)である。

図７を参照して、上記Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータ回路１の動作原理をより具体的に説明する。

切替え回路３のスイッチＳ０〜Ｓ２は、端子Ｑ０〜Ｑ２に第１の基準電圧ＶＨが供給され、端子Ｒ０〜Ｒ２に第２の基準電圧ＶＬが供給されている。このスイッチＳ０〜Ｓ２は、対応するデジタル入力信号Ｄｎ(ｎ＝０,１,２)が高レベルＨであるときに端子Ｐｎ(ｎ＝０,１,２)を端子Ｑ０〜Ｑ２に接続して、端子Ｐｎ(ｎ＝０,１,２)に第１の基準電圧ＶＨを供給する。一方、上記スイッチＳ０〜Ｓ２は、対応するデジタル入力信号Ｄｎ(ｎ＝０,１,２)が低レベルＬであるときに端子Ｐｎ(ｎ＝０,１,２)を端子Ｒ０〜Ｒ２に接続して、端子Ｐｎ(ｎ＝０,１,２)に第２の基準電圧ＶＬを供給する。

デジタル入力信号Ｄ０〜Ｄ２の入力によるＲ−２Ｒラダー抵抗網２のアナログ出力Ａoutは、例えば、第１の基準電圧ＶＨが電源電圧Ｖdd、第２の基準電圧ＶＬがグランドＧであるとすると、次式(１)で、
Ａout＝｛(Ｄ０×２^２ 十Ｄ１×２^１ 十Ｄ２×２^０ )／２^３ ｝Ｖdd …(１)
と表現できる。ここで、Ｄｎ(ｎ＝０,１,２)は０または１(デジタル入力コードのＨ(ＨＩＧＨ)／Ｌ(ＬＯＷ)による)をとる。

しかしながら、上記Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータ回路１が備えるラダー抵抗網２が有する抵抗間の比精度はトリミング無しで０.０５％程度までしか得られないため、１０ビット以上のＤ/Ａコンバータ回路をＲ−２Ｒラダー抵抗網のみで構成するのは一般に困難である。

また、上記抵抗の製造バラツキから、デジタル入力信号を１ビットずつ切替えたときのアナログ変化量がばらつく非線形性が生じたり、ひどいときにはデジタル入力値を増加させているにも関わらずアナログ出力値が減少し、単調性が維持できないことも起こりうる。

そこで、コストのかかるトリミングをせずに、分解能を上げたり単調性を維持するには、Ｄ/Ａコンバータ回路におけるＤ/Ａ変換を２段階処理する方法がある。また、Ｄ/Ａコンバータを複数個併置して製造バラツキを補償し、入力信号にオフセットを与えたデジタル信号を入力として複数個の各Ｄ/Ａコンバータ回路に入力して直線性を改善した方法(特開平８−３０７２６５号公報参照)などがある。

さらに進めて、特公平６−５２８６９号に開示されたデジタル/アナログ変換器では、入力信号にオフセットを与えたデジタル信号のオーバフローおよびアンダーフローを防止する回路を設けている。
特開平８−３０７２６５号公報 特公平６−５２８６９号公報

しかしながら、上記２段階処理では１段目と２段目との接続点での単調性維持が困難であるという問題がある。また、Ｄ/Ａコンバータを複数個併置して製造バラツキを吸収する特開平８−３０７２６５号や特公平６−５２８６９号に記載の方法であっても、各々のＤ/Ａコンバータが非線形性に相関を持っていると、その非線形性は改良されないという問題がある。

そこで、この発明は、上記従来の間題点を解決するためになされたもので、その目的は、製造バラツキを補償して線形性と単調性を維持し、さらに精度向上を図れるＤ/Ａコンバータ回路、およびそれを備えた携帯端末装置、オーディオ装置ならびにディスプレイ表示制御装置を提供することにある。

上記目的を達成するため、この発明のＤ/Ａコンバータ回路は、第１デジタル信号が入力され、この第１デジタル信号に所定のオフセット量を重畳して、所定のデジタル値を表す第２デジタル信号を出力する加減算器と、
上記加減算器が出力する第２デジタル信号が表す所定のデジタル値がオーバーフローまたはアンダーフローしたか否かを表す検出信号を出力する検出器と、
上記第１デジタル信号と上記加減算器が出力する上記第２デジタル信号とが入力され、上記検出器から受けた上記検出信号が、上記デジタル値がオーバーフローまたはアンダーフローしたことを表しているときに、上記第１デジタル信号を出力する一方、上記検出信号が上記デジタル値がオーバーフローもアンダーフローもしていないことを表しているときに、上記第２デジタル信号を出力する選択器と、
上記選択器が出力する上記第１デジタル信号または上記第２デジタル信号が入力されるＤ/Ａコンバータを備え、
上記加減算器と上記検出器と上記選択器と上記Ｄ/Ａコンバータを、それぞれ、複数備え、
上記複数の加減算器のオフセット量の和は所定値であり、上記複数のＤ/Ａコンバータの出力側を接続した出力端子を備えたことを特徴としている。

この発明のＤ/Ａコンバータ回路では、上記加減算器と上記検出器と上記選択器と上記Ｄ/Ａコンバータを、それぞれ、複数備え、上記複数の加減算器のオフセット量の和は所定値であり、上記複数のＤ/Ａコンバータの出力側を接続した出力端子を備えた構成によって、個々のＤ/Ａコンバータの非線形性やグリッチを平均分散化できる。

また、上記選択器は、上記加減算器が出力する上記第２デジタル信号と上記第１デジタル信号とが入力され、上記検出器から上記デジタル値がオーバーフローまたはアンダーフローしたことを表す上記検出信号を受けたときに、上記第１デジタル信号を出力する一方、上記検出器から上記デジタル値がオーバーフローもアンダーフローもしていないことを表す上記検出信号を受けたときに、上記第２デジタル信号を出力する。これにより、オーバーフローまたはアンダーフローが発生した時の誤ったデジタル入力コードによるＤ/Ａコンバータ回路の誤動作を簡単な回路構成で防ぐことができる。

また、一実施形態のＤ/Ａコンバータ回路は、１つの上記加減算器と１つの上記検出器と１つの上記選択器と１つの上記Ｄ/Ａコンバータとを有する１つの組を複数備えた。

この実施形態のＤ/Ａコンバータ回路では、加減算器と選択器を、各Ｄ/Ａコンバータ毎に備えるから、各Ｄ/Ａコンバータ毎に、オフセット量を重畳した第２デジタル信号を入力するか元の第１デジタル信号を入力するかを選択できる。

また、一実施形態のＤ/Ａコンバータ回路は、上記複数の加減算器のオフセット量の和は零である。

この実施形態のＤ/Ａコンバータ回路では、上記複数の加減算器のオフセット量の和は零であるので、複数のＤ/Ａコンバータの全体としては、第１デジタル信号に一定のオフセット量が付加されることなく、出力端子からアナログ出力を得ることができる。したがって、アナログ出力の範囲を最も有効に利用できる。

また、一実施形態のＤ/Ａコンバータ回路は、上記Ｄ/Ａコンバータの個数は偶数であり、上記複数の加減算器は、上記第１のデジタル信号に重畳するオフセット量が逆極性で絶対値が同じ値である２つの加減算器からなる１つのペアを、１つあるいは複数有している。

この実施形態のＤ/Ａコンバータ回路では、上記複数の加減算器は、上記オフセット量が逆極性かつ絶対値が同じ値である２つの加減算器からなる１つのペアを、１つあるいは複数有している構成によって、上記加減算器を構成する加算器の個数を半分に減らすことができる。

また、一実施形態のＤ/Ａコンバータ回路は、上記Ｄ/Ａコンバータには、上記選択器が出力するデジタル信号だけでなく、上記検出器が出力する検出信号が入力される。

この実施形態のＤ/Ａコンバータ回路では、上記Ｄ/Ａコンバータを、オフセットレベル制御の可能なＤ/Ａコンバータとした場合に、上記検出器が出力するオーバーフローあるいはアンダーフローが発生したか否かの検出信号を、上記Ｄ/Ａコンバータのオフセットレベル調整に用いることができる。

また、一実施形態のＤ/Ａコンバータ回路では、上記Ｄ/Ａコンバータは、
Ｒ−２Ｒラダー抵抗網と、上記選択器が出力するデジタル信号に応じて、第１の基準電圧または第２の基準電圧のいずれか一方を選択して上記Ｒ−２Ｒラダー抵抗網へ供給する切替え部と、上記切替え部を駆動する駆動部と、クロックによりラッチされた所定ビット数の上記デジタル信号を上記駆動部へ送出するラッチ部を有し、上記デジタル信号を、上記第１の基準電圧および第２の基準電圧のうちの電圧レベルの高い方が上限で上記第１の基準電圧および第２の基準電圧のうちの電圧レベルの低い方が下限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータであり、
上記Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータは、さらに、
自然数個のスイッチと、上記自然数個のオフセットレベル制御抵抗を有し、上記自然数個のオフセットレベル制御抵抗は、それぞれ、一端が共通に接続されて上記Ｒ−２Ｒラダー抵抗網に接続され、他端が上記自然数個のスイッチに接続され、
上記自然数個のスイッチによって、上記自然数個のオフセットレベル制御抵抗の他端に供給される電圧が制御されて、オフセットレベルが制御される。

この実施形態のＤ/Ａコンバータ回路では、上記Ｄ/ＡコンバータはＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータであり、オフセットレベル制御が可能なＤ/Ａコンバータとなる。この複数の上記オフセットレベル制御が可能なＤ/Ａコンバータによって、アナログ出力のダイナミックレンジの調整が可能になる。

また、一実施形態のＤ/Ａコンバータ回路は、上記自然数個のオフセットレベル制御抵抗の並列合成抵抗値を、上記Ｒ−２Ｒラダー抵抗網が含んでいる１つの抵抗の抵抗値の２倍にした。

この実施形態のＤ/Ａコンバータ回路では、上記自然数個のオフセットレベル制御抵抗の並列合成抵抗値を、上記Ｒ−２Ｒラダー抵抗網が含んでいる１つの抵抗の抵抗値の２倍にした構成によって、上記Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータの非線形性を最も小さく抑えることができる。

また、一実施形態のＤ/Ａコンバータ回路は、上記自然数個のスイッチは、上記検出器が出力する検出信号によって制御される。

この実施形態のＤ/Ａコンバータ回路では、上記Ｄ/Ａコンバータが有する上記自然数個のスイッチは、上記検出器が出力する検出信号によって制御される構成によって、上記オーバーフローまたはアンダーフローの発生に応じて、Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータのオフセットレベルを調整することが可能になる。

また、一実施形態のＤ/Ａコンバータ回路では、上記Ｄ/Ａコンバータは、
偶数個の上記オフセットレベル制御抵抗と上記偶数個の上記スイッチを有し、
上記偶数個の上記スイッチは、
上記検出器が出力する上記検出信号が上記デジタル値がオーバーフローもアンダーフローもしていないことを表しているときに、上記偶数個のオフセットレベル制御抵抗のうちの半数に上記第１の基準電圧が供給されると共に、上記偶数個のオフセットレベル制御抵抗の残りの半数に上記第２の基準電圧が供給されるように、上記オフセットレベル制御抵抗の他端の接続先を制御する。

この実施形態のＤ/Ａコンバータ回路では、オーバーフローおよびアンダーフローの非発生時には、オフセットレベルを最上位値と最下位値の中間に持ってくることができ、複数個のＤ/Ａコンバータの平均分散化によって出力レンジのマージンを広げることができる。

また、一実施形態の携帯端末装置は、上記Ｄ/Ａコンバータ回路を備える。

この実施形態の携帯端末装置では、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、Ｄ/Ａ変換を行う部分において、高いＤ/Ａ変換精度を得ることができ、出力アナログ電圧値の単調性および連続性の確保が容易となる。

また、一実施形態のオーディオ装置は、上記Ｄ/Ａコンバータ回路を備える。

この実施形態のオーディオ装置では、オーディオ装置のボリューム制御回路など、Ｄ/Ａ変換を行う部分において、高いＤ/Ａ変換精度を得ることができ、出力アナログ電圧値の単調性および連続性の確保が容易となる。

また、一実施形態のディスプレイ表示制御装置は、上記Ｄ/Ａコンバータ回路を備える。

この実施形態のディスプレイ表示制御装置では、ディスプレイ表示制御装置の輝度値制御回路など、Ｄ/Ａ変換を行う部分において、高いＤ/Ａ変換精度を得ることができ、出力アナログ電圧値の単調性および連続性の確保が容易となる。

この発明のＤ/Ａコンバータ回路は、加減算器と検出器と選択器とＤ/Ａコンバータを、それぞれ、複数備え、複数の上記加減算器のオフセット量の和は所定値であり、複数の上記Ｄ/Ａコンバータの出力を接続した出力端子を備えた構成によって、個々のＤ/Ａコンバータの非線形性やグリッチを平均分散化できる。

また、上記選択器は、第１デジタル信号と、上記第１デジタル信号に加減算器で所定のオフセット量が重畳された第２デジタル信号とが入力され、検出器から上記第２デジタル信号がオーバーフローまたはアンダーフローしたことを表す検出信号を受けたときに、第１デジタル信号を出力する。一方、上記選択器は、検出器から上記第２デジタル信号がオーバーフローもアンダーフローもしていないことを表す検出信号を受けたときに、第２デジタル信号を出力する。これにより、オーバーフローおよびアンダーフロー発生時の誤ったデジタル入力コードによるＤ/Ａコンバータ回路の誤動作を簡単な回路構成で防ぐことができる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１に、この発明のＤ/Ａコンバータ回路の第１実施形態の構成を示す。この第１実施形態のＤ/Ａコンバータ回路１０は、４つのＤ/Ａコンバータ３１,３２,３３,３４と、４つの選択器２１,２２,２３,２４と、４つの加減算器/検出器１１,１２,１３,１４を備える。上記加減算器/検出器１１〜１４は、それぞれ、加減算器と検出器から構成されている。

また、上記Ｄ/Ａコンバータ３１の入力側に選択器２１が接続され、選択器２１の入力側に加減算器/検出器１１が接続されている。また、Ｄ/Ａコンバータ３２の入力側に選択器２２が接続され、選択器２２の入力側に加減算器/検出器１２が接続されている。また、Ｄ/Ａコンバータ３３の入力側に選択器２３が接続され、選択器２３の入力側に加減算器/検出器１３が接続されている。また、Ｄ/Ａコンバータ３４の入力側に選択器２４が接続され、選択器２４の入力側に加減算器/検出器１４が接続されている。

また、上記加減算器/検出器１１〜１４および上記選択器２１〜２４の入力側はデジタル入力端子１０Ｂに接続されている。そして、上記加減算器/検出器１１〜１４および上記選択器２１〜２４には、それぞれ、上記デジタル入力端子１０Ｂから、第１デジタル信号としてのデジタル入力信号Ｄinが入力される。また、上記Ｄ/Ａコンバータ３１〜３４の出力側はアナログ出力端子１０Ａに接続されている。

上記加減算器/検出器１１は、オフセット量が＋２であり、入力されたデジタル入力信号Ｄinに＋２のオフセット量を重畳した第２デジタル信号Ｄin＋２を選択器２１に出力する。また、この加減算器/検出器１１は、上記第２デジタル信号Ｄin＋２がオーバーフローした場合およびアンダーフローした場合に、高レベルＨの検出信号Ｄｓ１を選択器２１に出力する。また、加減算器/検出器１１は、上記第２デジタル信号Ｄin＋２がオーバーフローもアンダーフローもしていない場合に、低レベルＬの検出信号Ｄｓ１を選択器２１に出力する。

同様に、上記加減算器/検出器１２,１３,１４は、それぞれ、オフセット量が＋１,−１,−２であり、入力されたデジタル入力信号Ｄinに＋１,−１,−２のオフセット量を重畳した第２デジタル信号Ｄin＋１,Ｄin−１,Ｄin−２を選択器２２,２３,２４に出力する。また、上記加減算器/検出器１２,１３,１４は、それぞれ、第２デジタル信号Ｄin＋１,Ｄin−１,Ｄin−２がオーバーフローした場合およびアンダーフローした場合に、高レベルＨの検出信号Ｄｓ２,Ｄｓ３,Ｄｓ４を選択器２２,２３,２４に出力する。また、加減算器/検出器１２,１３,１４は、それぞれ、上記第２デジタル信号Ｄin＋１,Ｄin−１,Ｄin−２がオーバーフローもアンダーフローもしていない場合に、低レベルＬの検出信号Ｄｓ２,Ｄｓ３,Ｄｓ４を選択器２２,２３,２４に出力する。

上記選択器２１は、上記検出信号Ｄｓ１が低レベルＬであって、オーバーフローおよびアンダーフローが非発生であるときに、第２デジタル信号Ｄin＋２をＤ/Ａコンバータ３１に出力する。一方、上記選択器２１は、上記検出信号Ｄｓ１が高レベルＨであって、オーバーフローもしくはアンダーフローが発生したときに、第１デジタル信号であるデジタル入力信号ＤinをＤ/Ａコンバータ３１に出力する。

同様に、選択器２２,２３,２４は、それぞれ、上記検出信号Ｄｓ２,Ｄｓ３,Ｄｓ４が低レベルＬであって、オーバーフローおよびアンダーフローが非発生であるときに、第２デジタル信号Ｄin＋１,Ｄin−１,Ｄin−２をＤ/Ａコンバータ３２,３３,３４に出力する。一方、選択器２２,２３,２４は、上記検出信号Ｄｓ２,Ｄｓ３,Ｄｓ４が高レベルＨであって、オーバーフローもしくはアンダーフローが発生したときに、第１デジタル信号であるデジタル入力信号ＤinをＤ/Ａコンバータ３２,３３,３４に出力する。

そして、上記Ｄ/Ａコンバータ３１,３２,３３,３４では、選択器２１,２２,２３,２４から入力された第１あるいは第２デジタル信号が表すデジタル値に応じてアナログ変換を行い、各Ｄ/Ａコンバータ３１〜３４が出力するアナログ出力は加算され平均されて、アナログ出力端子１０Ａからアナログ出力値Ａoutとして出力される。

次に、図２および図２と同等の次の一覧表に、この実施形態において、第１デジタル信号であるデジタル入力信号Ｄｉｎにオフセット量を重畳したときのデジタル値を示す。図２において、(ｕ)を付記した欄はアンダーフローが発生したケースを示し、(ｏ)を付記した欄はオーバーフローが発生したケースを示す。なお、図２に示す一例では、デジタル入力信号Ｄｉｎがデジタル３ビットである一例とした。

( 一 覧 表 )
デジタル オフセット重畳時のデジタル値
入力信号 −２ −１ ＋１ ＋２
０ ０００ ０１１(ｕ) １１１(ｕ) １００ ０１０
１ １００ １１１(ｕ) ０００ ０１０ １１０
２ ０１０ ０００ １００ １１０ ００１
３ １１０ １００ ０１０ ００１ １０１
４ ００１ ０１０ １１０ １０１ ０１１
５ １０１ １１０ ００１ ０１１ １１１
６ ０１１ ００１ １０１ １１１ ０００(ｏ)
７ １１１ １０１ ０１１ ０００(ｏ) １００(ｏ)
上の一覧表に示すように、オフセット量が＋１のときのデジタル入力信号「１１１」でオーバーフローが発生し、オフセット量が＋２のときのデジタル入力信号「０１１」と「１１１」でオーバーフローが発生する。また、オフセット量が−２のときのデジタル入力信号「０００」と「１００」でアンダーフローが発生し、オフセット量が−１のときのデジタル入力信号「０００」でアンダーフローが発生する。このオーバーフローあるいはアンダーフローが発生した時には、加減算器/検出器１１〜１４が出力する検出信号Ｄｓ１〜Ｄｓ４が高レベルＨとなり、その結果が出力される。すると、選択器２１〜２４では、検出信号Ｄｓ１〜Ｄｓ４に応じて、オーバーフローあるいはアンダーフローが発生した時には、元のデジタル入力信号をＤ/Ａコンバータ３１〜３４へと送出する。

一方、オーバーフローとアンダーフローが非発生である時には、選択器２１〜２４は、検出信号Ｄｓ１〜Ｄｓ４に応じて、オフセット量を重畳した第２デジタル信号が表すデジタル値Ｄ/Ａコンバータ３１〜３４へ送出する。

結果として、オーバーフローおよびアンダーフローが非発生の加減算器/検出器１１〜１４に対応するＤ/Ａコンバータ３１〜３４のみがオフセット量を重畳した第２デジタル信号をＤ/Ａ変換する。一方、オーバーフローあるいはアンダーフローが発生した加減算器/検出器１１〜１４に対応するＤ/Ａコンバータ３１〜３４のみが元のデジタル入力信号をＤ/Ａ変換する。

これにより、Ｄ/Ａコンバータ３１〜３４の個々の非線形性やグリッチを平均分散化できるとともに、簡単な回路構成でオーバーフローおよびアンダーフロー発生時の誤ったデジタル入力コードによるＤ/Ａコンバータ回路１０の誤動作を防ぐことができる。

また、この第１実施形態のＤ/Ａコンバータ回路１０では、加減算器と選択器からなる加減算器/検出器１１〜１４を、各Ｄ/Ａコンバータ３１〜３４毎に備えるから、各Ｄ/Ａコンバータ３１〜３４毎に、オフセット量を重畳した第２デジタル信号を入力するか元の第１デジタル信号であるデジタル入力信号Ｄｉｎを入力するかを選択できる。

また、この第１実施形態のＤ/Ａコンバータ回路１０では、上記４つの加減算器/検出器１１〜１４のオフセット量の和は零であるので、４つのＤ/Ａコンバータ３１〜３４の全体としては、第１デジタル信号であるデジタル入力信号Ｄｉｎに一定のオフセット量が付加されることなく、アナログ出力端子１０Ａからアナログ出力を得ることができる。したがって、アナログ出力の範囲を最も有効に利用できる。

また、この第１実施形態のＤ/Ａコンバータ回路１０では、上記４つの加減算器/検出器１１〜１４は、上記オフセット量が逆極性かつ絶対値が同じ値である２つの加減算器/検出器からなる２つのペア１１,１４およびペア１２,１３を有している構成によって、上記加減算器/検出器１１〜１４を構成する加算器の個数を半分に減らすことができる。

この第１実施形態では、Ｄ/Ａコンバータ３２とＤ/Ａコンバータ３３が、絶対値が１で極性が反転したオフセット量が重畳された第２デジタル信号Ｄin＋１とＤin−１が入力されるＤ/Ａコンバータのペアになっている。また、Ｄ/Ａコンバータ３１と３４が、絶対値が２で極性が反転したオフセット量が重畳された第２デジタル信号Ｄin＋２とＤin−２が入力されるＤ/Ａコンバータのペアになっている。

(第２の実施の形態)
次に、図３に、この発明の第２の実施の形態のＤ/Ａコンバータ回路２０を示す。

この第２実施形態は、加減算器/検出器１１〜１４から出力される検出信号Ｄｓ１〜Ｄｓ４を選択器２１〜２４だけでなく、Ｄ/Ａコンバータ３１〜３４にも入力する点が、前述の第１実施形態と異なる。この第２実施形態は、オフセットレベル制御機能を有するＤ/ＡコンバータをＤ/Ａコンバータ３１〜３４として使用した場合に有効である。

図４に、Ｄ/Ａコンバータ３１〜３４として使用するオフセットレベル制御機能を有するＤ/ＡコンバータとしてのＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータ４０を示す。このＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータ４０は、Ｒ−２Ｒラダー抵抗網４１と切替え部としてのスイッチ回路４３とを有する。さらに、このＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータ４０は、オフセットレベル制御抵抗回路４２とスイッチ回路４４並びにラッチ/駆動回路４５を有する。このＲ−２Ｒラダー抵抗網４１にはオフセットレベル制御抵抗回路４２が接続され、このオフセットレベル制御抵抗回路４２にはスイッチ回路４４が接続されている。

上記スイッチ回路４３は、この一例では、３つのスイッチＳＷ３,ＳＷ４,ＳＷ５を有し、各スイッチＳＷ３〜ＳＷ５は、第１の基準電圧ＶＨと第２の基準電圧ＶＬのいずれか一方を上記Ｒ−２Ｒラダー抵抗網４１に供給するように、電圧線ＬＶＨとＬＶＬに接続されている。各スイッチＳＷ３,ＳＷ４,ＳＷ５は、デジタル入力値Ｄ３,Ｄ４,Ｄ５が入力される上記ラッチ/駆動回路４５によって切替えが制御される。このデジタル入力値Ｄ３〜Ｄ５は、上記選択器２１〜２４から入力される第１デジタル信号もしくは第２デジタル信号である。

上記ラッチ/駆動回路４５は、上記スイッチ回路４３を駆動する駆動部４６とクロックＣＫによりラッチされたデジタル入力値Ｄ３,Ｄ４,Ｄ５を上記駆動部４６に送出するラッチ部４７を有する。上記駆動部４６は３つのドライバＢ０〜Ｂ２を有し、上記ラッチ部４７は３つのフリップフロップＬ０〜Ｌ２を有する。

また、上記Ｒ−２Ｒラダー抵抗網４１は、抵抗値がＲの抵抗を２個直列接続した３つの直列抵抗回路４１ａ,４１ｂ,４１ｃを有し、各直列抵抗回路４１ａ,４１ｂ,４１ｃの一端は、それぞれ、上記スイッチＳＷ３,ＳＷ４,ＳＷ５に接続されている。また、上記各直列抵抗回路４１ａ,４１ｂ,４１ｃの他端は、共通の出力端子Ａoutに接続されている。なお、上記スイッチＳＷ５に接続された直列抵抗回路４１ｃは抵抗値がＲの２個の抵抗４１ｄ,４１ｅを経由して、共通の出力端子Ａoutに接続されている。また、スイッチＳＷ４に接続された直列抵抗回路４１ｂは抵抗値がＲの１個の抵抗４１ｅを経由して、共通の出力端子Ａoutに接続されている。また、スイッチＳＷ３に接続された直列抵抗回路４１ａは抵抗を経由せずに共通の出力端子Ａoutに接続されている。
上記各スイッチＳＷ３,ＳＷ４,ＳＷ５は、対応するデジタル入力信号Ｄｎ(ｎ＝３,４,５)が高レベルＨであるときに、電圧線ＬＶＨを対応する直列抵抗回路４１ａ,４１ｂ,４１ｃに接続して、第１の基準電圧ＶＨを供給する。一方、上記スイッチＳＷ３,ＳＷ４,ＳＷ５は、対応するデジタル入力信号Ｄｎ(ｎ＝３,４,５)が低レベルＬであるときに、電圧線ＬＶＬを対応する直列抵抗回路４１ａ,４１ｂ,４１ｃに接続して、第２の基準電圧ＶＬを供給する。

また、上記オフセットレベル制御抵抗回路４２は、抵抗値が４Ｒの抵抗を２個直列に接続した４つの直列抵抗回路４２ａ,４２ｂ,４２ｃ,４２ｄを有し、この４つの直列抵抗回路４２ａ〜４２ｄの一端は共通の接続線４２ｅに接続され、この接続線４２ｅは上記スイッチＳＷ５に接続された直列抵抗回路４１ｃの他端に接続されている。一方、上記直列抵抗回路４２ａ,４２ｂ,４２ｃ,４２ｄの他端は、それぞれ、スイッチＳＷＣａ,ＳＷＣｂ,ＳＷＣｃ,ＳＷＣｄに接続されている。この４つのスイッチＳＷＣａ〜ＳＷＣｄがスイッチ回路４４を構成している。すなわち、上記４つの直列抵抗回路４２ａ〜４２ｄは、接続線４２ｅと電圧線ＬＶＨ,ＬＶＬとの間に並列接続されている。

このスイッチ回路４４が有する上記４つのスイッチＳＷＣａ〜ＳＷＣｄは、電圧線ＬＶＨとＬＶＬに接続されていて、スイッチ回路４４のためのオフセットレベル制御信号Ｃ０〜Ｃ３によって切り替わることで、第１基準電圧ＶＨまたは第２基準電圧ＶＬのいずれか一方を選択して、オフセットレベル制御抵抗回路４２の直列抵抗回路４２ａ〜４２ｄに供給する。

このオフセットレベル制御信号Ｃ０〜Ｃ３は、上記加減算器/検出器１１〜１４のうちの１つから出力される検出信号Ｄｓ１〜Ｄｓ４のうちの１つと上記加減算器/検出器１１〜１４のうちの１つによるオフセット量を表す信号を含んでいる。

上記オフセットレベル制御信号Ｃ０〜Ｃ３による上記４つのスイッチＳＷＣａ〜ＳＷＣｄの制御の一例を、図５(Ａ)に示す。この一例では、アンダーフローが発生したときには、オフセット量が−２であっても−１であっても、各スイッチＳＷＣａ〜ＳＷＣｄが直列抵抗回路４２ａ〜４２ｄを電圧線ＬＶＬに接続して、４つのすべての直列抵抗回路４２ａ〜４２ｄに第２基準電圧ＶＬを供給する。また、この一例では、オーバーフローが発生したときには、オフセット量が＋２であっても＋１であっても、各スイッチＳＷＣａ〜ＳＷＣｄが直列抵抗回路４２ａ〜４２ｄを電圧線ＬＶＨに接続して、４つのすべての直列抵抗回路４２ａ〜４２ｄに第１基準電圧ＶＨを供給する。

また、上記オフセットレベル制御信号Ｃ０〜Ｃ３による上記４つのスイッチＳＷＣａ〜ＳＷＣｄの制御の他の一例を、図５(Ｂ)に示す。この一例では、オフセット量が−２であるときに、アンダーフローが発生したときには、各スイッチＳＷＣａ〜ＳＷＣｄは、第２基準電圧ＶＬを４つの直列抵抗回路４２ａ〜４２ｄに供給する。また、オフセット量が−１のときに、アンダーフローが発生したときには、１つのスイッチＳＷＣａは電圧線ＬＶＨを直列抵抗回路４２ａに接続する一方、残りの３つのスイッチＳＷＣｂ〜ＳＷＣｄはそれぞれ電圧線ＬＶＬを直列抵抗回路４２ｂ〜４２ｄに接続する。これにより、１つの直列抵抗回路４２ａに第１基準電圧ＶＨが供給され、他の３つの直列抵抗回路４２ｂ,４２ｃ,４２ｄに第２基準電圧ＶＬが供給される。

また、図５(Ｂ)の一例では、オフセット量が＋２であるときに、オーバーフローが発生したときには、各スイッチＳＷＣａ〜ＳＷＣｄは、電圧線ＬＶＨを４つの直列抵抗回路４２ａ〜４２ｄに接続して、第１基準電圧ＶＨを４つの直列抵抗回路４２ａ〜４２ｄに供給する。また、オフセット量が＋１であるときに、オーバーフローが発生したときには、３つのスイッチＳＷＣａ〜ＳＷＣｃが電圧線ＬＶＨを３つの直列抵抗回路４２ａ〜４２ｃに接続する一方、１つのスイッチＳＷＣｄが電圧線ＬＶＬを１つの直列抵抗回路４２ｄに接続する。これにより、第１基準電圧ＶＨを３つの直列抵抗回路４２ａ〜４２ｃに供給する一方、第２基準電圧を１つの直列抵抗回路４２ｄに供給する。

このように、この実施形態では、検出信号Ｄｓ１〜Ｄｓ４とオフセット量に応じて、各Ｄ/Ａコンバータ３１〜３４を構成する各Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータ４０が有する各オフセットレベル制御抵抗回路４２の接続をスイッチ回路４４で変更する。これにより、上記接続の変更を行わない場合に比べて、各Ｄ/Ａコンバータ３１〜３４が出力するアナログ出力を所定量だけ増減させて調整できる。したがって、この実施形態では、各Ｄ/Ａコンバータ３１〜３４が出力するアナログ出力の値に柔軟性を持たせることで、複数のＤ/Ａコンバータ３１〜３４の並列動作によりバラツキを平均分散化する効果に加えて、アナログ出力のダイナミックレンジの減少を極力抑えることができる。

なお、図５(Ａ),(Ｂ)に示したように、オフセット量が零であり、オーバーフローあるいはアンダーフローが発生していない通常時は、オフセットレベル制御抵抗回路４２が有する４個の直列抵抗回路４２ａ〜４２ｄの内の半分の２個の直列抵抗回路４２ａと４２ｂを電圧線ＬＶＨに接続して、上記第１基準電圧ＶＨを供給し、残りの半分の２個の直列抵抗回路４２ｃと４２ｄを電圧線ＬＶＬに接続して、第２基準電圧ＶＬを供給する。これにより、図６(Ｂ)に示すように、Ｄ/Ａコンバータ３１〜３４の各アナログ出力レンジＡＲ０〜ＡＲ７を第１の基準電圧ＶＨから第２の基準電圧ＶＬまでの分割レンジＷ０〜Ｗ７の中間点にすることができる。したがって、図６(Ｂ)に示すように、複数のＤ/Ａコンバータ３１〜３４によって、アナログ出力を平均分散化する際のマージンを最下位ビットの下側と最上位ビットの上側にも持つことができる。

例えば、図６(Ｂ)に矢印Ｚ１で示すように、Ｄ/Ａコンバータ３１〜３４のうちの１つに入力されるデジタル値が「０００」であるときに、その１つのＤ/Ａコンバータが出力するアナログ出力レベルＡＲ０を分割レンジＷ０の中間点にすることができるので、アナログ出力レベルＡＲ０と第２基準電圧ＶＬとの間にＬＳＢ(最下位ビット)の２分の１だけのマージンがある。一方、上述のようなオフセットレベル制御抵抗回路４２とスイッチ回路４４によるオフセットレベル制御が無い場合には、図６(Ａ)に示すように、Ｄ/Ａコンバータが出力するアナログ出力レベルＡＲ０〜ＡＲ７が各分割レンジＷ０〜Ｗ７の境界点に位置する。したがって、図６(Ａ)に矢印Ｚ２で示すように、上記Ｄ/Ａコンバータに入力されるデジタル値が「０００」であるときに、上記Ｄ/Ａコンバータが出力するアナログ出力レベルＡＲ０が第２基準電圧ＶＬになる。このため、入力されるデジタル値が「０００」であるときのアナログ出力レベルＡＲ０の下のレベルのマージンがなくなることになる。

なお、上記第１,第２実施形態では、加減算器/検出器１１〜１４を、加減算器と検出器とが１つのブロックで表される一体のものとしたが、加減算器と検出器とが別個のブロックで表される別体のものとしてもよい。また、上記第１,第２実施形態では、オーバーフローあるいはアンダーフローが発生した場合に、検出信号Ｄｓ１〜Ｄｓ４が高レベルＨとなり、オーバーフローおよびアンダーフローが非発生である場合に、検出信号Ｄｓ１〜Ｄｓ４が低レベルＬとなるようにしたが、その逆であってもよい。例えば、オーバーフローおよびアンダーフローの非発生時に検出信号Ｄｓ１〜Ｄｓ４が高レベルＨになるように設定したなら、オーバーフローあるいはアンダーフローが発生した時は検出信号Ｄｓ１〜Ｄｓ４が低レベルＬになるように設定すればよい。

また、上記第１,第２実施形態では、Ｄ/Ａコンバータ３１〜３４が３ビットのデジタル信号を扱う一例を説明したが、３ビット以外のＮ(自然数)ビットのデジタル信号を扱うＤ/Ａコンバータであってもよい。上記第１,第２実施形態では、４個のＤ/Ａコンバータ３１〜３４と４個の加減算器/検出器１１〜１４と選択器２１〜２４を備えたが、上記個数は４個に限らないのは勿論であり、４以外の自然数でもよい。

また、上記第２実施形態では、オフセットレベル制御抵抗回路４２が４つの直列抵抗回路４２ａ〜４２ｄを備え、スイッチ回路４４が４つのスイッチＳＷＣａ〜ＳＷＣｄを備えたが、オフセットレベル制御抵抗回路４２が備える直列抵抗回路の個数およびスイッチ回路が備えるスイッチの個数を４以外の自然数としてもよい。

また、上述の第１実施形態のＤ/Ａコンバータ回路１０あるいは第２実施形態のＤ/Ａコンバータ回路２０でもって、例えば、Ｗ−ＣＤＭＡ(Ｗideband−Ｃode Ｄivision Ｍultiple Ａccess)仕様の携帯端末装置におけるアナログフロントエンド(ＡＦＥ：Ａnalog Ｆront Ｅnd)での制御電圧発生回路を構成してもよい。この場合には、上記制御電圧発生回路のＤ/Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように、高いＤ/Ａ変換精度を得ることができる。

また、上述のＤ/Ａコンバータ回路１０あるいはＤ/Ａコンバータ回路２０で、オーディオ装置のボリューム制御回路などを構成してもよい。この場合には、ボリューム制御回路のＤ/Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように、高いＤ/Ａ変換精度を得ることができる。

さらに、上述のＤ/Ａコンバータ回路１０あるいはＤ/Ａコンバータ回路２０は、ディスプレイ表示制御装置などにも用いることができる。これにより、ディスプレイ表示の輝度を制御するＤ/Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ/Ａ変換精度を得ることができる。

この発明の第１実施形態のＤ/Ａコンバータ回路の構成を示すブロック図である。 上記第１実施形態においてデジタル入力コードにオフセットを重畳したデジタル値のオーバーフローおよびアンダーフローを示す図である。 この発明の第２実施形態のＤ/Ａコンバータ回路の構成を示すブロック図である。 上記第２実施形態のＤ/Ａコンバータ回路が備えるＤ/Ａコンバータの構成を示すブロック図である。 図５(Ａ)は上記第２実施形態が備えるＤ/Ａコンバータにおいて、制御信号Ｃ０〜Ｃ３による制御でスイッチ回路４４がオフセットレベル制御抵抗回路４２に供給する電圧の一例を示す図であり、図５(Ｂ)はもう１つの一例を示す図である。 図６(Ａ)は上記第２実施形態においてオフセットレベル制御を行わない場合のアナログ出力範囲を示す図であり、図６(Ｂ)は上記第２実施形態においてオフセットレベル制御を行う場合のアナログ出力範囲を示す図である。 従来のＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータの構成を示す回路図である。

符号の説明

１ Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータ回路
２ Ｒ−２Ｒラダー抵抗網
３ 切替え回路
４ ラッチ/駆動回路
１０、２０ Ｄ/Ａコンバータ回路
１１〜１４ 加減算器/検出器
２１〜２４ 選択器
３１〜３４ Ｄ/Ａコンバータ
４１ Ｒ−２Ｒラダー抵抗網
４２ オフセットレベル制御抵抗回路
４３、４４ スイッチ回路
４５ ラッチ/駆動回路
ＶＨ 第１の基準電圧
ＶＬ 第２の基準電圧
Ｄin デジタル入力信号
Ａout アナログ出力信号
ＣＫ クロック
Ｃ０〜Ｃ３ オフセットレベル制御信号
ＳＷ３〜ＳＷ５,ＳＷＣａ〜ＳＷＣｄ スイッチ

Claims (12)

1. 第１デジタル信号が入力され、この第１デジタル信号に所定のオフセット量を重畳して、所定のデジタル値を表す第２デジタル信号を出力する加減算器と、
   上記加減算器が出力する第２デジタル信号が表す所定のデジタル値がオーバーフローまたはアンダーフローしたか否かを表す検出信号を出力する検出器と、
   上記第１デジタル信号と上記加減算器が出力する上記第２デジタル信号とが入力され、上記検出器から受けた上記検出信号が、上記デジタル値がオーバーフローまたはアンダーフローしたことを表しているときに、上記第１デジタル信号を出力する一方、上記検出信号が上記デジタル値がオーバーフローもアンダーフローもしていないことを表しているときに、上記第２デジタル信号を出力する選択器と、
   上記選択器が出力する上記第１デジタル信号または上記第２デジタル信号が入力されるＤ/Ａコンバータを備え、
   上記加減算器と上記検出器と上記選択器と上記Ｄ/Ａコンバータを、それぞれ、複数備え、
   上記複数の加減算器のオフセット量の和は所定値であり、上記複数のＤ/Ａコンバータの出力側を接続した出力端子を備えたことを特徴とするＤ/Ａコンバータ回路。
2. 請求項１に記載のＤ/Ａコンバータ回路において、
   １つの上記加減算器と１つの上記検出器と１つの上記選択器と１つの上記Ｄ/Ａコンバータとを有する１つの組を複数備えたことを特徴とするＤ/Ａコンバータ回路。
3. 請求項２に記載のＤ/Ａコンバータ回路において、
   上記複数の加減算器のオフセット量の和は零であることを特徴とするＤ/Ａコンバータ回路。
4. 請求項３に記載のＤ/Ａコンバータ回路において、
   上記Ｄ/Ａコンバータの個数は偶数であり、
   上記複数の加減算器は、
   上記第１デジタル信号に重畳するオフセット量が逆極性で絶対値が同じ値である２つの加減算器からなる１つのペアを、１つあるいは複数有していることを特徴とするＤ/Ａコンバータ回路。
5. 請求項１乃至４のいずれか１つに記載のＤ/Ａコンバータ回路において、
   上記Ｄ/Ａコンバータには、上記選択器が出力するデジタル信号だけでなく、上記検出器が出力する検出信号が入力されることを特徴とするＤ/Ａコンバータ回路。
6. 請求項５に記載のＤ/Ａコンバータ回路において、
   上記Ｄ/Ａコンバータは、
   Ｒ−２Ｒラダー抵抗網と、上記選択器が出力するデジタル信号に応じて、第１の基準電圧または第２の基準電圧のいずれか一方を選択して上記Ｒ−２Ｒラダー抵抗網へ供給する切替え部と、上記切替え部を駆動する駆動部と、クロックによりラッチされた所定ビット数の上記デジタル信号を上記駆動部へ送出するラッチ部を有し、上記デジタル信号を、上記第１の基準電圧および第２の基準電圧のうちの電圧レベルの高い方が上限で上記第１の基準電圧および第２の基準電圧のうちの電圧レベルの低い方が下限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵抗型Ｄ/Ａコンバータであり、
   上記Ｒ−２Ｒラダー抵抗型Ｄ/Ａコンバータは、さらに、
   自然数個のスイッチと、上記自然数個のオフセットレベル制御抵抗を有し、上記自然数個のオフセットレベル制御抵抗は、それぞれ、一端が共通に接続されて上記Ｒ−２Ｒラダー抵抗網に接続され、他端が上記自然数個のスイッチに接続され、
   上記自然数個のスイッチによって、上記自然数個のオフセットレベル制御抵抗の他端に供給される電圧が制御されて、オフセットレベルが制御されることを特徴とするＤ/Ａコンバータ回路。
7. 請求項６に記載のＤ/Ａコンバータ回路において、
   上記自然数個のオフセットレベル制御抵抗の並列合成抵抗値を、上記Ｒ−２Ｒラダー抵抗網が含んでいる１つの抵抗の抵抗値の２倍にしたことを特徴とするＤ/Ａコンバータ回路。
8. 請求項７に記載のＤ/Ａコンバータ回路において、
   上記自然数個のスイッチは、上記検出器が出力する検出信号によって制御されることを特徴とするＤ/Ａコンバータ回路。
9. 請求項８に記載のＤ/Ａコンバータ回路において、
   上記Ｄ/Ａコンバータは、
   偶数個の上記オフセットレベル制御抵抗と上記偶数個の上記スイッチを有し、
   上記偶数個の上記スイッチは、
   上記検出器が出力する上記検出信号が上記デジタル値がオーバーフローもアンダーフローもしていないことを表しているときに、上記偶数個のオフセットレベル制御抵抗のうちの半数に上記第１の基準電圧が供給されると共に、上記偶数個のオフセットレベル制御抵抗の残りの半数に上記第２の基準電圧が供給されるように、上記オフセットレベル制御抵抗の他端の接続先を制御することを特徴とするＤ/Ａコンバータ回路。
10. 請求項１乃至９のいずれか１つに記載のＤ/Ａコンバータ回路を備えることを特徴とする携帯端末装置。
11. 請求項１乃至９のいずれか１つに記載のＤ/Ａコンバータ回路を備えることを特徴とするオーディオ装置。
12. 請求項１乃至９のいずれか１つに記載のＤ/Ａコンバータ回路を備えることを特徴とするディスプレイ表示制御装置。

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