JP2012000805A - 半導体装置、半導体装置の保管方法、半導体装置の製造方法、及び半導体製造装置 - Google Patents
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Abstract
【課題】樹脂バリを除去する作業を行わずとも、半導体パッケージの外観が損なわれることを抑制し、かつ半導体パッケージの薄型化を図る。
【解決手段】半導体パッケージ１００は、半導体チップ６０と、半導体チップ６０をダイパッド５２に搭載したリードフレーム５０と、半導体チップ６０、及びダイパッド５２を上面及び下面から封止した樹脂１０と、を備え、樹脂１０は、表面に設けられた凹部３０と、裏面に設けられ、平面視で凹部３０の内側に位置する凹部４０とを有する。
【選択図】図１
【解決手段】半導体パッケージ１００は、半導体チップ６０と、半導体チップ６０をダイパッド５２に搭載したリードフレーム５０と、半導体チップ６０、及びダイパッド５２を上面及び下面から封止した樹脂１０と、を備え、樹脂１０は、表面に設けられた凹部３０と、裏面に設けられ、平面視で凹部３０の内側に位置する凹部４０とを有する。
【選択図】図１
Description
本発明は、凹部を有する半導体装置、半導体装置の保管方法、半導体装置の製造方法、及び半導体製造装置に関する。
半導体チップは、温度変化やほこり等に影響されてその特性が変化してしまいやすいことから、樹脂により封止されて使用に供される。半導体チップを樹脂封止する工程は、半導体チップを配置した金型に樹脂を充填することにより半導体パッケージを形成した後、半導体パッケージを金型からエジェクタピンで押し出すことにより行われる。
しかし、半導体チップを樹脂封止する工程において、半導体パッケージに形成されたエジェクタピン跡の周辺に樹脂バリが生じることがある。特許文献１によれば、半導体パッケージの外形寸法に狂いが生じると記載されている。また特許文献２によれば、樹脂封止した後のベーク工程において半導体パッケージの平坦度が不均一になると記載されている。これらは半導体パッケージの品質不良につながる。そして半導体パッケージの形成後に樹脂バリを除去する作業を行うことは、作業工程上きわめて不利である。これらの問題を解決するために、例えば特許文献１、及び２に記載の技術がある。
特許文献１、及び２に記載の技術は、エジェクタピンが樹脂を押圧する部分の周辺に凹陥部を形成するというものである。これにより、樹脂バリを除去する作業を行わずとも、半導体パッケージに形成された凹陥部内に樹脂バリを形成することで、半導体パッケージの品質不良を抑制することができると記載されている。
半導体パッケージを重ねて保管する場合、半導体パッケージに樹脂バリがあると半導体パッケージ表面にキズが生じ、半導体パッケージ表面の外観が損なわれることがある。特許文献１、及び２に記載の技術によってこの問題を解決することも考えられる。しかしその一方で、半導体パッケージは薄型化が求められる。特許文献１、及び２に記載の技術は、エジェクタピン跡による凹部の深さ、及びエジェクタピン跡の周辺に形成される凹陥部の深さが確保できる厚みを有する半導体パッケージにしか適用できない。このため薄型化した半導体パッケージには適用できない。
本発明によれば、半導体チップと、
前記半導体チップをダイパッドに搭載したリードフレームと、
前記半導体チップ、及び前記ダイパッドを上面及び下面から封止した樹脂と、
を備え、
前記樹脂は、
表面に設けられた第１凹部と、
裏面に設けられ、平面視で前記第１凹部の内側に位置する第２凹部と、
を有する半導体装置が提供される。
前記半導体チップをダイパッドに搭載したリードフレームと、
前記半導体チップ、及び前記ダイパッドを上面及び下面から封止した樹脂と、
を備え、
前記樹脂は、
表面に設けられた第１凹部と、
裏面に設けられ、平面視で前記第１凹部の内側に位置する第２凹部と、
を有する半導体装置が提供される。
本発明によれば、半導体パッケージの裏面に設けられた第２凹部は、平面視において半導体パッケージの表面に設けられた第１凹部の内側に位置する。これにより、半導体パッケージを重ねて保管する場合に、上側に位置する半導体パッケージの裏面に設けられた第２凹部の周縁部に形成される樹脂バリは、下側の半導体パッケージの第１凹部の内側に位置するため、下側に位置する半導体パッケージの表面に接触しない。よって、半導体パッケージの表面にキズが生じることを防止できる。そして半導体パッケージは、エジェクタピン跡による凹部の深さが確保できる厚みを有すればよい。従って、半導体パッケージの形成後に樹脂バリを除去する作業を行わずとも、半導体パッケージの外観が損なわれることを抑制し、かつ半導体パッケージの薄型化を図ることができる。
本発明によれば、半導体装置の保管方法であって、前記半導体装置は、半導体チップと、前記半導体チップをダイパッドに搭載したリードフレームと、前記半導体チップ、及び前記ダイパッドを上面及び下面から封止した樹脂と、を備え、前記樹脂は、表面において設けられた第１凹部と、裏面に設けられ、平面視で前記第１凹部の内側に位置する第２凹部と、を有しており、平面視において、上側の前記半導体装置の前記第２凹部が、下側の前記半導体装置の前記第１凹部の内側に位置するように前記半導体装置を重ね合わせる半導体装置の保管方法が提供される。
本発明によれば、金型のキャビティ内に半導体チップをダイパッドに搭載したリードフレームを配置する工程と、前記キャビティに樹脂を充填し、前記半導体チップ、及び前記ダイパッドを上面及び下面から前記樹脂によって封止する工程と、前記キャビティの上面から突出する第１エジェクタピン、及び前記キャビティの底面から突出する第２エジェクタピンにより前記リードフレームを金型から押し出す工程と、を備え、平面視において前記第２エジェクタピンのうち前記樹脂に押圧する部分は、前記第１エジェクタピンのうち前記樹脂に押圧する部分の内側に位置する半導体装置の製造方法が提供される。
本発明によれば、キャビティにおいて半導体チップをダイパッドに搭載したリードフレームを保持し、前記半導体チップ、及び前記ダイパッドを上面及び下面から樹脂によって封止する金型と、前記キャビティの上面から突出する第１エジェクタピンと、前記キャビティの底面から突出する第２エジェクタピンと、を備え、平面視において前記第２エジェクタピンのうち前記樹脂に押圧する部分は、前記第１エジェクタピンのうち前記樹脂に押圧する部分の内側に位置する半導体製造装置が提供される。
本発明によれば、樹脂バリを除去する作業を行わずとも、半導体パッケージの外観が損なわれることを抑制し、かつ半導体パッケージの薄型化を図ることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本発明の実施形態に係る半導体パッケージ１００を示す断面図である。図１は、後述する図２のＡ−Ａ'断面を示す。半導体パッケージ１００は、半導体チップ６０と、リードフレーム５０と、樹脂１０とを備える。
半導体チップ６０は、リードフレーム５０のダイパッド５２上に搭載されている。半導体チップ６０とダイパッド５２は、樹脂１０により上面及び下面から封止されている。リード端子５４は、樹脂１０の外側に延伸している。樹脂１０は、表面に凹部３０と、裏面に凹部４０を有する。凹部３０は、後述するエジェクタピン３２０により形成されている。凹部４０は、後述するエジェクタピン３４０により形成されている。
図２は、図１に示す半導体パッケージ１００を示す平面図である。凹部４０は、平面視において凹部３０の内側に位置する。
図３は、図１に示す半導体パッケージ１００の保管方法を示す断面図である。半導体パッケージ１００の保管方法では、複数の半導体パッケージ１００はリードフレーム５０が互いにつながったフレーム単位で保管されており、複数のフレームが重ねて保管される。また半導体パッケージ１００は重ね合わされて保管される。上記したように、平面視において凹部４０は凹部３０の内側に位置する。このため平面視において、上側の半導体パッケージ１００の裏面に設けられた凹部４０は、下側の半導体パッケージ１００の表面に設けられた凹部３０の内側に位置する。
図４は、図１に示す半導体パッケージ１００の製造装置を示す断面図である。製造装置は、上金型３００と、下金型３１０と、エジェクタピン３２０と、エジェクタピン３４０とを備える。上金型３００と下金型３１０は、重なり合ってキャビティ３６０を形成する。上金型３００は、キャビティ３６０の上面に貫通穴３７０を有する。下金型３１０は、キャビティ３６０の下面に貫通穴３８０を有する。エジェクタピン３２０は、貫通穴３７０の中からキャビティ３６０内に向けて突出可能である。またエジェクタピン３４０は、貫通穴３８０の中からキャビティ３６０内に向けて突出可能である。
図５は、図１に示す半導体パッケージ１００の製造方法を示す断面図である。まずキャビティ３６０に、半導体チップ６０をダイパッド５２に搭載したリードフレーム５０を配置する（図５（ａ））。次いで、エジェクタピン３２０をキャビティ３６０の上面から僅かに突出させ、かつエジェクタピン３４０をキャビティ３６０の下面から僅かに突出させた状態で、キャビティ３６０内を樹脂１０で充填する（図５（ｂ））。これによりキャビティ３６０内に半導体パッケージ１００が成形される。このとき、キャビティ３６０の上面から突出したエジェクタピン３２０によって、半導体パッケージ１００の表面に凹部３０が形成される。同様に、キャビティ３６０の下面から突出したエジェクタピン３４０によって、半導体パッケージ１００の裏面に凹部４０が形成される。
そして半導体パッケージ１００の表面をエジェクタピン３２０により押す（図５（ｃ））。これにより半導体パッケージ１００は、上金型３００から分離する。また半導体パッケージ１００の裏面をエジェクタピン３４０により押す（図５（ｄ））。これにより半導体パッケージ１００は、下金型３１０から分離する。凹部３０、及び凹部４０の周縁部には、樹脂バリ（図示せず）が形成される。
図６は、図１に示す半導体パッケージ１００を示す断面図である。図６に示す断面図は、リード端子５４を曲げた後における半導体パッケージ１００を示す。半導体パッケージ１００のリード端子５４は、実装基板に実装する際の実装面側に曲がっている。すなわち凹部４０が設けられた裏面を実装面とする。また凹部３０が設けられた表面を捺印面とし、凹部３０と重ならない位置において捺印する。
次に本実施形態の作用及び効果について説明する。図７は、比較例に係る半導体パッケージ２００の断面図であり、本実施形態に係る図１に対応する。比較例によれば、半導体パッケージ２００に形成された凹部４０は、平面視において凹部３０の内側に位置しない。そのため半導体パッケージ２００を重ね合わせた場合、上側に位置する半導体パッケージ２００の裏面に設けられた凹部４０の周縁部に形成された樹脂バリは、下側に位置する半導体パッケージ２００の表面に設けられた凹部３０の内側に位置せず、下側に位置する半導体パッケージ２００の表面に接触する。これにより、半導体パッケージ２００の表面にキズが生じる。
これに対して本実施形態によれば、半導体パッケージ１００に形成された凹部４０は、平面視において凹部３０の内側に位置する。そのため半導体パッケージ１００を重ね合わせて保管する場合、上側に位置する半導体パッケージ１００の裏面に設けられた凹部４０の周縁部に形成された樹脂バリは、下側に位置する半導体パッケージ１００の表面に設けられた凹部３０の内側に位置し、下側に位置する半導体パッケージ１００の表面に接触しない。従って、半導体パッケージ１００の表面にキズが生じることを防止することができる。
そして半導体パッケージ１００は、凹部３０、及び凹部４０の深さが確保できる厚みを有すればよい。従って、半導体パッケージの成型後に樹脂バリを除去する作業を行わずとも、半導体パッケージの表面における外観が損なわれることを抑制し、かつ半導体パッケージの薄型化を図ることができる。また捺印面である半導体パッケージの表面にキズが生じることを抑制できるため、半導体パッケージに捺印された情報の認識性を良好に保つことができる。さらに捺印面である半導体パッケージの表面において、エジェクタピンにより形成される凹部以上に凹陥部を広げる必要がなく、捺印面が狭くなることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 樹脂
３０ 凹部
４０ 凹部
５０ リードフレーム
５２ ダイパッド
５４ リード端子
６０ 半導体チップ
１００ 半導体パッケージ
２００ 半導体パッケージ
３００ 上金型
３１０ 下金型
３２０ エジェクタピン
３４０ エジェクタピン
３６０ キャビティ
３７０ 貫通穴
３８０ 貫通穴
３０ 凹部
４０ 凹部
５０ リードフレーム
５２ ダイパッド
５４ リード端子
６０ 半導体チップ
１００ 半導体パッケージ
２００ 半導体パッケージ
３００ 上金型
３１０ 下金型
３２０ エジェクタピン
３４０ エジェクタピン
３６０ キャビティ
３７０ 貫通穴
３８０ 貫通穴
Claims (7)
- 半導体チップと、
前記半導体チップをダイパッドに搭載したリードフレームと、
前記半導体チップ、及び前記ダイパッドを上面及び下面から封止した樹脂と、
を備え、
前記樹脂は、
表面に設けられた第１凹部と、
裏面に設けられ、平面視で前記第１凹部の内側に位置する第２凹部と、
を有する半導体装置。 - 請求項１に記載の半導体装置において、
前記第１凹部、及び前記第２凹部はエジェクタピンにより形成された跡である半導体装置。 - 請求項１または２に記載の半導体装置において、
前記表面を捺印面とする半導体装置。 - 半導体装置の保管方法であって、
前記半導体装置は、
半導体チップと、
前記半導体チップをダイパッドに搭載したリードフレームと、
前記半導体チップ、及び前記ダイパッドを上面及び下面から封止した樹脂と、
を備え、
前記樹脂は、
表面において設けられた第１凹部と、
裏面に設けられ、平面視で前記第１凹部の内側に位置する第２凹部と、
を有しており、
平面視において、上側の前記半導体装置の前記第２凹部が、下側の前記半導体装置の前記第１凹部の内側に位置するように前記半導体装置を重ね合わせる半導体装置の保管方法。 - 請求項４に記載の半導体装置の保管方法において、
複数の前記半導体装置は、前記リードフレームが互いにつながったフレーム単位で保管されており、複数の前記フレームを重ねて保管する半導体装置の保管方法。 - 金型のキャビティ内に半導体チップをダイパッドに搭載したリードフレームを配置する工程と、
前記キャビティに樹脂を充填し、前記半導体チップ、及び前記ダイパッドを上面及び下面から前記樹脂によって封止する工程と、
前記キャビティの上面から突出する第１エジェクタピン、及び前記キャビティの底面から突出する第２エジェクタピンにより前記リードフレームを金型から押し出す工程と、
を備え、
平面視において前記第２エジェクタピンのうち前記樹脂に押圧する部分は、前記第１エジェクタピンのうち前記樹脂に押圧する部分の内側に位置する半導体装置の製造方法。 - キャビティにおいて半導体チップをダイパッドに搭載したリードフレームを保持し、前記半導体チップ、及び前記ダイパッドを上面及び下面から樹脂によって封止する金型と、
前記キャビティの上面から突出する第１エジェクタピンと、
前記キャビティの底面から突出する第２エジェクタピンと、
を備え、
平面視において前記第２エジェクタピンのうち前記樹脂に押圧する部分は、前記第１エジェクタピンのうち前記樹脂に押圧する部分の内側に位置する半導体製造装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025212A (ja) * | 2014-07-18 | 2016-02-08 | Ｔｏｗａ株式会社 | 電子部品パッケージの製造方法 |
| WO2017138092A1 (ja) * | 2016-02-09 | 2017-08-17 | 三菱電機株式会社 | 電力用半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661284A (ja) * | 1992-08-07 | 1994-03-04 | Mitsui Petrochem Ind Ltd | 半導体装置用箱形樹脂成形体 |
| JP2006073600A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
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2013
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661284A (ja) * | 1992-08-07 | 1994-03-04 | Mitsui Petrochem Ind Ltd | 半導体装置用箱形樹脂成形体 |
| JP2006073600A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025212A (ja) * | 2014-07-18 | 2016-02-08 | Ｔｏｗａ株式会社 | 電子部品パッケージの製造方法 |
| WO2017138092A1 (ja) * | 2016-02-09 | 2017-08-17 | 三菱電機株式会社 | 電力用半導体装置及びその製造方法 |
| JPWO2017138092A1 (ja) * | 2016-02-09 | 2018-06-21 | 三菱電機株式会社 | 電力用半導体装置及びその製造方法 |
| US11107746B2 (en) | 2016-02-09 | 2021-08-31 | Mitsubishi Electric Corporation | Power semiconductor apparatus and manufacturing method therefor |
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