JP2011527748A - 二値観測に基づくシステムのインパルス応答の推定 - Google Patents
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Abstract
を遂行するための手段を利用して、前記システムの出力の推定を実行するステップであり、前記インパルス応答の推定
が、前記コンバータの前記出力端における前記信号と前記ノイズ信号との間の少なくとも1つの相関項をそれぞれ含む所与の基準(J)の複数のnh個の要素(J0、...、Ji、...、Jnh-1)の反復計算を含むステップとを含む方法に関する。
Description
yquantified=y+b
−システムに対する入力として少なくとも1つのノイズ信号を印加するステップと、
−前記システムの出力信号ykをアナログデジタルコンバータ、具体的には1ビットのアナログデジタルコンバータに印加するステップと、
−前記コンバータの出力端で信号skを取得するステップと、
−それぞれが前記コンバータの出力端における前記信号と前記入力信号との間の相関の項を少なくとも1つ含む、所与の基準Jの複数のnh個の要素J0、...、Ji、...、Jnh-1(nhは整数)の反復計算を含む前記システムのインパルス応答の推定
−それぞれが一次遅延関数を形成する、すなわちそれぞれがz伝達関数としてz-1を有する一連のブロックを通してシステムの入力信号uを伝送するステップと、
−前記ブロックの出力端におけるノイズ信号の値uk、...、uk-i、...、uk-nh-1をそれぞれ収集するステップであり、前記基準Jの前記要素J0、...、Ji、...、Jnh-1が、それぞれ前記ブロックの出力端におけるノイズ信号の前記値uk、...、uk-i、...、uk-nh-1を利用して計算されるステップとを含むことができる。
−前記排他的OR関数の前記適用の結果Jk(n+1)に依存する項および前記所与の瞬間に先行するk-1の瞬間で計算されたコスト関数の項を加えるステップを含むことができる。
・Jtが0に向かうとき、λはNに向かう
・Jtが1に向かうとき、λは26に向かう
−1ビットサンプリングのADCを用いて実施することができ、高解像度ADCの使用を必要とする方法に対してスペースおよびコストに関する節約が可能になる。
−オープンループで動作することができ、システムの動作点を妨害しない。
−識別されるべきシステムの近くで測定が行われ、1ビットのアナログデジタルコンバータを実施するのに必要なリソースおよび表面積は僅かであり、このことが測定ノイズを最小化する。
−前記システムの入力端においてノイズ信号を生成するように意図した、ノイズ信号uを生成するための手段と、
−システムの出力信号ykが印加されるように意図された1ビットのアナログデジタルコンバータと、
−前記システムのインパルス応答の推定値
−前記コンバータからの前記出力信号skとその信号の推定値
−前記コンバータからの前記出力信号skとその信号の推定値
λ=α×Jt+β (α>0かつβ>0)
・Jtが0に向かうとき、λはNに向かう
・Jtが1に向かうとき、λは例えば26に向かう
1+x+x3+x30
“もし o=sign(x) そして x<0 ならば、その場合に o=1”
“yk>0のときS(yk)=1”
であり、
“yk<0のときS(yk)=-1”
である。
“yk>0のときS(yk)=0”
であり、
“yk<0のときS(yk)=1”
である。
J’k(n+1)=(1×jk(n)+λ×J’k(n))/(1+λ)
function [hhat] = verif_bimbo_inline(u,s,nh,nb_pts,a,b)
% 初期化
u_delay_line=zeros(nh,1);
Csu=0.5*ones(nh,1);
% 処理ループ
for k=1:nb_pts
u_delay_line=[u(k); u_delay_line(1:end-1)];
J=a/b*xor(s(k),u_delay_line)+J-a/b*J;
% hの推定
hhat=sqrt(2)*erfinv(-2*J+1)./sqrt(1+2*erfinv(-2*J+1).^2);
% yの推定(u(0,1)から(1,-1)への再構成)
yhat= (-2*u_delay_line+1)*hhat;
end;
2 システム
3 可調整ヒステリシスのコンパレータ
4 1ビットADC
5 高分解能ADC
6 コンパレータ
7 帰還利得
8 微分器
9 コンパレータ
10 積分器
12 システム
13 コンパレータ
14 デジタルプログラマブルフィルタ
15 ADC
100 システム
110 ノイズ発生器
111 z伝達関数を有するブロック
112 z伝達関数を有するブロック
113 z伝達関数を有するブロック
114 z伝達関数を有するブロック
120 コンパレータ
130 単一のインパルス応答モデルを有する手段
140 コンパレータ
200 ユニット
202 乗算器
204 加算器
206 離散的遅延フィルタ
208 除算器
230 構成
231 乗算器および加算器
240 1次遅延フィルタ
250 ユニット
252 排他的OR論理ゲート
254 加算器
256 1次遅延フィルタ
258 除算器
260 ルックアップ表
270 畳み込み演算ユニット
271 乗算器
273 加算器
300 計算ユニット
302 排他的OR論理ゲート
303 係数
304 加算器
306 1次遅延フィルタ
308 除算器
330 構成
350 計算ユニット
352 排他的OR論理ゲート
353a 比(1/λ)を適用する手段
353b 比(1/λ)を適用する手段
354 加算器
356 1次遅延フィルタ
360 ルックアップ表
362 マルチプレクサ
364 デマルチプレクサ
365 制御モジュール
430 構成
530 構成
545 マルチプレクサ
550 計算ユニット
556 モジュール
557 メモリ
558 マルチプレクサ
559 デマルチプレクサ
560 ルックアップ表
565 制御モジュール
570 畳み込み計算モジュール
571 乗算器
572 加算器
574 マルチプレクサ
575 遅延フィルタ
580 マルチプレクサ
582 メモリ
630 構成
680 制御ブロック
683 排他的OR論理ゲート
684 比(1/λ)を適用する手段
685 比(1/λ)を適用する手段
686 加算器
687 1次遅延フィルタ
688 ルックアップ表
689 計算レベル
730 構成
780 線形制御を適用するための手段
781 乗算器
782 加算器
802 レベルシフタ回路
810 バッファ回路
820 バッファ回路
830 構成
900 パラメトリック適応アルゴリズムを備えたブロック
1000 システム
Claims (19)
- 電子システムまたは電気機械システム(100)を識別するためのデバイスであって、
前記システム(100)の入力端においてノイズ信号を生成するように意図された、ノイズ信号(uk)を生成するための手段(110)と、
前記システム(100)の出力信号(yk)が印加されるように意図されたアナログデジタルコンバータ(120)と、
前記システム(100)のインパルス応答の推定
- 前記手段(130、230、330、430、530)が、それぞれが一次遅延関数を形成する、すなわちz伝達関数としてz-1を有する一連のブロック(2401、...、240nh-1)を備え、前記一連のブロックが、前記入力信号(uk)を受け取って、前記ブロック(2401、...、240nh-1)の前記出力端における前記遅延したノイズ信号の値(uk、...、uk-i、...、uk-nh-1)をそれぞれ伝送するように意図されている請求項1から4のいずれか一項に記載のデバイス。
- 前記第1の計算手段が、
瞬間kに得られた前記コンパレータの前記出力信号(sk)と前記所与の瞬間に対してiだけ遅延した前記ノイズ信号(uk-i、0≦i≦nh)との間の排他的OR論理演算を遂行するように排他的OR論理ゲートを形成する手段(302、352)と、
以前に計算された前記所与の基準の要素による項に対して前記論理演算の結果を加えるための加算手段(304、354)とを備える請求項1から5のいずれか一項に記載のデバイス。 - 前記コンバータの前記出力端における前記信号(sk)の収集が、所与のサンプリング数(N)にわたって行われ、前記第1の計算手段による前記所与の基準Jの計算が、少なくとも1つの所定の係数λに依存し、λが前記所与のサンプリング数(N)と等しい請求項1から6のいずれか一項に記載のデバイス。
- 前記第1の計算手段が、少なくとも1つのシフトレジスタの形式で前記係数λの適用を可能にする手段、および/または少なくとも1つのシフトレジスタの形式で比1/(1+λ)を適用するための手段を備える請求項7または8に記載のデバイス。
- 前記第1の計算手段が、少なくとも1つのシフトレジスタの形式で比(1/λ)の適用を可能にするための手段を備える請求項9に記載のデバイス。
- 前記係数λの前記変更が、前記第2の基準Jtの評価関数として次式の関係によって行われる請求項11に記載のデバイス。
λ=α×Jt+β (α>0かつβ>0) - 前記アナログデジタルコンバータが1ビットのADCである請求項1から13のいずれか一項に記載のデバイス。
- 前記システムが電子フィルタまたはMEMSである請求項1から14のいずれか一項に記載のデバイス。
- 電子システムまたは電気機械システム(100、1000)を識別する方法であって、
前記システムに対する入力として少なくとも1つのノイズ信号(u)を印加するステップと、
前記システムの出力信号(yk)を1ビットのアナログデジタルコンバータ(120)に印加するステップと、
前記システム(100)のインパルス応答の推定
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-
2008
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