KR100768106B1 - 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러생성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 디지털 수신기의 복조 알고리즘 성능 측정(시뮬레이션)을 위한 타이밍 위상 에러를 생성하는데 있어서, 정합 필터의 위상을 변화시켜 타이밍 위상 에러의 분해능을 증가시킴으로써, 성능 측정(시뮬레이션)을 위한 메모리와 계산량을 줄이기 위한, 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법을 제공하는데 그 목적이 있음.

3. 발명의 해결방법의 요지

본 발명은, 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 있어서, 정합 필터의 계수를 타이밍 위상 에러의 최소 분해능 단위로 오버 샘플링하여 저장하는 단계; 생성하고자 하는 타이밍 위상 에러 시간만큼 상기 정합 필터의 계수들을 지연시키는 단계; 및 상기 오버 샘플링되어 저장된 정합 필터 계수 값 및 상기 지연된 정합 필터 계수들을 바탕으로 시스템이 요구하는 오버 샘플링 율만큼의 타이밍 위상 에러를 생성하는 단계를 포함한다.

4. 발명의 중요한 용도

본 발명은 디지털 수신기의 복조 알고리즘 성능 측정을 위한 타이밍 위상 에러 생성 등에 이용됨.

복조 알고리즘, 시뮬레이션, 타이밍 위상 오류

Description

디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법{Timing phase error creation method for improving resolving power of timing phase error for measuring the performance of digital receiver}

도 1 은 디지털 수신기의 복조 알고리즘 성능 측정을 위한 일반적인 복조 알고리즘 시뮬레이터의 구성도,

도 2 는 종래의 타이밍 위상 에러 생성 과정을 보여주는 설명도,

도 3a 는 종래의 타이밍 위상 에러의 분해능을 증가시키는 방법을 보여주는 설명도,

도 3b 는 본 발명에 따라 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법을 보여주는 일실시예 설명도,

도 4 는 본 발명에 따른 타이밍 위상 에러 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 대한 일실시예 흐름도이다.

본 발명은 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 관한 것으로, 더욱 상세하게는 디지털 수신기의 복조 알고리즘 성능 측정(시뮬레이션)을 위한 타이밍 위상 에러를 생성하는데 있어서, 정합 필터의 위상을 변화시켜 타이밍 위상 에러의 분해능을 증가시킴으로써, 성능 측정(시뮬레이션)을 위한 메모리와 계산량을 줄일 수 있는, 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 관한 것이다.

통상, 디지털 수신기 설계를 위한 복조 알고리즘 설계 과정에서 가장 중요하고 선행되어야 할 과정은, 복조 알고리즘을 고안하고 복조 알고리즘 시뮬레이터를 통해 고안한 복조 알고리즘의 성능을 측정하고 평가하는 작업일 것이다. 이러한 복조 알고리즘 시뮬레이터를 통해 실제 디지털 수신기의 하드웨어를 직접 구현할 필요없이 복조 알고리즘의 개선점 또는 보완점을 찾아내어 이를 교체하고, 최적의 복조 알고리즘을 획득함으로써, 비용을 절감할 수 있는 효과를 얻을 수 있다.

따라서, 보다 정확한 복조 알고리즘의 성능 측정은 매우 중요하며, 이를 위해서는 실제 디지털 수신기의 동작 환경과 유사한 환경을 복조 알고리즘 시뮬레이터가 제공할 수 있어야 한다.

일반적으로, 복조 알고리즘 시뮬레이터의 기능에는 한계가 있어, 실제 디지털 수신기의 동작과 유사한 환경을 제공하기는 어렵다. 따라서, 통상의 복조 알고리즘 시뮬레이터에서는 채널 환경을 실제 상황과 최대한 유사하게 제공할 수 있는 에러 신호를 생성하여 사용한다.

도 1 은 디지털 수신기의 복조 알고리즘 성능 측정을 위한 일반적인 복조 알고리즘 시뮬레이터의 구성도이다.

도 1에 도시된 바와 같이, 복조 알고리즘 성능 측정을 위한 일반적인 복조 알고리즘 시뮬레이터는, 복조 알고리즘 성능 측정을 하기 위해 신호를 변조시키기 위한 변조부(11)와, 실제 동작 환경과 유사한 환경을 제공하기 위해 타이밍 위상 에러를 생성하기 위한 타이밍 위상 에러 생성부(12)와, 실제 동작 환경과 유사한 환경을 제공하기 위해 반송파 주파수 및 위상 에러를 생성하기 위한 반송파 주파수 및 위상 에러 생성부(13)와, 실제 동작 환경과 유사한 환경을 제공하기 위해 실제 채널 환경을 제공하기 위한 채널부(14)와, 복조 알고리즘 성능 측정을 하기 위해 신호를 복조시키기 위한 복조부(15)로 구성된다.

여기서, 상기 타이밍 위상 에러 생성부(12)는 송신단의 펄스 형성 필터(121)와, 수신단의 정합 필터(122)와, 정합 필터의 출력을 다운 샘플링하기 위한 다운 샘플러(123)를 포함한다.

도 2 는 종래의 타이밍 위상 에러 생성 과정을 보여주는 설명도로서, 타이밍 위상 에러 생성부(12) 내의 다운 샘플러(123)가 정합 필터(122)로부터 출력된 오버 샘플링된 신호의 위상을 조절함으로써, 타이밍 위상 에러를 생성한다.

이와 같은 종래 기술에 따르면, 생성 가능한 타이밍 위상 에러의 크기는 타이밍 위상 에러 생성부(12)의 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율에 따라 결정된다. 즉, 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링 율이 높을수록 생성 가능한 타이밍 위상 에러의 분해능이 커져 작은 단위의 값까지 생성할 수 있고, 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율이 낮을수록 생성 가능한 타이밍 위상 에러의 분해능이 작아져 도 2에 도시된 바와 같이 한정된 타이밍 위상 에러 값만을 생성할 수 있다.

한편, 256QAM과 같이 변조 차수가 높은 변조 방식은 타이밍 위상 에러에 대해 대단히 민감하므로, 0.01 심볼(symbol) 클럭(clock)과 같이 매우 작은 타이밍 위상 에러에 대한 복조 알고리즘의 성능을 측정할 필요가 있다. 특히, 심볼 타이밍이 복구된 후 잔류 타이밍 위상 에러가 후단의 복조 블록들에게 미치는 영향을 확인하기 위해서는 높은 분해능의 타이밍 위상 에러 생성부가 요구된다.

이와 같이 종래의 기술에서는 높은 분해능을 가지는 타이밍 위상 에러 생성부가 요구되어, 도 3a와 같은 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율을 높이는 방법을 사용하였다.

도 3a 는 종래의 타이밍 위상 에러의 분해능을 증가시키는 방법을 보여주는 설명도이다.

도 3a에 도시된 바와 같이, 종래의 타이밍 위상 에러의 분해능을 증가시키는 방법은, τ의 시간만큼의 타이밍 위상 에러를 생성하기 위해 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율을 높이고 샘플링 포인트를 τ만큼 이동시켰다.

그러나, 이러한 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율을 높여 타이밍 위상 에러의 분해능을 증가시키는 방법은, 복조 알고리즘 성능 측정을 위한 메모리를 증가시킬 뿐만 아니라 연산량도 증가시켜 복조 알고리즘 성능 측정 속도를 현저하게 감소시키는 문제점이 있었다.

또한, 복조 알고리즘의 성능을 측정하고자 하는 타이밍 위상 에러가 아주 작은 값일 경우, 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율이 전산 장치의 성능을 초과하는 범위까지 증가할 가능성이 있어, 복조 알고리즘의 성능 측정이 불가능하게 되는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 디지털 수신기의 복조 알고리즘 성능 측정(시뮬레이션)을 위한 타이밍 위상 에러를 생성하는데 있어서, 정합 필터의 위상을 변화시켜 타이밍 위상 에러의 분해능을 증가시킴으로써, 성능 측정(시뮬레이션)을 위한 메모리와 계산량을 줄이기 위한, 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명은, 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 있어서, 정합 필터의 계수를 타이밍 위상 에러의 최소 분해능 단위로 오버 샘플링하여 저장하는 단계; 생성하고자 하는 타이밍 위상 에러 시간만큼 상기 정합 필터의 계수들을 지연시키는 단계; 및 상기 오버 샘플링되어 저장된 정합 필터 계수 값 및 상기 지연된 정합 필터 계수들을 바탕으로 시스템이 요구하는 오버 샘플링 율만큼의 타이밍 위상 에러를 생성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 3b 는 본 발명에 따라 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법을 보여주는 일실시예 설명도이다.

도 3b에 도시된 바와 같이, 타이밍 위상 에러의 분해능을 증가시키는 방법은, τ의 시간만큼의 타이밍 위상 에러를 생성하기 위해 정합 필터(122)에 임의의 시간 지연 요소를 적용하여 입력 신호를 τ만큼 이동시켜 τ만큼 지연된 정합 필터의 계수를 구함으로써, 타이밍 위상 에러를 생성한다.

즉, 본 발명에 따라 타이밍 위상 에러의 분해능을 증가시키는 방법은 종래의 펄스 형성 필터(121) 및 정합 필터(122)의 오버 샘플링율 변동시키는 방법 대신, 샘플링 포인트와 오버 샘플링율은 고정시키되, 정합 필터의 계수를 변동시켜 타이밍 위상 에러를 생성함으로써, 타이밍 위상 에러의 분해능을 증가시킬 수 있다.

이때, 타이밍 위상 에러에 따라 정합 필터(122)의 계수를 변동시키는 것은 메모리를 이용하여 쉽게 구현할 수 있다.

도 4 는 본 발명에 따른 타이밍 위상 에러 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 대한 일실시예 흐름도이다.

먼저, 시험자는 정합 필터(122)의 계수를 타이밍 위상 에러의 최소 분해능 단위로 오버 샘플링하여 저장하고(401), 생성하고자 하는 타이밍 위상 에러 시간만큼 정합 필터의 계수들을 지연시킨다(402).

이후, 시험자에 의해 타이밍 위상 에러의 최소 분해능 단위로 오버 샘플링되어 저장된 정합 필터 계수 값 및 생성하고자 하는 타이밍 위상 에러 시간만큼이 지연된 정합 필터의 계수들을 바탕으로 시스템이 요구하는 오버 샘플링 율만큼의 타이밍 위상 에러를 생성한다.(403)

이러한 과정을 통해 타이밍 위상 에러를 생성함으로써, 타이밍 위상 에러 분해능을 증가시킬 수 있다.

상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다. 이러한 과정은 본 발명이 속하는 기술 분야에서 통상 의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 디지털 수신기의 복조 알고리즘 성능 측정(시뮬레이션)을 위한 타이밍 위상 에러를 생성하는데 있어서, 정합 필터의 위상을 변화시켜 타이밍 위상 에러의 분해능을 증가시키고 성능 측정(시뮬레이션)을 위한 메모리와 계산량을 줄임으로써, 디지털 수신기의 복조 알고리즘 성능 측정 속도를 개선할 수 있는 효과가 있다.

Claims (2)

1. 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법에 있어서,

   정합 필터의 계수를 타이밍 위상 에러의 최소 분해능 단위로 오버 샘플링하여 저장하는 단계;

   생성하고자 하는 타이밍 위상 에러 시간만큼 상기 정합 필터의 계수들을 지연시키는 단계; 및

   상기 오버 샘플링되어 저장된 정합 필터 계수 값 및 상기 지연된 정합 필터 계수들을 바탕으로 시스템이 요구하는 오버 샘플링 율만큼의 타이밍 위상 에러를 생성하는 단계

   를 포함하는 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법.
2. 제 1 항에 있어서,

   상기 타이밍 위상 에러만큼 지연된 정합 필터의 계수를 구함에 있어서, 오버 샘플링 율과 샘플링 포인트는 유지하는 것을 특징으로 하는 디지털 수신기의 복조 알고리즘 성능 측정을 위해 타이밍 위상 에러의 분해능을 증가시키기 위한 타이밍 위상 에러 생성 방법.

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