JP2011522508A5

JP2011522508A5 -

Info

Publication number: JP2011522508A5
Application number: JP2011511669A
Authority: JP
Filing date: 2009-04-03
Publication date: 2012-04-05

Claims

電源での超低アイドル電力モードを促すように構成された１次側回路であって、
電力をトランスの１次側から前記トランスの２次側に伝送するために、入力電力を高周波数レートで変調するように構成された変調器を備え、
１次側回路が前記電源の１次側の制御回路と通信し、前記制御回路が、前記変調器のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするように構成され、かつ、前記制御回路が実質的に負荷が存在しないと判定したことに応答して１次側回路が実質的に使用不能にされるように前記１次側回路を制御するように構成された、１次側回路。
前記制御回路が、前記変調器をモニタするように構成された論理制御ユニット、および前記１次側回路を制御するように構成された電力制御ユニットを備える、請求項１に記載の１次側回路。
それによって、前記電力制御ユニットが、前記変調器を、前記電力制御ユニットと前記変調器との間に結合された少なくとも１つのスイッチ・デバイスを開くことにより使用不能にする、請求項２に記載の１次側回路。
前記変調器が、ＰＷＭコントローラを備える、請求項１に記載の１次側回路。
前記論理制御ユニットが、前記変調器の前記デューティ・サイクルまたは前記スイッチング・レートの前記少なくとも１つをモニタするために、前記変調器に結合された少なくとも１つの入力を備える、請求項２に記載の１次側回路。
前記変調器に結合された前記少なくとも１つの入力が、前記変調器内のＰＷＭコントローラから直接の出力パルス・レート、前記ＰＷＭコントローラに結合された積分器からの出力、および前記ＰＷＭコントローラに結合された電流電圧変換器からの出力の少なくとも１つをモニタする、請求項５に記載の１次側回路。
電源での超低電力消費を促進するための方法であって、
電源の１次側の１次回路に通じている制御回路を使用して、前記電源の前記１次回路のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするステップと、実質的に負荷がない状態が存在するかどうかを判定するステップと、
前記制御回路を使用して、前記実質的に負荷がない状態が検出されたことに応答して、前記電源の前記１次回路を実質的に使用不能にするステップと
を含む方法。
前記制御回路が電力負荷が存在すると判定したことに応答して、前記電源を使用可能にするステップをさらに含む、請求項７に記載の方法。
前記電源を使用可能にする前記ステップが、前記１次回路のデューティ・サイクルまたはスイッチング・レートの少なくとも１つがしきい値レベル以上に増加したことに応答して行われる、請求項８に記載の方法。
前記モニタするステップが、前記実質的に負荷がない状態が存在するかどうかを判定するために、前記制御回路に変調器の活動をモニタさせるステップを含む、請求項７に記載の方法。
前記制御回路が、前記変調器内のＰＷＭコントローラから直接、出力パルス・レートまたはデューティ・サイクルの少なくとも１つをモニタする、請求項１０に記載の方法。
前記制御回路が、前記変調器内のＰＷＭコントローラに結合された電流電圧変換器からの出力、または前記ＰＷＭコントローラに結合された積分器からの出力をモニタする、請求項１０に記載の方法。
前記電源が、不確定な期間の時間の間、実質的に使用不能にされる、請求項７に記載の方法。
アイドル・モード中に超低消費電力を促すために電力変換器で使用するための回路であって、
前記アイドル電力モードを検出するために、前記電力変換器の１次回路内のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするように構成された制御回路を備え、前記制御回路が、前記アイドル電力モードの前記検出に応答して、前記１次回路が実質的に使用不能にされるように、前記１次回路を制御する回路。
前記制御回路が、前記１次回路を制御するように構成された電力制御ユニットを備える、請求項１４に記載の回路。
それによって、前記電力制御ユニットが、前記１次回路の変調器を、前記電力制御ユニットと前記変調器との間に結合された少なくとも１つのスイッチ・デバイスを開くことにより使用不能にする、請求項１５に記載の回路。
１次回路内のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするように構成され、かつ、アイドル電力モードが検出されたことに応答して前記１次回路が実質的に使用不能にされるように前記１次回路を制御するように構成された、電源の１次側の制御回路と、
電源を超低アイドル電力モードからアクティブ・モードまたは通常アイドル・モードに推移させるように構成された予備スイッチと
を備える電源。
前記制御回路が、前記電源の電力レベルが所定のしきい値以上であるか、それとも所定のしきい値以下であるかを判定するために、前記１次回路内の前記デューティ・サイクルまたは前記スイッチング・レートの前記少なくとも１つをモニタする、請求項１７に記載の電源。
前記制御回路が、前記１次回路をモニタするように構成された論理制御ユニット、および前記１次回路を制御するように構成された電力制御ユニットを備える、請求項１８に記載の電源。
前記論理制御ユニットおよび前記電力制御ユニットが、組合せ論理機械、状態機械、またはマイクロプロセッサの少なくとも１つを備える、請求項１９に記載の電源。
前記１次回路が、トランスまたは誘電体分離デバイスの少なくとも１つを駆動するように構成された変調回路を備える、請求項１９に記載の電源。
前記論理制御ユニットが、前記変調回路の信号をモニタするように構成された、請求項２１に記載の電源。
前記電力制御ユニットが、前記変調回路を制御するために、少なくとも１つのスイッチを制御するように構成された、請求項２１に記載の電源。
前記変調回路が、ＰＷＭコントローラを備える、請求項２１に記載の電源。
前記制御回路が、前記１次回路の外部からのフィードバック信号なしで、単に前記１次回路内で、前記１次回路をモニタかつ制御するように構成された、請求項１７に記載の電源。
前記予備スイッチが、前記電源を、前記超低アイドル電力モードに前記アクティブ・モードまたは前記通常アイドル・モードから推移させるようにさらに構成された、請求項１７に記載の電源。
電源での超低アイドル電力モードを促すように構成された回路であって、１次回路を有する前記回路が、
電力をトランスの１次側から前記トランスの２次側に伝送するために、入力電力を変調するように構成された変調器と、
前記電源を、前記超低アイドル電力モードからアクティブ・モードまたは通常アイドル・モードに推移させるように構成された予備スイッチと
を備え、
前記１次回路が、前記電源の１次側の制御回路と通信し、前記制御回路が、前記変調器のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするように構成され、かつ、実質的に負荷が存在しないと判定する前記制御回路に応答して、前記１次回路が実質的に使用不能にされるように、前記１次回路を制御するように構成された回路。
前記入力電力をフィルタリングかつ整流するように構成された入力回路と、
前記入力回路に結合され、前記変調器にさらに結合されるエネルギー貯蔵回路と
をさらに備える、請求項２７に記載の回路。
前記制御回路が、前記変調器をモニタするように構成された論理制御ユニット、および前記回路を制御するように構成された電力制御ユニットを備える、請求項２７に記載の回路。
前記変調器が、ＰＷＭコントローラを備える、請求項２７に記載の回路。
前記論理制御ユニットが、前記変調器の前記デューティ・サイクルまたは前記スイッチング・レートの前記少なくとも１つをモニタするために、前記変調器に結合された少なくとも１つの入力を備える、請求項２９に記載の回路。
前記変調器に結合された前記少なくとも１つの入力が、前記変調器内のＰＷＭコントローラから直接の出力パルス・レート、前記ＰＷＭコントローラに結合された積分器からの出力、または前記ＰＷＭコントローラに結合された電流電圧変換器からの出力の少なくとも１つをモニタする、請求項３１に記載の回路。
前記電力制御ユニットと前記変調器との間に結合された少なくとも１つのスイッチ・デバイスを備え、それによって、前記電力制御ユニットが、前記変調器を使用不能にするために、前記少なくとも１つのスイッチ・デバイスを開く、請求項２９に記載の回路。
電源の超低電力動作を提供するための方法であって、
前記電源の１次側の１次回路に通じている制御回路を使用して、前記電源の前記１次回路のデューティ・サイクルまたはスイッチング・レートの少なくとも１つをモニタするステップと、実質的に負荷がない状態が存在するかどうかを判定するステップと、
前記制御回路を使用して、検出された前記実質的に負荷がない状態に応答して、前記電源の前記１次回路を実質的に使用不能にするステップと、
予備スイッチを使用して、前記電源を、超低アイドル電力モードからアクティブ・モードまたは通常アイドル・モードに推移させるステップと
を含む方法。
所定の時間間隔が経過した後、前記電源を再び使用可能にするステップをさらに含む、請求項３４に記載の方法。
前記実質的に負荷がない状態が存在するかどうかを判定する前記ステップが、前記１次回路内で、低いデューティ・サイクルまたはスイッチング・レートの少なくとも１つが存在するかどうかを検出するステップを含む、請求項３４に記載の方法。