JP2011507071A - 共有多重ポートメモリ装置におけるバンク共有およびリフレッシュ - Google Patents
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Abstract
Description
いくつかの実施形態では、多重ポートメモリ装置は、2つの構成要素がACT命令を送信することによりバンクを同時に予約しようとするときに使用されるポート間の優先度を設定する。例えば、両方の構成要素は可用性ピンを検査してバンクが使用可能であるということを判断することができ、両方の構成要素はバンクを予約するACT命令を送信することができる。多重ポートメモリ装置はより高い優先度を有するポートに対し予約を許可する。構成要素は、予約要求が成功したかどうかを判断するために可用性ピンを使用することができる。高い優先度を有する構成要素はバンク可用性ピンを1に設定し、一方、低い優先度(および他のポートのそれぞれ)を有する構成要素はバンク可用性ピンを0に設定する。
多重ポートメモリ装置100に含まれるDRAMバンク110は通常、DRAMにアクセスすることができる方法を規定する特定のタイミング要件を有する。例えば、DRAMは以下のタイミングパラメータを有してよい。
以上の説明から、多重ポートメモリ装置の特定の実施形態が例示のために本明細書に記載されたが、本発明の趣旨および範囲から逸脱することなく様々な変更がなされ得ることが理解されるであろう。例えば、処理構成要素はメモリを共有するための多重ポートメモリ装置に取り付けられるとして記載されたが、多重ポートメモリ装置には様々な構成要素を取り付けることができる。例えば、音声ハードウェア、LCD画面、映像ハードウェア、制御装置モジュール、デジタル信号処理装置、および他の多くのタイプの構成要素は、本明細書に記載の多重ポートメモリ装置および方法を使用してメモリを共有することができる。別の例として、DRAMについて記載したが、本明細書に記載の方法はスタティックランダムアクセスメモリ(SRAM)、フラッシュメモリなど他の種類のメモリと共に使用されてよい。したがって、本発明は添付の特許請求の範囲によってのみ限定される。
Claims (25)
- メモリバンクを共有するための多重ポートメモリ装置における方法であって、
複数のポートを有するメモリ装置内の複数のメモリバンクの1つにアクセスする要求を第1のポート上で受信する工程と、
複数のメモリバンクのうちの要求されたバンクが使用可能かどうかを判断する工程と、
要求されたバンクが使用可能な場合に、要求されたメモリバンクへのアクセスを第1のポートに許可する工程と、
要求されたメモリバンクが第1のポートにより予約されたという指示を他のポートに与える工程と、を含む方法。 - 要求されたメモリバンクが使用可能かどうかを判断する工程は、多重ポートメモリ装置の他のポートに対する第1のポートの優先度を判断することを含む、請求項1に記載の方法。
- 要求されたメモリバンクが使用可能かどうかを判断する工程は、バイパスアクセス制御信号がこのバンクに設定されているかどうかを判断することを含み、
バイパスアクセス制御信号は、外部調整を使用して、複数の構成要素がメモリバンクを共有することを許可する、請求項1に記載の方法。 - 要求されたメモリバンクが使用可能かどうかを判断する工程は、このバンクに関係する構成データを検査することを含む、請求項1に記載の方法。
- 構成データにはモード設定レジスタの状態が反映される、請求項4に記載の方法。
- 構成データには第1の組の電子ヒューズの状態が反映される、請求項4に記載の方法。
- 第2の組の電子ヒューズは、構成データが第1の組の電子ヒューズにおいて反映されるかあるいはモード設定レジスタの状態において反映されるかを判断する、請求項6に記載の方法。
- メモリバンクが使用可能かどうかを判断する工程は、メモリバンクに関連する有限状態マシンのリフレッシュ状態を判断することを含む、請求項1に記載の方法。
- メモリバンクを解除する要求を第1のポート上で受信する工程をさらに含む、請求項1に記載の方法。
- メモリバンクを解除する第1のポート上の要求はDRAMプリチャージ要求である、請求項9に記載の方法。
- メモリバンクにアクセスする第1のポート上の要求はDRAM起動要求である、請求項1に記載の方法。
- 指示を与える工程はバンク可用性信号を変更することを含む、請求項1に記載の方法。
- 1つまたは複数の構成要素装置に取り付けられたポート間でメモリバンクを共有するための多重ポートメモリ装置であって、
複数のメモリバンクと、
複数のメモリバンクに接続された複数のポートと、
複数のポートに接続されたバンクアクセス制御装置であって、構成要素からポート上で受信されたアクセス要求に基づき、複数のポートの1つに接続された構成要素が複数のメモリバンクの1つにアクセスできるかどうかを判断するように構成された、バンクアクセス制御装置と、を含む装置。 - バンクアクセス制御装置は、構成要素が多重ポートメモリ装置の他のポートに対する要求ポートの優先度に基づきメモリバンクにアクセスできるかどうかを判断する、請求項13に記載のシステム。
- バンクアクセス制御装置は、無効化信号がバンクに設定されたかどうかに基づき、構成要素がメモリバンクにアクセスできるかどうかを判断する、請求項13に記載のシステム。
- バンクアクセス制御装置は、メモリバンクに関係する構成データに基づき、構成要素がメモリバンクにアクセスできるかどうかを判断する、請求項13に記載のシステム。
- バンクアクセス制御装置は、メモリバンクに関連する1つまたは複数の電子ヒューズの状態に基づき、構成要素がメモリバンクにアクセスできるかどうかを判断する、請求項13に記載のシステム。
- 複数のメモリバンクのそれぞれに関連するバンク可用性ピンであって、アクセス要求を送信する前に構成要素がバンク可用性ピンの値を確認する、バンク可用性ピンをさらに含む、請求項13に記載のシステム。
- 複数のメモリバンクのそれぞれに関連するバンク可用性ピンであって、アクセス要求を受信後にバンクアクセス制御装置がバンク可用性ピンの値を確認することによりアクセス要求の成功を判断する、バンク可用性ピンをさらに含む、請求項13に記載のシステム。
- メモリ装置における共有メモリバンクへの1つまたは複数の構成要素によるアクセスを同期させる方法であって、
複数のメモリバンクを含むメモリ装置内のメモリバンクが使用可能であることをバンク可用性信号が示すかどうかを判断する工程と、
メモリバンクが使用可能であることをバンク可用性信号が示す場合にメモリ装置にバンク予約要求を送信する工程と、
バンク予約要求が成功したかどうかを判断するバンク可用性信号を検査する工程と、
バンク予約要求が成功した場合にメモリバンクにアクセスする工程と、を含む方法。 - 構成要素がメモリバンクを正常に予約した後、他の構成要素によるメモリバンクを予約するその後の要求は、メモリバンクが使用不能であるという指示を受信する、請求項20に記載の方法。
- バンク可用性信号は、1つまたは複数の構成要素によるアクセスを同期させるためのセマフォを提供する、請求項20に記載の方法。
- バンク可用性信号はメモリ装置の標準ピンを介し提供される、請求項20に記載の方法。
- 複数のメモリバンクを有する共有メモリ装置内のメモリバンクをリフレッシュする方法であって、
複数のメモリバンクの1つをリフレッシュする要求を受信する工程と、
メモリバンクが使用中であるかどうかを判断する工程と、
メモリバンクが使用中である場合にメモリバンクが使用可能になるのを待つ工程と、
メモリバンクをリフレッシュする工程であって、複数のメモリバンクの各メモリバンクは各メモリバンクの使用パターンに基づき異なる時にリフレッシュされ得る、工程と、を含む方法。 - メモリバンクにアクセスする要求を受信する工程と、
メモリバンクがリフレッシュされているかどうかを判断する工程と、
メモリバンクがリフレッシュされている場合はメモリバンクにアクセスする要求を拒絶する工程と、を含む、請求項23に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/952,052 | 2007-12-06 | ||
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PCT/US2008/083284 WO2009073331A1 (en) | 2007-12-06 | 2008-11-12 | Bank sharing and refresh in a shared multi-port memory device |
Publications (2)
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---|---|
JP2011507071A true JP2011507071A (ja) | 2011-03-03 |
JP5597546B2 JP5597546B2 (ja) | 2014-10-01 |
Family
ID=40254406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010536963A Active JP5597546B2 (ja) | 2007-12-06 | 2008-11-12 | 共有多重ポートメモリ装置におけるバンク共有およびリフレッシュ |
Country Status (7)
Country | Link |
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US (1) | US8001334B2 (ja) |
EP (1) | EP2243139B1 (ja) |
JP (1) | JP5597546B2 (ja) |
KR (1) | KR101558482B1 (ja) |
CN (1) | CN101884071B (ja) |
TW (1) | TWI391949B (ja) |
WO (1) | WO2009073331A1 (ja) |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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A602 | Written permission of extension of time |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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RD04 | Notification of resignation of power of attorney |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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