CN103530208A - 内存条 - Google Patents

内存条 Download PDF

Info

Publication number
CN103530208A
CN103530208A CN201210229561.XA CN201210229561A CN103530208A CN 103530208 A CN103530208 A CN 103530208A CN 201210229561 A CN201210229561 A CN 201210229561A CN 103530208 A CN103530208 A CN 103530208A
Authority
CN
China
Prior art keywords
control circuit
output terminal
detection signal
memory bar
detecting control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210229561.XA
Other languages
English (en)
Inventor
田波
吴亢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Original Assignee
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongfujin Precision Industry Shenzhen Co Ltd, Hon Hai Precision Industry Co Ltd filed Critical Hongfujin Precision Industry Shenzhen Co Ltd
Priority to CN201210229561.XA priority Critical patent/CN103530208A/zh
Priority to TW101124552A priority patent/TW201403615A/zh
Priority to US13/924,646 priority patent/US20140013044A1/en
Publication of CN103530208A publication Critical patent/CN103530208A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

本发明提供一种内存条，包括存储芯片、寄存器芯片以及连接端，该存储芯片用于存储输入该内存条的数据，该寄存器芯片用于存储该内存条的工作参数，该连接端用于将自外部设备输入的待存储的数据传输至该存储芯片，以及将自存储芯片输出至该外部设备的数据传输至该外部设备，该内存条还包括侦测控制电路，该侦测控制电路用于侦测该存储芯片与寄存器芯片的工作状态，并且将检测结果自该连接端输出。

Description

内存条
技术领域
本发明涉及一内存条。
背景技术
内存条作为计算机设备或者服务器的重要组成元件，由此，内存条能否正常工作决定着计算设备或者服务器的工作性能。目前了解内存条能否正常工作是通过在安装内存条的主板上设置监测电路，通过检测内存条插槽上对应的数据输入/输出端能否正常输出数据信号来判定内存条是否工作正常，在内存条无法正常工作时，该主板上的监测电路进行提示。
然而，设计在主板上的监测电路需要通过内存条插槽以及一系列的数据线等信号传输元件方能与内存条的数据输入/输出端电性连接，该些信号传输元件的性能很大影响着能否正确指示内存条的工作状态，例如该些传输元件的损害可能使得监测电路误判为内存条无法正常工作。从而增加了内存条工作状态检测的错误率。
另外，内存条的数据输入/输出端仅能表征内存条中存储芯片的工作状态，而无法表征内存条中其他元件的工作状态，例如寄存器芯片等，从而无法准确了解内存条的工作状态。
发明内容
为解决主板上用于监测内存条工作状态的电路对内存条工作状态监测的准确度低的问题，有必要提供一种能够准确、详细输出其工作状态的内存条。
一种内存条，包括存储芯片、寄存器芯片以及连接端，该存储芯片用于存储输入该内存条的数据，该寄存器芯片用于存储该内存条的工作参数，该连接端用于将自外部设备输入的待存储的数据传输至该存储芯片，以及将自存储芯片输出至该外部设备的数据传输至该外部设备，该内存条还包括侦测控制电路，该侦测控制电路用于侦测该存储芯片与寄存器芯片的工作状态，并且将检测结果自该连接端输出。
相较于现有技术，本发明内存条通过设置侦测控制电路检测内存条中存储芯片、寄存器芯片等的工作状态，并对应输出检测信号，从而使得该内存条可以准确、详细地输出其自身工作状态，便于主板电路的设计。
附图说明
图1是本发明内存条的一较佳实施方式的功能方框图。
主要元件符号说明
内存条 10
存储芯片 11
数据输入/输出端 DQ0~DQn
寄存器芯片 12
数据传输端 SDA
连接端 14
侦测控制电路 15
侦测端 151、151a、151b
侦测输出端 152、152a、152b
主板 20
处理器 21
内存条插槽 22
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1，其是本发明内存条一较佳实施方式的方框图。内存条10包括存储芯片11、寄存器芯片12、连接端14以及侦测控制电路15。内存条10的连接端14插接于主板20的内存条插槽22中，并与处理器21进行数据通信。
存储芯片11用于存储输入内存条10的数据。存储芯片11包括多个数据输入/输出端DQ0-DQn，其中n为大于1的自然数，该数据输入/输出端DQ0-DQn用于接收自外部设备（图未示）输入的待存储的数据，以及输出存储芯片11中存储的数据至主板20。在本实施方式中，存储芯片11可以为随机动态存储器DRAM（Dynamic Random Access Memory）、同步动态随机存储器SDRAM（Synchronous Dynamic Random Access Memory）、双倍速率同步动态随机存储器DDR SDRAM（Double Data Rate SDRA）或者RDRAM（Rambus DRAM）。
寄存器（SPD，Serial Presence Detect）芯片12用于存储内存条10的工作参数，例如内存条的速度、容量、工作电压等，从而决定内存条10的工作状态。寄存器芯片12包括有数据传输端SDA，用于传输写入寄存器芯片12的数据与自寄存器芯片12读出的数据。
连接端14包括多个传输引脚，用于将自主板20输入的待存储的数据传输至该存储芯片11，以及将自存储芯片11输出的数据传输至该主板20。在本实施方式中，连接端14为金手指。
侦测控制电路15用于检测存储芯片11与寄存器芯片12的工作状态，并依据存储芯片11与寄存器芯片12的工作状态输出对应的检测信号。侦测控制电路15包括两个侦测端151以及两个侦测输出端152。该两个侦测端151分别为侦测端151a与侦测端151b，该两个侦测输出端152分别为侦测输出端152a与侦测输出端152b。该两个侦测端151分别电性连接于存储芯片11以及寄存器芯片12，该两个侦测输出端152电性连接于连接端14中未被使用的两个不同的传输引脚。侦测端151用于检测存储芯片11与寄存器芯片12的工作状态。侦测控制电路15依据存储芯片11与及寄存器芯片12的工作状态，自该侦测输出端152输出对应的检测信号。
具体地，侦测端151a电性连接于存储芯片11的其中一个数据输入/输出端DQ0，以侦测该数据输入/输出端DQ0的电压；侦测端151b电性连接于寄存器芯片12的数据传输端SDA，以侦测该数据传输端SDA的电压。
当该侦测控制电路15自侦测端151a检测到该数据输入/输出端DQ0的电压为逻辑高电位与逻辑低电位的转换时，表示该存储芯片11正常工作，侦测控制电路15自侦测输出端152a输出第一检测信号，该第一检测信号为高电位信号（3.3V或者2.5V的电压信号）；当自侦测端151a检测到该数据输入/输出端DQ0的电压在第一预定时间内未发生变化，表示该存储芯片11无法正常工作，该侦测控制电路15自该侦测输出端152a输出第二检测信号，该第二检测信号为低电位信号（0V的电压信号）。
当侦测控制电路15自侦测端151b检测到该数据传输端SDA的电压为逻辑高电压与逻辑低电位的转换时，表示该寄存器芯片12工作正常，侦测控制电路15自侦测输出端152b输出第三检测信号，该第三检测信号为高电位信（3.3V或者2.5V的电压信号）；当侦测端151b检测到该数据传输端SDA的电压在第二预定时间内未发生变化，表示该寄存器芯片12无法正常工作，该侦测控制电路15自该侦测输出端152b输出第四检测信号，该第四检测信号为低电位信号（0V的电压信号）。
侦测控制电路15将该第一、第二、第三以及第四检测信号作为该检测信号自连接端14输出。
可以理解，本实施方式所述的第一预定时间与第二预定时间是依据存储芯片11与寄存器芯片12的具体工作参数来确定，并且该侦测控制电路15可以分时依次对存储芯片11与寄存器芯片12进行检测，也可以同时对存储芯片11与寄存器芯片12进行检测，然后分时依次输出对应的检测信号。
由此，主板20的处理器21通过检测内存条插槽22上的两个与连接端14侦测输出端152电性连接的引脚的信号，即可准确地获知内存条10中的各个功能模块能否正常工作。
可变更地，侦测端151的数量还可以为一个、三个或者其他数量的个数，并不以此为限。侦测输出端152的数量也可以为一个，即侦测输出端152a替代侦测输出端152b，输出第三检测信号与第四检测信号。
相较于现有技术，内存条10通过设置侦测控制电路15检测内存条10中存储芯片11、寄存器芯片12等的工作状态，并对应输出检测信号，从而使得该内存条10可以准确、详细地输出其自身工作状态，便于主板电路的设计。

Claims (5)

1.一种内存条，包括存储芯片、寄存器芯片以及连接端，该存储芯片用于存储输入该内存条的数据，该寄存器芯片用于存储该内存条的工作参数，该连接端包括多个传输引脚，用于将自外部设备输入的待存储的数据传输至该存储芯片，以及将自存储芯片输出至该外部设备的数据传输至该外部设备，其特征在于，该内存条还包括侦测控制电路，该侦测控制电路用于检测该存储器芯片与寄存器芯片的工作状态，并且自该连接端输出对应的检测信号。
2.根据权利要求1所述的内存条，其特征在于，该存储芯片包括多个数据输入/输出端，该侦测控制电路包括第一检测端与第一检测输出端，该第一检测端电性连接于该多个数据输入/输出端的其中一个数据输入输出端，以检测该其中一个数据输入/输出端的电压，该第一检测输出端电性连接于该连接端的其中一个传输引脚，当该侦测控制电路自该第一检测端检测到该其中一个数据输入/输出端的电压为逻辑高电位与逻辑低电位的转换时，表示该存储芯片正常工作，该侦测控制电路自该第一检测端输出第一检测信号；当该侦测控制电路检测到该其中一个数据输入/输出端的电压在第一预定时间内未发生变化，表示该存储芯片无法正常，该侦测控制电路自该第一检测输出端输出第二检测信号，该侦测电路将该第一检测信号与该第二检测信号作为检测信号自该连接端输出。
3.根据权利要求1或者2所述的内存条，其特征在于，该寄存器芯片还包括多个数据传输端，该数据传输端用于输出该内存条的工作参数，该侦测控制电路包括第二检测端与第二检测输出端，该第二检测端电性连接于该多个数据传输端的其中一个输出传输端，用于检测该其中一个数据传输端的电压，该第二检测输出端电性连接于该连接端的其中另外一个传输引脚，当该侦测控制电路自该第二检测端检测到该其中一个数据传输端的电压为逻辑高电位与逻辑低电位的转换时，表示该寄存器芯片正常工作，该侦测控制电路自该第二检测端输出第三检测信号；当该侦测控制电路检测到该其中一个数据传输端的电压在第二预定时间内未发生变化，表示该寄存器芯片无法正常，该侦测控制电路自该第二检测输出端输出第四检测信号，该侦测电路将该第三检测信号与该第四检测信号作为检测信号自该连接端输出。
4.根据权利要求3所述的内存条，其特征在于，该第一检测输出端与该第二检测输出端分别电性连接于该连接端的不同传输引脚。
5.根据权利要求4所述的内存条，其特征在于，该第一检测端替代该第二检测端，用于输出该第三检测信号与第四检测信号。
CN201210229561.XA 2012-07-04 2012-07-04 内存条 Pending CN103530208A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210229561.XA CN103530208A (zh) 2012-07-04 2012-07-04 内存条
TW101124552A TW201403615A (zh) 2012-07-04 2012-07-06 記憶體
US13/924,646 US20140013044A1 (en) 2012-07-04 2013-06-24 Computer system having function of detecting working state of memory bank

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210229561.XA CN103530208A (zh) 2012-07-04 2012-07-04 内存条

Publications (1)

Publication Number Publication Date
CN103530208A true CN103530208A (zh) 2014-01-22

Family

ID=49879408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210229561.XA Pending CN103530208A (zh) 2012-07-04 2012-07-04 内存条

Country Status (3)

Country Link
US (1) US20140013044A1 (zh)
CN (1) CN103530208A (zh)
TW (1) TW201403615A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116453581A (zh) * 2023-04-23 2023-07-18 深圳市晶存科技有限公司 存储芯片测试方法、装置、电子设备及可读存储介质

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116881195B (zh) * 2023-09-04 2023-11-17 北京怀美科技有限公司 面向检测计算的芯片系统和面向检测计算的芯片方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090144834A1 (en) * 2007-11-16 2009-06-04 Yoshinori Mochizuki Data processing circuit and communication mobile terminal device
US20090150621A1 (en) * 2007-12-06 2009-06-11 Silicon Image, Inc. Bank sharing and refresh in a shared multi-port memory device
CN102339650A (zh) * 2011-10-20 2012-02-01 中兴通讯股份有限公司 一种内存条测试装置及测试方法
CN102467440A (zh) * 2010-11-09 2012-05-23 鸿富锦精密工业（深圳）有限公司 内存错误检测系统及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7647467B1 (en) * 2006-05-25 2010-01-12 Nvidia Corporation Tuning DRAM I/O parameters on the fly
JP2012146033A (ja) * 2011-01-07 2012-08-02 Toshiba Corp メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090144834A1 (en) * 2007-11-16 2009-06-04 Yoshinori Mochizuki Data processing circuit and communication mobile terminal device
US20090150621A1 (en) * 2007-12-06 2009-06-11 Silicon Image, Inc. Bank sharing and refresh in a shared multi-port memory device
CN102467440A (zh) * 2010-11-09 2012-05-23 鸿富锦精密工业（深圳）有限公司 内存错误检测系统及方法
CN102339650A (zh) * 2011-10-20 2012-02-01 中兴通讯股份有限公司 一种内存条测试装置及测试方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116453581A (zh) * 2023-04-23 2023-07-18 深圳市晶存科技有限公司 存储芯片测试方法、装置、电子设备及可读存储介质
CN116453581B (zh) * 2023-04-23 2024-04-02 深圳市晶存科技有限公司 存储芯片测试方法、装置、电子设备及可读存储介质

Also Published As

Publication number Publication date
US20140013044A1 (en) 2014-01-09
TW201403615A (zh) 2014-01-16

Similar Documents

Publication Publication Date Title
CN112331253B (zh) 一种芯片的测试方法、终端和存储介质
CN103367189A (zh) 测试系统及其测试方法
US20140304445A1 (en) Memory bus loading and conditioning module
US20140164858A1 (en) Testing apparatus and testing method of electronic device
CN102339647A (zh) 一种检错/纠错校验模块的检测方法及装置
US20130111268A1 (en) Testing device capable of simulating plugging and unplugging operations and method thereof
US7800396B2 (en) Semiconductor integrated circuit, control method, and information processing apparatus
CN201251780Y (zh) 内存测试治具
CN102339648B (zh) 一种检错/纠错校验模块的检测方法及装置
CN102540104A (zh) 测试装置
CN205680083U (zh) 内存测试装置
CN103530208A (zh) 内存条
CN101853198B (zh) 地址总线的检测方法、设备和系统
CN102591762A (zh) 一种自诊断plc存储芯片的方法、自诊断plc
CN103514067A (zh) 内存条
CN110907857B (zh) 一种基于fpga的连接器自动检测方法
CN210572606U (zh) 一种内存条vref电路的短路测试仪
CN101329379A (zh) 电子组件引脚的探测装置及探测方法
CN116148627A (zh) 电路板中PCIe CEM连接接口的检测系统及其方法
US9170869B2 (en) Switchable per-lane bit error count
US8604817B2 (en) Measurement card
US8169228B2 (en) Chip testing circuit
CN204117136U (zh) 处理器模块检测装置及系统
CN114817104B (zh) 一种iic上拉电压切换电路及切换方法
CN102332308B (zh) 一种对存储器接口电路进行在线调试的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140122