JP2011254099A - 線状素子 - Google Patents
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Abstract
【課題】 柔軟性、可撓性があり任意の形状に集積回路を作成できるという特徴を持つ線状ＭＩＳＦＥＴでは、ソース領域とドレイン領域を並列配置する構造が使用されていた。しかし、ＭＩＳＦＥＴの電気特性を決めるチャネル長が円筒形のゲート絶縁領域に沿ったソース領域とドレイン領域の距離できまるため、チャネル長の微細化や再現性向上が困難だった。
【解決手段】 ＭＩＳＦＥＴの構造を、ソース領域とドレイン領域でチャネル領域となる半導体領域を挟む構造とした。半導体領域にゲート絶縁領域を介して制御電圧を加え、ソース領域とドレイン領域間で流れる電流を制御する。チャネル長が、半導体領域の膜厚で決まるため、チャネル長の微細化や再現性向上が可能になった。
【選択図】図１
【解決手段】 ＭＩＳＦＥＴの構造を、ソース領域とドレイン領域でチャネル領域となる半導体領域を挟む構造とした。半導体領域にゲート絶縁領域を介して制御電圧を加え、ソース領域とドレイン領域間で流れる電流を制御する。チャネル長が、半導体領域の膜厚で決まるため、チャネル長の微細化や再現性向上が可能になった。
【選択図】図１
Description
本発明は、線状体に形成したＭＩＳＦＥＴからなる線状素子に関する。
一本の糸内に回路素子を形成した線状素子、及び線状素子を用いて作成した集積回路は、柔軟性、可撓性を有し、任意の形状の各種装置を作成することが可能である。第６図は、回路素子としてＭＩＳＦＥＴを形成した背景技術の線状素子の斜視図である。この素子は断面において、中心にゲート電極２０１を有し、その外側に、ゲート絶縁領域２０２、ソース領域２０３、ドレイン領域２０４、半導体領域２０５が順次形成されている。ゲート電極２０１に対して制御電圧を加え、ソース領域とドレイン領域間の半導体領域２０５をチャネルとして流れる電流を制御する。
第６図に示す背景技術のＭＩＳＦＥＴでは、チャネル長が、絶縁領域２０２の表面に沿ったソース領域２０３とドレイン領域２０４の距離Ｌで決定される。従って、チャネル長の加工精度は、ゲート電極とゲート絶縁領域からなる線状体の上に配置した、ソース領域２０３とドレイン領域２０４の位置精度に依存する。線状のＭＩＳＦＥＴの製造方法として、ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、半導体領域の原料となるゲル状の高分子材料を同時に回路素子の断面形状を制御する型に送入、射出して、線状に形成してから固化する方法がある。この方法によると、ゲル状高分子材料の粘度や熱膨張率の不均一性により、チャネル長の均一性、再現性が十分高くならないという問題があった。
また、ゲート電極／ゲート絶縁領域とソース領域とドレイン領域をそれぞれ別々の線状体として形成し、各線状体を束ねて図６に示す構造を形成する製造方法もあるが、チャネル長は束ね処理時の位置精度に依存するため、十分高精度にすることができない。そのため、いずれの場合でもチャネル長として１μｍ程度が微細化の限界であり、さらにチャネル長を縮小して高周波特性や集積度を向上するのが困難であった。
ＭＩＳＦＥＴからなる線状素子を、素子領域の断面内の径方向において、ソース領域とドレイン領域でチャネル領域となる膜状の半導体領域を挟み、かつ、ゲート絶縁領域の一部が半導体領域に接触する構造とした。
本発明（１）は、ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び半導体領域を含む素子領域を有する線状素子において、少なくとも前記素子領域が押出し成形により形成され、前記素子領域における前記線状素子の長手方向に対する垂直な断面内の径方向において、一又は複数のソース領域と一又は複数のドレイン領域との間に、半導体領域を、ゲート絶縁領域の一部と前記半導体領域が接触するように配置したことを特徴とする線状素子である。
本発明（２）は、ゲート電極及びゲート絶縁領域が、ソース領域及びドレイン領域の内側又は外側に配置されている、前記発明（１）の線状素子である。
本発明（３）は、中心が、中空領域、導電体領域、ゲート電極、ソース領域、ドレイン領域、前記ゲート絶縁領域とは異なる絶縁領域、又は前記半導体領域とは異なる半導体領域である、前記発明（１）又は前記発明（２）の線状素子である。
本発明（４）は、前記線状素子を構成する線状体の長手方向に、分離領域を介して複数の素子領域が配置された、前記発明（１）乃至前記発明（３）の線状素子である。
本発明（５）は、前記線状素子を構成するゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成した、前記発明（１）乃至前記発明（４）の線状素子である。
ＭＩＳＦＥＴの構造を、素子領域の断面内の径方向において、ソース領域とドレイン領域でチャネル領域となる半導体領域を挟む構造としたので、チャネル長が半導体領域の膜厚で決まる。従って、チャネル長の微細化、再現性、均一性の向上が可能になる。
線状素子の中心に、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。
ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
線状素子の中心に、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。
ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
以下、本発明における用語の定義を明らかにすると共に、本発明の最良形態について説明する。尚、本件の優先権の基礎となる特願２００２−１３１０１１号の明細書の内容は、本件明細書に取り込まれている。また、本発明の技術的範囲は、以下に述べる最良形態（構造、形状や材料等）により何ら限定されるものではない。
「素子領域の断面内の径方向」とは、線状素子の断面中心から外縁に向かう方向を意味する。
「一又は複数のソース領域と一又は複数のドレイン領域との間に」とは、線状素子の断面中心からの、一又は複数のソース領域と一又は複数のドレイン領域との距離が相違していること（即ち、当該間に半導体領域が介在可能であること）を意味する。ここで、ソース領域及び／又はドレイン領域が複数存在する場合、中心から各領域の距離は、好適には同種の領域間で同一であるが、同種の領域間ですべて又は一部が異なっていてもよい。また、ソース領域及び／又はドレイン領域が複数存在する場合、任意のソース領域又はドレイン領域は、対応するドレイン領域又はソース領域と、同一径方向に存在していてもいなくてもよい。
「一又は複数のソース領域と一又は複数のドレイン領域との間に」とは、線状素子の断面中心からの、一又は複数のソース領域と一又は複数のドレイン領域との距離が相違していること（即ち、当該間に半導体領域が介在可能であること）を意味する。ここで、ソース領域及び／又はドレイン領域が複数存在する場合、中心から各領域の距離は、好適には同種の領域間で同一であるが、同種の領域間ですべて又は一部が異なっていてもよい。また、ソース領域及び／又はドレイン領域が複数存在する場合、任意のソース領域又はドレイン領域は、対応するドレイン領域又はソース領域と、同一径方向に存在していてもいなくてもよい。
（線状素子の構造）
最初に、本発明の線状素子の構造を、図に示す具体例を参照しながら説明する。
最初に、本発明の線状素子の構造を、図に示す具体例を参照しながら説明する。
第一具体例
第１図（ａ）は、第一具体例に係る線状素子の斜視図である。本発明の第一具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極１を中心に、その外側に向かって、順に、ゲート絶縁領域２、ソース領域３、半導体領域４、ドレイン領域５、及び絶縁性の表面保護領域６を配置している。さらに、ソース領域３を複数の線状体に分割することにより、ゲート絶縁領域２の一部が半導体領域４と接触している。
第１図（ａ）は、第一具体例に係る線状素子の斜視図である。本発明の第一具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極１を中心に、その外側に向かって、順に、ゲート絶縁領域２、ソース領域３、半導体領域４、ドレイン領域５、及び絶縁性の表面保護領域６を配置している。さらに、ソース領域３を複数の線状体に分割することにより、ゲート絶縁領域２の一部が半導体領域４と接触している。
（線状ＭＩＳＦＥＴの機能）
ゲート電極にゲート電圧を印加すると、前記ゲート絶縁領域と半導体領域が接触した領域において、半導体領域に前記ゲート電圧が作用する。
Ｎ型のＭＩＳＦＥＴの場合は、ゲート電極に半導体領域の電位を基準にして正のゲート電圧を印加すると、半導体領域内に電導キャリアとなる電子が蓄積し、チャネル領域となるソース領域とドレイン領域の間の半導体領域の電気伝導度が向上し、ソース領域とドレイン領域の間で流れる電流をゲート電極に印加するゲート電圧で制御できる。
また、Ｐ型のＭＩＳＦＥＴの場合は、ゲート電極に半導体領域の電位を基準にして負のゲート電圧を印加すると、半導体領域内に電導キャリアとなるホールが蓄積し、チャネル領域となるソース領域とドレイン領域の間の半導体領域の電気伝導度が向上し、ソース領域とドレイン領域の間で流れる電流をゲート電極に印加するゲート電圧で制御できる。
ゲート電極にゲート電圧を印加すると、前記ゲート絶縁領域と半導体領域が接触した領域において、半導体領域に前記ゲート電圧が作用する。
Ｎ型のＭＩＳＦＥＴの場合は、ゲート電極に半導体領域の電位を基準にして正のゲート電圧を印加すると、半導体領域内に電導キャリアとなる電子が蓄積し、チャネル領域となるソース領域とドレイン領域の間の半導体領域の電気伝導度が向上し、ソース領域とドレイン領域の間で流れる電流をゲート電極に印加するゲート電圧で制御できる。
また、Ｐ型のＭＩＳＦＥＴの場合は、ゲート電極に半導体領域の電位を基準にして負のゲート電圧を印加すると、半導体領域内に電導キャリアとなるホールが蓄積し、チャネル領域となるソース領域とドレイン領域の間の半導体領域の電気伝導度が向上し、ソース領域とドレイン領域の間で流れる電流をゲート電極に印加するゲート電圧で制御できる。
ＭＩＳＦＥＴのチャネル幅は、図１（ａ）においてＷで示す、線状素子が形成された線状体の長手方向の長さにより決定される。一方、ＭＩＳＦＥＴのチャネル長は、図１（ａ）においてＬで示す、半導体領域４の膜厚で決定される。従って、チャネル長の加工精度は、半導体領域４の膜厚（即ち、ソース領域とドレイン領域との距離）の加工精度に依存する。線状素子を、ゲル状の高分子を押し出す方法により製造する場合においても、線状体を束ねる方法により製造する場合においても、膜厚の加工精度は、背景技術においてチャネル長の加工精度を決めていた線状体の配置精度と比較してきわめて高く、１０倍から１０００倍程度の精度向上が可能である。従って、本発明の線状素子は、チャネル長の微細化、再現性、均一性の向上が可能である。
本発明の線状素子を構成する各領域の位置関係には、第一具体例以外にも、いくつかの変形例がある。線状素子の機能について、第一具体例に関して説明を行ったが、以下に説明する他の具体例においても本発明の線状素子は、第一具体例と同様に機能する。
第二具体例
第二具体例は、ソース領域とドレイン領域の配置が、第一具体例と異なっている。
第１図（ｂ）は、第一具体例に係る線状素子の斜視図である。本発明の第一具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極７中心に、その外側に向かって、順に、ゲート絶縁領域８、ドレイン領域９、半導体領域１０、ソース領域１１、及び絶縁性の表面保護領域１２を配置している。さらに、ドレイン領域９を複数の線状体に分割することにより、ゲート絶縁領域８の一部が半導体領域１０と接触している。
第二具体例は、ソース領域とドレイン領域の配置が、第一具体例と異なっている。
第１図（ｂ）は、第一具体例に係る線状素子の斜視図である。本発明の第一具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極７中心に、その外側に向かって、順に、ゲート絶縁領域８、ドレイン領域９、半導体領域１０、ソース領域１１、及び絶縁性の表面保護領域１２を配置している。さらに、ドレイン領域９を複数の線状体に分割することにより、ゲート絶縁領域８の一部が半導体領域１０と接触している。
第三具体例
第一具体例と第二具体例は、ゲート電極とゲート絶縁領域がソース領域とドレイン領域の内側に配置された構造の線状素子であるが、第三具体例と第四具体例は、ゲート電極とゲート絶縁領域がソース領域とドレイン領域の外側に配置された構造の線状素子である。
第１図（ｃ）は、第三具体例に係る線状素子の斜視図である。本発明の第三具体例に係る線状素子は、線状素子の断面内において、線状のソース領域１３を中心に、その外側に向かって、順に、半導体領域１４、ドレイン領域１５、ゲート絶縁領域１６、ゲート電極１７、及び絶縁性の表面保護領域１８を配置している。さらに、ドレイン領域１５を複数の線状体に分割することにより、ゲート絶縁領域１６の一部が半導体領域１４と接触している。
第一具体例と第二具体例は、ゲート電極とゲート絶縁領域がソース領域とドレイン領域の内側に配置された構造の線状素子であるが、第三具体例と第四具体例は、ゲート電極とゲート絶縁領域がソース領域とドレイン領域の外側に配置された構造の線状素子である。
第１図（ｃ）は、第三具体例に係る線状素子の斜視図である。本発明の第三具体例に係る線状素子は、線状素子の断面内において、線状のソース領域１３を中心に、その外側に向かって、順に、半導体領域１４、ドレイン領域１５、ゲート絶縁領域１６、ゲート電極１７、及び絶縁性の表面保護領域１８を配置している。さらに、ドレイン領域１５を複数の線状体に分割することにより、ゲート絶縁領域１６の一部が半導体領域１４と接触している。
第四具体例
第四具体例は、ソース領域とドレイン領域の配置が、第三具体例と異なっている。
第１図（ｄ）は、第四具体例に係る線状素子の斜視図である。本発明の第四具体例に係る線状素子は、線状素子の断面内において、線状のドレイン領域１９を中心に、その外側に向かって、順に、半導体領域２０、ソース領域２１、ゲート絶縁領域２２、ゲート電極２３、及び絶縁性の表面保護領域２４を配置している。さらに、ソース領域２１を複数の線状体に分割することにより、ゲート絶縁領域２２の一部が半導体領域２０と接触している。
第四具体例は、ソース領域とドレイン領域の配置が、第三具体例と異なっている。
第１図（ｄ）は、第四具体例に係る線状素子の斜視図である。本発明の第四具体例に係る線状素子は、線状素子の断面内において、線状のドレイン領域１９を中心に、その外側に向かって、順に、半導体領域２０、ソース領域２１、ゲート絶縁領域２２、ゲート電極２３、及び絶縁性の表面保護領域２４を配置している。さらに、ソース領域２１を複数の線状体に分割することにより、ゲート絶縁領域２２の一部が半導体領域２０と接触している。
第五具体例
第五具体例は、ドレイン領域が連続した単一の領域ではなく、複数の領域に分割されている点が第一具体例と異なっている。
第１図（ｅ）は、第五具体例に係る線状素子の斜視図である。本発明の第五具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極２５を中心に、その外側に向かって、順に、ゲート絶縁領域２６、ソース領域２７、半導体領域２８、ドレイン領域２８、及び絶縁性の表面保護領域３０を配置している。さらに、ソース領域２７を複数の線状体に分割することにより、ゲート絶縁領域２６の一部が半導体領域２８と接触している。
さらに、ソース領域２７との重なり領域が小さくなるようにドレイン領域２９を分割している。このことにより、ソース・ドレイン間の寄生容量を低減できるので、線状素子により構成した回路の動作を高速化することが可能になる。第一具体例だけでなく、第二具体例乃至第四具体例においても、ソース領域とドレイン領域を分割し、寄生容量を低減することにより同様の効果が得られる。
第五具体例は、ドレイン領域が連続した単一の領域ではなく、複数の領域に分割されている点が第一具体例と異なっている。
第１図（ｅ）は、第五具体例に係る線状素子の斜視図である。本発明の第五具体例に係る線状素子は、線状素子の断面内において、線状のゲート電極２５を中心に、その外側に向かって、順に、ゲート絶縁領域２６、ソース領域２７、半導体領域２８、ドレイン領域２８、及び絶縁性の表面保護領域３０を配置している。さらに、ソース領域２７を複数の線状体に分割することにより、ゲート絶縁領域２６の一部が半導体領域２８と接触している。
さらに、ソース領域２７との重なり領域が小さくなるようにドレイン領域２９を分割している。このことにより、ソース・ドレイン間の寄生容量を低減できるので、線状素子により構成した回路の動作を高速化することが可能になる。第一具体例だけでなく、第二具体例乃至第四具体例においても、ソース領域とドレイン領域を分割し、寄生容量を低減することにより同様の効果が得られる。
第六具体例
第六具体例は、線状素子を形成する線状体の中心に中心領域を配置した点が第一具体例と異なっている。
第１図（ｆ）は、第六具体例に係る線状素子の斜視図である。本発明の第六具体例に係る線状素子は、線状素子の断面内において、中心領域３１を中心に、その外側に向かって、順に、ゲート電極３２、ゲート絶縁領域３３、ソース領域３４、半導体領域３５、ドレイン領域３６、及び絶縁性の表面保護領域３７を配置している。さらに、ソース領域３４を複数の線状体に分割することにより、ゲート絶縁領域３３の一部が半導体領域３５と接触している。
中心領域３１として、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。第一具体例だけでなく、第二具体例乃至第四具体例においても、線状体の中心に上記材料からなる中心領域を配置することにより同様の効果が得られる。
第六具体例は、線状素子を形成する線状体の中心に中心領域を配置した点が第一具体例と異なっている。
第１図（ｆ）は、第六具体例に係る線状素子の斜視図である。本発明の第六具体例に係る線状素子は、線状素子の断面内において、中心領域３１を中心に、その外側に向かって、順に、ゲート電極３２、ゲート絶縁領域３３、ソース領域３４、半導体領域３５、ドレイン領域３６、及び絶縁性の表面保護領域３７を配置している。さらに、ソース領域３４を複数の線状体に分割することにより、ゲート絶縁領域３３の一部が半導体領域３５と接触している。
中心領域３１として、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。第一具体例だけでなく、第二具体例乃至第四具体例においても、線状体の中心に上記材料からなる中心領域を配置することにより同様の効果が得られる。
第一具体例乃至第六具体例において、分割領域を有するソース領域又はドレイン領域の分割数に関しては、分割数が４の場合について説明したが、２、３、５…など他の分割数のソース領域又はドレイン領域を有するＭＩＳＦＥＴの場合であっても本発明の効果は同様に得られる。
（引き出し電極）
本発明の線状素子のゲート電極、ソース領域、ドレイン領域、半導体領域を外部回路と電気的に接続する方法としては、線状素子を形成した線状体の端部における各領域に接続端子を設け、外部回路と接続することが可能である。また、線状素子を形成した線状体の一部を引き出し電極領域として、線状体の側面から接続端子を取り出すことも可能である。
本発明の線状素子のゲート電極、ソース領域、ドレイン領域、半導体領域を外部回路と電気的に接続する方法としては、線状素子を形成した線状体の端部における各領域に接続端子を設け、外部回路と接続することが可能である。また、線状素子を形成した線状体の一部を引き出し電極領域として、線状体の側面から接続端子を取り出すことも可能である。
（複数の線状素子）
一本の線状体の中に複数の線状素子を形成することも可能である。素子領域と他の素子領域を電気的に分離するために、素子領域間に分離領域を形成するのが好ましい。
複数の線状素子を線状体の中に形成することにより、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、ゲート電極を中心に配置して、ゲート電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。同様に、ソース電極を中心に配置して、ソース電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。また、ドレイン電極を中心に配置して、ドレイン電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。
一本の線状体の中に複数の線状素子を形成することも可能である。素子領域と他の素子領域を電気的に分離するために、素子領域間に分離領域を形成するのが好ましい。
複数の線状素子を線状体の中に形成することにより、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、ゲート電極を中心に配置して、ゲート電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。同様に、ソース電極を中心に配置して、ソース電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。また、ドレイン電極を中心に配置して、ドレイン電極を共通とする複数のＭＩＳＦＥＴからなる集積回路の形成が容易になる。
線状体の中に形成する線状素子としては、ＭＩＳＦＥＴだけでなく、バイポーラトランジスタ、ＪＦＥＴ、ＳＩＴなどの能動素子や、ダイオード、キャパシター、抵抗などの受動素子を形成することも可能である。また、発光素子、表示素子、光電池、光センサーなどの光電変換素子を形成することも可能である。
図２（ａ）及び（ｂ）は、複数の本発明の線状素子からなる線状体の斜視図である。
図２（ａ）において、図１（ａ）に示す線状素子と同じ断面構造を持つ２個の線状素子が一本の線状体に形成されている。素子領域４７には第一の線状素子、素子領域５０には第二の線状素子が形成されている。素子領域４７と素子領域５０の間に形成された引き出し電極４８は、第一の線状素子のドレイン領域４５と電気的に接続している。第一の線状素子のゲート電極、ソース領域は、それぞれ、第二の線状素子のゲート電極、ソース領域と電気的に接続している。一方、ドレイン領域と半導体領域は、分離領域４９によって電気的に分離されている。
図２（ａ）において、図１（ａ）に示す線状素子と同じ断面構造を持つ２個の線状素子が一本の線状体に形成されている。素子領域４７には第一の線状素子、素子領域５０には第二の線状素子が形成されている。素子領域４７と素子領域５０の間に形成された引き出し電極４８は、第一の線状素子のドレイン領域４５と電気的に接続している。第一の線状素子のゲート電極、ソース領域は、それぞれ、第二の線状素子のゲート電極、ソース領域と電気的に接続している。一方、ドレイン領域と半導体領域は、分離領域４９によって電気的に分離されている。
図３（ａ）は、図２（ａ）に示す線状素子の素子領域４７において線状体を切断した断面図である。ゲート電極８１を中心に、外側に向かって順に、ゲート絶縁領域８２、ソース領域８３、半導体領域８４、ドレイン領域８５、表面保護領域８６が配置されている。
図３（ｂ）は、図２（ａ）に示す線状素子の引き出し電極４８において線状体を切断した断面図である。ゲート電極８１を中心に、外側に向かって順に、ゲート絶縁領域８２、ソース領域８３、半導体領域８４、ドレイン領域８５が配置されている。引き出し電極４８の表面は絶縁性の表面保護領域で覆われておらず、線状体の側面からドレイン領域８５に対し電気的な接続をとることが可能である。
図３（ｃ）は、図２（ａ）に示す線状素子の分離領域４９において線状体を切断した断面図である。ゲート電極８１を中心に、外側に向かって順に、ゲート絶縁領域８２、ソース領域８３、表面保護領域８６が配置されている。表面保護領域８６は絶縁性であるため、第一の線状素子と第二の線状素子の半導体領域、ドレイン領域は、電気的に分離される。
図３（ｂ）は、図２（ａ）に示す線状素子の引き出し電極４８において線状体を切断した断面図である。ゲート電極８１を中心に、外側に向かって順に、ゲート絶縁領域８２、ソース領域８３、半導体領域８４、ドレイン領域８５が配置されている。引き出し電極４８の表面は絶縁性の表面保護領域で覆われておらず、線状体の側面からドレイン領域８５に対し電気的な接続をとることが可能である。
図３（ｃ）は、図２（ａ）に示す線状素子の分離領域４９において線状体を切断した断面図である。ゲート電極８１を中心に、外側に向かって順に、ゲート絶縁領域８２、ソース領域８３、表面保護領域８６が配置されている。表面保護領域８６は絶縁性であるため、第一の線状素子と第二の線状素子の半導体領域、ドレイン領域は、電気的に分離される。
図２（ｂ）は、線状体の側面にドレイン引き出し電極とソース引き出し電極を形成した例である。線状体には、素子領域５７において第一の線状素子が形成されており、素子領域６２において第二の線状素子が形成されている。ドレイン引き出し電極５８は、第一の線状素子のドレイン領域と電気的に接続しており、ソース引き出し電極６０は、第一の線状素子のソース領域と電気的に接続している。ドレイン引き出し電極５８とソース引き出し電極６０は、分離領域５９により電気的に分離されている。
（線状素子の材料）
線状素子がＮ型のＭＩＳＦＥＴである場合は、ゲート電極はＰ型若しくはＮ型の半導体材料又は導電性材料により形成し、半導体領域はＰ型半導体材料により形成し、ソース領域とドレイン領域は、Ｎ型半導体材料又は導電性材料により形成する。また、ゲート絶縁領域と表面保護領域は絶縁性材料により形成する。
線状素子がＰ型のＭＩＳＦＥＴである場合は、ゲート電極はＰ型若しくはＮ型の半導体材料又は導電性材料により形成し、半導体領域はＮ型半導体材料により形成し、ソース領域とドレイン領域は、Ｐ型半導体材料又は導電性材料により形成する。また、ゲート絶縁領域と表面保護領域は絶縁性材料により形成する。
線状素子がＮ型のＭＩＳＦＥＴである場合は、ゲート電極はＰ型若しくはＮ型の半導体材料又は導電性材料により形成し、半導体領域はＰ型半導体材料により形成し、ソース領域とドレイン領域は、Ｎ型半導体材料又は導電性材料により形成する。また、ゲート絶縁領域と表面保護領域は絶縁性材料により形成する。
線状素子がＰ型のＭＩＳＦＥＴである場合は、ゲート電極はＰ型若しくはＮ型の半導体材料又は導電性材料により形成し、半導体領域はＮ型半導体材料により形成し、ソース領域とドレイン領域は、Ｐ型半導体材料又は導電性材料により形成する。また、ゲート絶縁領域と表面保護領域は絶縁性材料により形成する。
本発明の線状素子を形成する半導体材料、導電性材料としては、有機半導体又は導電性高分子を用いることが好ましい。有機半導体又は導電性高分子を用いることにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
導電性高分子としては、例えば、ポリアセチレン類、ポリアセン類、ポリチオフェン類、ポリ（３−アルキルチオフェン）、オリゴチオフェン、ポリピロール、ポリアニリン、ポリフェニレン類等を用いることができる。これらから導電率などを考慮して電極、あるいは半導体層として選択すればよい。導電性高分子に対し、フラーレン、又は内包フラーレンを混合することが好ましい。フラーレンとしては、Ｃｎ（ｎ＝６０〜９０）が好ましい。内包フラーレンの内包原子としては、Ｎａ、Ｌｉ、Ｈ、Ｎ、Ｆが好ましい。
また、有機半導体としては、例えば、ポリパラフェニレン類、ポリチオフェン類、ポリ（３−メチルチオフェン）、ポリフルオレン類、ポリビニルカルバゾールなどが好適に用いられる。
また、ソース・ドレイン領域又は半導体領域の材料としては、上記半導体材料に、ドーパントを混入せしめたものを用いることができる。
Ｎ型半導体とするためには、例えば、アルカリ金属（Ｌｉ、Ｎａ、Ｋ）、ＡｓＦ５／ＡｓＦ３、ＣｌＯ４−をドーパントとして用いればよい。
Ｐ型半導体とするためには、例えば、ハロゲン（Ｃｌ２、Ｂｒ２、Ｉ２など）、ルイス酸（ＰＦ５、ＡｓＦ５、ＳｂＦ５など）、プロトン酸（ＨＦ、ＨＣｌ、ＨＮＯ３など）、遷移金属化合物（ＦｅＣｌ３、ＦｅＯＣｌ、ＴｉＣｌ４など）、電解質アニオン（Ｃｌ−、Ｂｒ−、Ｉ−など）をドーパントとして用いればよい。
また、ソース・ドレイン領域又は半導体領域の材料としては、上記半導体材料に、ドーパントを混入せしめたものを用いることができる。
Ｎ型半導体とするためには、例えば、アルカリ金属（Ｌｉ、Ｎａ、Ｋ）、ＡｓＦ５／ＡｓＦ３、ＣｌＯ４−をドーパントとして用いればよい。
Ｐ型半導体とするためには、例えば、ハロゲン（Ｃｌ２、Ｂｒ２、Ｉ２など）、ルイス酸（ＰＦ５、ＡｓＦ５、ＳｂＦ５など）、プロトン酸（ＨＦ、ＨＣｌ、ＨＮＯ３など）、遷移金属化合物（ＦｅＣｌ３、ＦｅＯＣｌ、ＴｉＣｌ４など）、電解質アニオン（Ｃｌ−、Ｂｒ−、Ｉ−など）をドーパントとして用いればよい。
また、本発明の線状素子を構成するゲート絶縁領域の絶縁性材料としては、例えば、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＳ（ポリスチレン）、ＰＭＭＡ（ポリメタクリル酸メチル）、ＰＶＡ（ポリビニルアルコール）を用いることができる。
また、本発明の線状素子を構成する表面保護領域の絶縁性材料としては、例えば、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＳ（ポリスチレン）、ＰＭＭＡ（ポリメタクリル酸メチル）、ＰＶＡ（ポリビニルアルコール）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンラフタレート）、ＰＥＳ（ポリエーテルサルフォン）を用いることができる。
また、本発明の線状素子を構成する表面保護領域の絶縁性材料としては、例えば、ＰＶＤＦ（ポリフッ化ビニリデン）、ＰＳ（ポリスチレン）、ＰＭＭＡ（ポリメタクリル酸メチル）、ＰＶＡ（ポリビニルアルコール）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンラフタレート）、ＰＥＳ（ポリエーテルサルフォン）を用いることができる。
（製造装置、製造方法）
図４（ａ）は、本発明の線状素子の製造装置の正面図であり、（ｂ）は、本発明の線状素子の製造に用いられる型の平面図である。
押出し装置１０１は、複数の領域を構成するための原料を溶融状態あるいは溶解状態、あるいはゲル状態で保持するための原料容器１０２、１０３、１０４を有している。第４図（ａ）に示す例では、３個の原料容器を示しているが、製造する線状素子の構成に応じて適宜設ければよい。
原料容器１０２内の原料は、型１０５に送られる。型１０５には、製造しようとする線状素子の断面に応じた射出孔が形成されている。射出孔から射出された線状体は、ローラ１０７に巻き取られるか、あるいは必要に応じて次の工程に線状のまま送られる。
原料容器１０２、１０３、１０４には、ゲート電極材料、ゲート絶縁領域材料、ソース、ドレイン材料、半導体材料が、それぞれ、溶融あるいは溶解状態、ゲル状態で保持されている。一方、型１０５には、それぞれの材料容器に連通させて、孔が形成されている。
図４（ａ）は、本発明の線状素子の製造装置の正面図であり、（ｂ）は、本発明の線状素子の製造に用いられる型の平面図である。
押出し装置１０１は、複数の領域を構成するための原料を溶融状態あるいは溶解状態、あるいはゲル状態で保持するための原料容器１０２、１０３、１０４を有している。第４図（ａ）に示す例では、３個の原料容器を示しているが、製造する線状素子の構成に応じて適宜設ければよい。
原料容器１０２内の原料は、型１０５に送られる。型１０５には、製造しようとする線状素子の断面に応じた射出孔が形成されている。射出孔から射出された線状体は、ローラ１０７に巻き取られるか、あるいは必要に応じて次の工程に線状のまま送られる。
原料容器１０２、１０３、１０４には、ゲート電極材料、ゲート絶縁領域材料、ソース、ドレイン材料、半導体材料が、それぞれ、溶融あるいは溶解状態、ゲル状態で保持されている。一方、型１０５には、それぞれの材料容器に連通させて、孔が形成されている。
型１０５は、図４（ｂ）に平面図を示すように、中心部には、ゲート電極材料を射出するための複数の孔が形成されている。その外側周辺には、ゲート絶縁領域材料を射出させるための複数の孔が形成されている。そしてその外周にさらにソース、ドレイン材料、半導体材料を射出するための複数の孔が形成されている。ただし、型１０５において、回路領域に対応する材料を射出するための複数の孔の配置は、実際に製造する線状素子の断面構造に応じて適宜設定すればよく、必ずしも常にゲート電極材料を射出するための孔を中心に配置する必要はない。
各原料容器から溶融あるいは溶解状態、ゲル状態の原料を型１０５に送入し、型から原料を射出すると、各孔から原料は射出し、固化する。その端を引っ張ることにより、糸状に連続して線状発光素子が形成される。線状素子は、ローラ１０７で巻き取る。あるいは必要に応じて次の工程に糸状のまま送る。
各原料容器から溶融あるいは溶解状態、ゲル状態の原料を型１０５に送入し、型から原料を射出すると、各孔から原料は射出し、固化する。その端を引っ張ることにより、糸状に連続して線状発光素子が形成される。線状素子は、ローラ１０７で巻き取る。あるいは必要に応じて次の工程に糸状のまま送る。
引き出し電極の形成：ソース領域やドレイン領域と引き出し電極を接触させるために、電極を形成する前に半導体領域の一部を機械的加工や、エッチングなどの方法で除去する。電極形成処理部１０９において、例えば、導電性ポリマーの塗布や、Ａｌの蒸着を選択的に行い、引き出し電極を形成する。
表面保護領域の形成：図４に示していないが、必要に応じ、絶縁性材料を塗布する処理部を設け、線状素子を形成した線状体の表面に絶縁領域を塗布形成する。
分離領域の形成：分離領域を形成する部分の分離したい導電性領域又は半導体領域を機械的加工や、エッチングなどの方法で選択的に除去する。除去した領域に絶縁領域を塗布形成する。または、ドーピング処理部１０８において、酸素イオンを注入、加熱し、絶縁分離領域を形成してもよい。
表面保護領域の形成：図４に示していないが、必要に応じ、絶縁性材料を塗布する処理部を設け、線状素子を形成した線状体の表面に絶縁領域を塗布形成する。
分離領域の形成：分離領域を形成する部分の分離したい導電性領域又は半導体領域を機械的加工や、エッチングなどの方法で選択的に除去する。除去した領域に絶縁領域を塗布形成する。または、ドーピング処理部１０８において、酸素イオンを注入、加熱し、絶縁分離領域を形成してもよい。
（線状素子の形状）
本発明における線状素子における外径は、１０ｍｍ以下が好ましく、５ｍｍ以下がより好ましい。１ｍｍ以下が好ましく、１０μｍ以下がさらに好ましい。延伸加工を行うことにより１μｍ、さらには０．１μｍ以下とすることも可能である。
１μｍ以下の外径を有する極細線状体を型の孔から吐出させて形成しようとする場合には、孔のつまりや糸状体の破断が生ずる場合がある。かかる場合には、各領域の線状体をまず形成する。次にこの線状体を島として多くの島を作り、その周囲（海）を溶融性のもので取り巻き、それをロート状の口金で束ねて、小口から一本の線状体として吐出させればよい。島成分を増やして海成分を小さくすると極めて細い線状体素子をつくることができる。他の方法として、一旦太めの線状体素子をつくり、その後長手方向に延伸すればよい。また、溶融した原料をジェット気流に乗せてメルトブローして極細化を図ることも可能である。
本発明における線状素子における外径は、１０ｍｍ以下が好ましく、５ｍｍ以下がより好ましい。１ｍｍ以下が好ましく、１０μｍ以下がさらに好ましい。延伸加工を行うことにより１μｍ、さらには０．１μｍ以下とすることも可能である。
１μｍ以下の外径を有する極細線状体を型の孔から吐出させて形成しようとする場合には、孔のつまりや糸状体の破断が生ずる場合がある。かかる場合には、各領域の線状体をまず形成する。次にこの線状体を島として多くの島を作り、その周囲（海）を溶融性のもので取り巻き、それをロート状の口金で束ねて、小口から一本の線状体として吐出させればよい。島成分を増やして海成分を小さくすると極めて細い線状体素子をつくることができる。他の方法として、一旦太めの線状体素子をつくり、その後長手方向に延伸すればよい。また、溶融した原料をジェット気流に乗せてメルトブローして極細化を図ることも可能である。
また、アスペクト比は、押出形成により任意の値とすることができる。紡糸による場合には糸状として１０００以上が好ましい。例えば１０００００あるいはそれ以上も可能である。切断後使用する場合には、１０〜１００００、１０以下、さらには１以下、０．１以下として小単位の線状素子としてもよい。
線状素子の断面形状は特に限定されない。例えば、円形、多角形、星型その他の形状とすればよい。例えば、複数の頂角が鋭角をなす多角形状であってもよい。また、各領域の断面も任意にすることができる。素子により、隣接する層との接触面を大きくとりたい場合には、頂角が鋭角となっている多角形状とすることが好ましい。なお、断面形状を所望の形状とするには、押出しダイスの形状を該所望する形状のものとすれば容易に実現することができる。最外層の断面を星型あるいは頂角が鋭角をなす形状とした場合、押出し形成後、頂角同士の間の空間に、例えば、ディッピングにより他の任意の材料を埋め込むことができ、素子の用途によって素子の特性を変化させることができる。
本発明の線状素子を形成する線状体に、同時に、発光素子、表示素子、光電池、光センサーなどの線状の光電変換素子を形成する場合に、線状素子の断面形状を、多角形、星型、三日月型、花弁型、文字形状など表面積が大きくなる形状にすることにより、光電変換素子の表面積も大きくなり、光電変換効率の向上に効果がある。
以下、実施例を挙げて本発明について詳細に説明するが、本発明は以下の実施例に限定されるものではない。
製造例
製造例
本発明の線状素子の実施例として、ゲート電極を中心にして、その外側に順に、ゲート絶縁領域、ソース領域、半導体領域、ドレイン領域、絶縁領域を配置した図１（ｅ）に示す構造の線状素子を作成した。
（ゲート電極の形成）
ゲート電極線の材料として、アルドリッチ製ＭＥＨ−ＰＰＶ（ポリ３ヘキシルチオフェン）を用いた。まず、ＭＥＨ−ＰＰＶのトルエン溶液（１０ｗｔ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。
ゲート電極線の材料として、アルドリッチ製ＭＥＨ−ＰＰＶ（ポリ３ヘキシルチオフェン）を用いた。まず、ＭＥＨ−ＰＰＶのトルエン溶液（１０ｗｔ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。
（ゲート絶縁領域の形成）
ポリフッ化ビニリデンのジメチルホルムアミド溶液１ｗｔ％に、ゲート電極線を浸した後、８０℃で乾燥させ、ゲート電極線の表面に膜厚１μｍのポリフッ化ビニリデン膜を形成した。
ポリフッ化ビニリデンのジメチルホルムアミド溶液１ｗｔ％に、ゲート電極線を浸した後、８０℃で乾燥させ、ゲート電極線の表面に膜厚１μｍのポリフッ化ビニリデン膜を形成した。
（ソース領域の形成）
ＭＥＨ−ＰＰＶのキシレン溶液（１０ｗｔ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数ｍｍの直径に切断した後、切断したＭＥＨ−ＰＰＶからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約０．２ｍｍの繊維形状にした。長さが約１０ｃｍの繊維を４本作製した。
表面にゲート絶縁領域を形成したゲート電極線上に、ソース領域となるＭＥＨ−ＰＰＶからなる線を４本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下２００℃で１時間加熱処理し、ゲート絶縁領域と４本のソース領域を密着させた。
ＭＥＨ−ＰＰＶのキシレン溶液（１０ｗｔ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数ｍｍの直径に切断した後、切断したＭＥＨ−ＰＰＶからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約０．２ｍｍの繊維形状にした。長さが約１０ｃｍの繊維を４本作製した。
表面にゲート絶縁領域を形成したゲート電極線上に、ソース領域となるＭＥＨ−ＰＰＶからなる線を４本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下２００℃で１時間加熱処理し、ゲート絶縁領域と４本のソース領域を密着させた。
（半導体領域の形成）
ソース領域を表面に形成した上記線状体をＰ３ＨＴのトルエン溶液に浸した後、窒素雰囲気下８０℃で２４時間乾燥させた。
ソース領域を表面に形成した上記線状体をＰ３ＨＴのトルエン溶液に浸した後、窒素雰囲気下８０℃で２４時間乾燥させた。
（ドレイン領域の形成）
ＭＥＨ−ＰＰＶのキシレン溶液（１０ｗ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数ｍｍの直径に切断した後、切断したＭＥＨ−ＰＰＶからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約０．２ｍｍの繊維形状にした。長さが約１０ｃｍの繊維を４本作製した。
半導体層を形成した線状体上に、直径０．２ｍｍのＰ３ＨＴからなる繊維を４本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下２００℃で１時間加熱処理し、絶縁層と４本のドレイン領域を密着させた。
ＭＥＨ−ＰＰＶのキシレン溶液（１０ｗ％）を３００ｍｌのビーカーに用意し、その中にヨウ素液を５０ｍｌ添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数ｍｍの直径に切断した後、切断したＭＥＨ−ＰＰＶからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約０．２ｍｍの繊維形状にした。長さが約１０ｃｍの繊維を４本作製した。
半導体層を形成した線状体上に、直径０．２ｍｍのＰ３ＨＴからなる繊維を４本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下２００℃で１時間加熱処理し、絶縁層と４本のドレイン領域を密着させた。
（表面保護領域の形成）
ＰＭＭＡ（ポリメチルメタクリレート）のジメチルフォルムアミド溶液（５ｗｔ％）に、ドレイン領域を形成した線状体を浸した後、窒素雰囲気下８０℃で２４時間乾燥させ、線状素子を完成した。
電気特性の測定試験
ＰＭＭＡ（ポリメチルメタクリレート）のジメチルフォルムアミド溶液（５ｗｔ％）に、ドレイン領域を形成した線状体を浸した後、窒素雰囲気下８０℃で２４時間乾燥させ、線状素子を完成した。
電気特性の測定試験
上記製造例で作製した線状素子の繊維を長さ、すなわち、チャネル幅Ｗが２ｍｍとなるように切断し、端部のゲート電極、ソース領域、ドレイン領域、半導体領域に金線を取り付け、暗室中にセットし、線状素子のドレイン電流特性を半導体パラメータ測定装置（アジデント製４１５５）により測定した。
図５は、測定したドレイン電流のドレイン電圧依存性のグラフである。ゲート電圧を４Ｖ及び１０Ｖに設定し、ドレイン電圧を−５Ｖから１０Ｖまで変化させて、ドレイン電流を測定した。半導体領域の電位はソース領域の電位と同電位とし、接地電位に接続した。
その結果、ゲート電圧を正電圧で高くするとドレイン電流が増加することが確認でき、製造した線状素子がＮ型のＭＩＳＦＥＴとして機能することが確認できた。
その結果、ゲート電圧を正電圧で高くするとドレイン電流が増加することが確認でき、製造した線状素子がＮ型のＭＩＳＦＥＴとして機能することが確認できた。
ＭＩＳＦＥＴの構造を、素子領域の断面内の径方向において、ソース領域とドレイン領域でチャネル領域となる半導体領域を挟む構造としたので、チャネル長が半導体領域の膜厚で決まる。従って、チャネル長の微細化、再現性、均一性の向上が可能になる。
線状素子の中心に、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。
ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
線状素子の中心に、中空領域を形成すれば、線状素子を形成した線状体の重量を軽くすることができる。また、導電体領域を形成すれば、線状素子の電極抵抗又は配線抵抗を低減することができる。また、絶縁領域を形成すれば、線状体上に形成した複数の線状素子の電気的な分離が容易になる。また、半導体領域を形成すれば、線状体の中心部に、例えば、ＰＮ接合からなるダイオードを形成することが可能になる。線状素子の長手方向に複数のＭＩＳＦＥＴを形成すれば、線状素子からなる集積回路の作製が容易になり、集積度の向上にも効果がある。
ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
１、７、１７、２３、２５、３２、４１、５１、８１、２０１ ゲート電極
２、８、１６、２２、２６、３３、４２、５２、８２、２０２ ゲート絶縁領域
３、１１、１３、２１、２７、３４、４３、５３、８３、２０３ ソース領域
４、１０、１４、２０、２８、３５、４４、５４、８４、２０５ 半導体領域
５、９、１５、１９、２９、３６、４５、５５、８５、２０４ ドレイン領域
６、１２、１８、２４、３０、３７、４６、５６、８６、２０６ 表面保護領域
３１ 中心領域
４７、５０、５７、６２ 素子領域
４９、５９、６１ 分離領域
６０ ソース引き出し電極
４８、５８ ドレイン引き出し電極
１０１ 押し出し装置
１０２ 原料１容器
１０３ 原料２容器
１０４ 原料３容器
１０５、１１０ 型
１０６ 線状体
１０７ ローラ
１０８ ドーピング処理部
１０９ 電極形成処理部
２、８、１６、２２、２６、３３、４２、５２、８２、２０２ ゲート絶縁領域
３、１１、１３、２１、２７、３４、４３、５３、８３、２０３ ソース領域
４、１０、１４、２０、２８、３５、４４、５４、８４、２０５ 半導体領域
５、９、１５、１９、２９、３６、４５、５５、８５、２０４ ドレイン領域
６、１２、１８、２４、３０、３７、４６、５６、８６、２０６ 表面保護領域
３１ 中心領域
４７、５０、５７、６２ 素子領域
４９、５９、６１ 分離領域
６０ ソース引き出し電極
４８、５８ ドレイン引き出し電極
１０１ 押し出し装置
１０２ 原料１容器
１０３ 原料２容器
１０４ 原料３容器
１０５、１１０ 型
１０６ 線状体
１０７ ローラ
１０８ ドーピング処理部
１０９ 電極形成処理部
Claims (5)
- ゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び半導体領域を含む素子領域を有する線状素子において、少なくとも前記素子領域が押出し成形により形成され、前記素子領域における前記線状素子の長手方向に対する垂直な断面内の径方向において、一又は複数のソース領域と一又は複数のドレイン領域との間に、半導体領域を、ゲート絶縁領域の一部と前記半導体領域が接触するように配置したことを特徴とする線状素子。
- ゲート電極及びゲート絶縁領域が、ソース領域及びドレイン領域の内側又は外側に配置されている、請求項１記載の線状素子。
- 中心が、中空領域、導電体領域、ゲート電極、ソース領域、ドレイン領域、前記ゲート絶縁領域とは異なる絶縁領域、又は前記半導体領域とは異なる半導体領域である、請求項１又は２のいずれか１項記載の線状素子。
- 前記線状素子を構成する線状体の長手方向に、分離領域を介して複数の素子領域が配置された、請求項１乃至３のいずれか１項記載の線状素子。
- 前記線状素子を構成するゲート電極、ゲート絶縁領域、ソース領域、ドレイン領域、及び／又は半導体領域を有機半導体又は導電性高分子からなる材料により形成した、請求項１乃至４のいずれか１項記載の線状素子。
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