JP2011254021A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】小容量チップを用いた半導体装置の製造方法の提供。
【解決手段】複数のSiC半導体チップを実装基板上に実装し(S1)、実装基板上のSiC半導体チップに電圧を印加する(S2)。電圧を印加した状態で、サーモグラフィ、赤外線顕微鏡等の熱映像装置を用いて実装基板表面の温度分布画像を取得し(S3)、画像解析を行うことによって不良チップの有無を判定する(S5)。実装基板に不良チップが含まれる場合(S5:YES)、当該不良チップの配線を切断することにより、不良チップを排除する(S7)。
【選択図】図5
【解決手段】複数のSiC半導体チップを実装基板上に実装し(S1)、実装基板上のSiC半導体チップに電圧を印加する(S2)。電圧を印加した状態で、サーモグラフィ、赤外線顕微鏡等の熱映像装置を用いて実装基板表面の温度分布画像を取得し(S3)、画像解析を行うことによって不良チップの有無を判定する(S5)。実装基板に不良チップが含まれる場合(S5:YES)、当該不良チップの配線を切断することにより、不良チップを排除する(S7)。
【選択図】図5
Description
本発明は、小容量チップを用いた半導体装置の製造方法に関する。
シリコンカーバイド(SiC)は、硬度、耐熱性、化学的安定性に優れた性質を有する他、半導体材料としての性質も注目されており、近年、SiC半導体を用いたパワーデバイスが実用化されつつある。
SiC半導体を用いたパワーデバイスの大容量化(大電流化)には、チップ面積の拡大が必要であるが、耐電圧の歩留まりが大幅に低下するため、現時点では小容量チップのみが実用化されている。
こうした小容量チップを用いて大電流化を実現するために、多数の小容量チップを並列に接続した半導体装置が提案されている(例えば、特許文献1を参照)。
特許文献1に開示されている技術を用いた場合、多数の小容量SiCダイオードを並列接続することにより、大電流を流すことが可能となるが、実装時の歩留まりが悪くなるため、必要な数の半導体装置を得ようとするとそれよりも多くの半導体装置を作成する必要がある。
SiC等の化合物半導体は、基板品質の関係からチップを大きくすることはできず、小容量品となる。大電流デバイスを得るためには、例えば特許文献1に開示されているように、多数の小容量チップを並列に接続する必要がある。基板上に実装する小容量チップには検査に合格した良品が用いられるが、実装する際に熱が加わるので、良品を用いたとしても一定の割合で不良が発生する。1つの小容量チップを実装する際の歩留まりをa(0≦a≦1)とした場合、n個の小容量チップを実装して大電流デバイスを形成する際の歩留まりはan となる。このように、多数の小容量チップを実装して電流容量を増加させる場合、指数関数的に歩留まりが悪くなるという問題点を有している。
そのため、m個の大電流デバイスを製造するためには、平均でm/an 個の基板を作成しなければならい。
また、不良チップは、外観では判別不可能であるため、不良チップを目視で同定して排除することは困難である。更に、シリコンなどの大型化が可能なチップでは、製造時にチップ自体を検査して不良の有無を判定し、良品のみを使用することも可能であるが、上述のようにチップの大型化が実現できていないSiC等の半導体チップでは、チップを単品で検査することも容易ではない。
本発明は斯かる事情に鑑みてなされたものであり、実装プロセスで発生する不良チップを目視により同定して当該不良チップを排除することができる半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、複数の半導体素子を並列に接続してなる回路を基板上に形成する工程と、前記回路を構成する半導体素子を検査する検査工程とを含む半導体装置の製造方法において、前記検査工程は、前記基板上に形成した回路に含まれる各半導体素子に電圧を印加する工程と、電圧を印加したことに伴う各半導体素子の発熱の有無を検知する工程と、発熱を検知した半導体素子と他の半導体素子との間の接続を切断する工程とを含むことを特徴とする。
本発明にあっては、複数の半導体素子を実装基板上の組み込んだ後であっても、実装時に発生した不良を各半導体素子の発熱の有無により検知することができ、不良が発生した半導体素子のみを排除することにより、残りの半導体素子のみを用いて正常に機能する半導体装置が得られる。
本発明に係る半導体装置の製造方法は、前記半導体素子が、SiC、GaN、又はダイヤモンドを含む素子であることを特徴とする。
本発明にあっては、チップ面積の拡大が難しく、電流容量の小さな半導体素子を用いる場合であっても、多数の半導体素子を並列接続することにより、装置全体として大電流化が実現される。
本発明に係る半導体装置の製造方法は、前記半導体素子が、ダイオード又はトランジスタであることを特徴とする。
本発明にあっては、複数のダイオード又はトランジスタを並列に接続した半導体装置を構成するため、それぞれの半導体素子の電流容量が小さい場合であっても、装置全体として大電流化が実現される。
本発明に係る半導体装置の製造方法は、各半導体素子の発熱の有無をサーモグラフィ、赤外線顕微鏡、又は温度センサにより検知することを特徴とする。
半導体素子の発熱の有無を検知する手段として、サーモグラフィ、赤外線顕微鏡を用いた場合、これらの熱映像装置で生成される温度分布画像を解析することにより、発熱の有無が検知される。また、半導体素子の発熱の有無を検知する手段として、熱電対、サーミスタ等の温度センサを用いた場合、例えば電圧の変化により発熱の有無が検知される。
本発明に係る半導体装置の製造方法は、各半導体素子にサーモラベル又はサーモペイントを付し、該サーモラベル又はサーモペイントの色の変化により各半導体素子の発熱の有無を検知することを特徴とする。
本発明にあっては、各半導体素子に付されたサーモラベル又はサーモペイントの色の変化より、各半導体素子の発熱の有無が検知される。
本発明による場合は、複数の半導体素子を実装基板上の組み込んだ後であっても、実装時に発生した不良を各半導体素子の発熱の有無により検知することができ、不良が発生した半導体素子のみを排除することにより、残りの半導体素子のみを用いて正常に機能する半導体装置を得ることができる。この結果、従来のように、半導体装置を構成する半導体素子の1つが不良となった場合であっても、装置全体が機能せずに残りの半導体素子が無駄になることがなくなり、装置製造時の歩留まりを向上させることができる。
本発明による場合は、チップ面積の拡大が難しく、電流容量の小さな半導体素子を用いる場合であっても、多数の半導体素子を並列接続することにより、装置全体として大電流化を実現することができ、各種のパワーデバイスとして実用化が可能となる。
本発明による場合は、複数のダイオード又はトランジスタを並列に接続した半導体装置を構成するため、それぞれの半導体素子の電流容量が小さい場合であっても、装置全体として大電流化を実現することができ、各種のパワーデバイスとして実用化が可能となる。
本発明による場合は、半導体素子の発熱の有無を検知する手段として、サーモグラフィ、赤外線顕微鏡を用いるため、これらの熱映像装置で生成される温度分布画像を表示装置に表示したり、解析装置で解析したりすることにより、発熱の有無を検知することができる。また、本発明による場合は、半導体素子の発熱の有無を検知する手段として、熱電対、サーミスタ等の温度センサを用いるため、例えば電圧の変化により発熱の有無を検知することができる。
本発明による場合は、各半導体素子に付されたサーモラベル又はサーモペイントの色の変化より、各半導体素子の発熱の有無を検知することができる。また、目視により発熱の有無を検知することができるため、製品出荷前の検査だけでなく、製品使用時であっても各半導体素子の不良の発生を容易に見つけ出すことができる。
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態1.
図1は、実施の形態1に係る半導体装置の製造方法の概略を説明する説明図である。本実施の形態に係る半導体装置の製造方法は、複数のSiC半導体チップ20を並列に接続してなる回路を実装基板10上に形成する実装工程(図1(a))と、実装されたSiC半導体チップ20に不良が発生したか否かを検査する検査工程(図1(b))とを含む。
実施の形態1.
図1は、実施の形態1に係る半導体装置の製造方法の概略を説明する説明図である。本実施の形態に係る半導体装置の製造方法は、複数のSiC半導体チップ20を並列に接続してなる回路を実装基板10上に形成する実装工程(図1(a))と、実装されたSiC半導体チップ20に不良が発生したか否かを検査する検査工程(図1(b))とを含む。
SiC半導体チップ20は、1〜10A程度の電流容量を有する小容量チップである。複数のSiC半導体チップ20を実装基板10上で並列に接続することにより、大電流化が可能な半導体装置(例えば、パワーデバイス)を実現する。SiC半導体チップ20は、2mm角程度の大きさを有し、実装基板10上に直線状又はマトリクス状に数ミリ間隔で配置される。実装基板10上にSiC半導体チップ20を実装する手法としては、SiC半導体チップ20の種類に応じて適宜の手法を採用することができる。図2は、SiC半導体チップ20の実装例を示す模式図である。図2に示した例では、実装するSiC半導体チップ20として、表面電極21及び裏面電極22を有し、厚み方向に電流が流れるSiCダイオードを用いている。また、実装基板10は、シリコンナイトライド、アルミナイトライド等の絶縁基板11の表面及び裏面にプリント配線(金属面12,13)を形成した基板を用いることができる。SiCダイオードの裏面電極22を、実装基板10表面側の金属面12に半田付けや導電樹脂で固定すると共に、SiCダイオードの表面電極21を、実装基板10裏面側の金属面13にワイヤーボンド23で配線することにより、複数のSiCダイオードを実装基板10上に並列に実装することができる。
SiCダイオードが実装された実装基板10は、例えば、上蓋31付きの保護ケース30内に収容され、実装基板10と保護ケース30との間の空間が放熱性、防湿性等の性質を有するジェル40が充填される。
SiCダイオードが実装された実装基板10は、例えば、上蓋31付きの保護ケース30内に収容され、実装基板10と保護ケース30との間の空間が放熱性、防湿性等の性質を有するジェル40が充填される。
図3は、SiC半導体チップ20の他の実装例を示す模式図である。図3に示した例では、SiC半導体チップ20として、2つの端子を有するSiCダイオードを用いている。また、実装基板10は、上記と同様、絶縁基板11の両面にプリント配線(金属面12,13)を形成した基板を用いることができる。SiCダイオードの2つの端子24,25をそれぞれ実装基板10の表面側及び裏面側の金属面12,13に半田付けすることにより、複数のSiCダイオードを実装基板10上に並列に実装する。
また、SiCダイオードが実装された実装基板10は、例えば、上蓋31付きの保護ケース30内に収容され、実装基板10と保護ケース30との間の空間に放熱性、防湿性等の性質を有するジェル40が充填される。
また、SiCダイオードが実装された実装基板10は、例えば、上蓋31付きの保護ケース30内に収容され、実装基板10と保護ケース30との間の空間に放熱性、防湿性等の性質を有するジェル40が充填される。
実装基板10に実装するSiC半導体チップ20の個数は任意であるが、予め不良が見込まれる分だけ多くSiC半導体チップ20を実装し、所要の電流容量を満たすことが望ましい。
なお、図2及び図3では、SiC半導体チップ20としてSiCダイオードを実装する構成について説明したが、実装するチップはダイオードに限らず、トランジスタであってもよい。
なお、図2及び図3では、SiC半導体チップ20としてSiCダイオードを実装する構成について説明したが、実装するチップはダイオードに限らず、トランジスタであってもよい。
図1(b)に示す検査工程では、実装工程で実装したSiC半導体チップ20に不良が発生したか否かを検査する。不良チップは外観では判別不能であるため、目視により不良チップを同定して排除することは不可能である。不良チップは電極間(端子間)で電気的に短絡して不良となっているので、本実施の形態では、これを利用して不良チップの同定を行う。具体的には、まず、各SiC半導体チップ20の電極間(端子間)に電圧を印加する。不良チップは電極間(端子間)が短絡しているため、電圧を印加することにより数ミリアンペア程度の電流が流れて発熱する。この発熱を検知することにより、不良チップの同定を行う。
不良チップでの発熱を検知する手段として、対象物の温度分布を映像(画像)として出力するサーモグラフィ、赤外線顕微鏡等の熱映像装置50を用いることができる。上述したように、SiC半導体チップ20は、2mm角程度の大きさを有し、実装基板10上に数ミリ間隔で配置されるため、1mm以下の空間分解能を有する熱映像装置50であればよい。また、電圧を印加することによって、不良チップは、周囲の実装基板10や他の正常なSiC半導体チップ20の温度(室温)と比較して5〜10℃程度上昇するため、1℃程度以下の温度分解能を有する熱映像装置50を用いればよい。
なお、検査工程では、熱映像装置50により温度分布画像を撮影するため、保護ケース30の上蓋31が取り外される。
なお、検査工程では、熱映像装置50により温度分布画像を撮影するため、保護ケース30の上蓋31が取り外される。
熱映像装置50により出力される温度分布画像を解析し、実装基板10上で温度上昇が認められる画像領域を特定することにより、不良チップを同定することができる。
検査工程において不良チップを同定した場合、不良チップの配線を外して電気的に絶縁し、他のSiC半導体チップ20による半導体装置として正常に機能させる。従来では、実装しているSiC半導体チップ20のうち、何れか1つのSiC半導体チップ20の電極間(端子間)が短絡して不良となった場合、目的の半導体装置として機能しなくなり、他のSiC半導体チップ20が無駄となったが、本願では、不良チップのみを同定して排除することができるため、他の正常なSiC半導体チップ20を無駄にせずに済み、実装時の歩留まりを向上させることができる。
検査工程において不良チップを同定した場合、不良チップの配線を外して電気的に絶縁し、他のSiC半導体チップ20による半導体装置として正常に機能させる。従来では、実装しているSiC半導体チップ20のうち、何れか1つのSiC半導体チップ20の電極間(端子間)が短絡して不良となった場合、目的の半導体装置として機能しなくなり、他のSiC半導体チップ20が無駄となったが、本願では、不良チップのみを同定して排除することができるため、他の正常なSiC半導体チップ20を無駄にせずに済み、実装時の歩留まりを向上させることができる。
不良チップの排除は、不良と同定されたSiC半導体チップ20を、他の正常なSiC半導体チップ20から電気的に絶縁することにより行う。このため、不良と同定されたSiC半導体チップ20の配線を切断する。配線の切断は、人の手により行ってもよく、レーザ加工装置110等の既知の装置を用いて行ってもよい。
図4は、不良チップを自動的に排除するためのシステム構成を説明する説明図である。図4に示すシステムは、実装基板10の温度分布画像を撮影する熱映像装置50、熱映像装置50で得られた温度分布画像の解析結果を基に不良チップの配線を切断するレーザ加工装置110、及び検査対象の実装基板10が載置されるXYステージを備える。
また、同システムは、実装基板10上のSiC半導体チップ20に電圧を印加する電源(不図示)、熱映像装置50で撮影された温度分布画像を解析する画像解析部52及び不良判定部53、レーザ加工装置110の動作を制御する加工制御部111、及びXYステージの動作を制御するステージ制御部121を備える。
また、同システムは、実装基板10上のSiC半導体チップ20に電圧を印加する電源(不図示)、熱映像装置50で撮影された温度分布画像を解析する画像解析部52及び不良判定部53、レーザ加工装置110の動作を制御する加工制御部111、及びXYステージの動作を制御するステージ制御部121を備える。
これらのハードウェア各部の動作は、システム制御部100により制御される。また、システム制御部100には、熱映像装置50で撮影された温度分布画像や作業者に通知すべき情報を表示するディスプレイ152、作業者による操作を受付ける操作部151が接続されている。
熱映像装置50は、XYステージ上に載置された実装基板10の表面温度を検知し、対象物の温度分布を色により表した温度分布画像を生成して出力する。熱映像装置50から出力される温度分布画像は画像メモリ51に一時的に記憶される。なお、熱映像装置50による実装基板10の撮影に先立ち、熱映像装置50と検査対象の実装基板10との位置関係が一定となるように、XYステージを利用して位置調整を行う。
画像解析部52は、画像メモリ51に一時的に記憶された温度分布画像について画像解析を行う。具体的には、温度分布画像から周囲と比較して温度が5〜10℃以上高くなっている画像領域を抽出する処理、抽出した画像領域の温度分布画像内での位置を特定する処理を行う。特定する位置は、温度分布画像内での絶対位置であってもよく、何らかの基準位置を設けておき、この基準位置に対する相対位置であってもよい。
画像解析部52は、画像領域の抽出結果を不良判定部53に通知し、画像領域の位置を示す位置情報をシステム制御部100に通知する。
画像解析部52は、画像領域の抽出結果を不良判定部53に通知し、画像領域の位置を示す位置情報をシステム制御部100に通知する。
不良判定部53は、画像解析部52からの通知に基づき、検査対象の実装基板10に不良チップが含まれるか否かの判定を行う。不良判定部53は、画像解析部52から通知される抽出結果が、周囲と比較して温度が5〜10℃以上高くなっている画像領域を抽出したことを示す場合、検査対象の実装基板10に不良チップが存在すると判定し、画像解析部52から通知される抽出結果が、前記画像領域を抽出しなかったことを示す場合、不良チップが存在しなかったと判定する。不良判定部53は、判定結果をシステム制御部100に通知する。
システム制御部100は、実装基板10に不良チップが存在する旨の判定結果を不良判定部53から受けた場合、画像解析部52から通知される位置情報を基にXYステージを制御するための制御コマンドを生成し、ステージ制御部121へ送出する。ステージ制御部121は、制御コマンドに基づいてXYステージを制御し、実装基板10がレーザ加工装置110の対向位置となるように位置調整を行う。
また、システム制御部100は、不良チップの配線を切断するために、XYステージの制御により実装基板10の位置を微調整しながら、加工制御部111に制御コマンドを送出してレーザ加工装置110を制御し、目的の配線部分にレーザを照射することによって配線の切断を行う。
また、システム制御部100は、不良チップの配線を切断するために、XYステージの制御により実装基板10の位置を微調整しながら、加工制御部111に制御コマンドを送出してレーザ加工装置110を制御し、目的の配線部分にレーザを照射することによって配線の切断を行う。
図5は、本実施の形態1に係る半導体装置の製造方法を示すフローチャートである。実装工程において、実装基板10へのSiC半導体チップ20の実装を行う(ステップS1)。本実施の形態では、複数のSiC半導体チップ20が並列接続となるように、実装基板10への実装を行う。実装工程では、この後、実装基板10を保護ケース30に収容する工程、実装基板10上のチップを保護するためのジェル40を充填する工程などを実施する。
実装工程を終えた後、以下で説明する検査工程を実施する。検査工程では、まず、実装基板10上の各SiC半導体チップ20に電圧を印加する(ステップS2)。電圧の印加は、どのような手法を用いても良いが、全てのSiC半導体チップ20に同時的に電圧が印加されるように、各SiC半導体チップ20の電極間(端子間)に電圧を印加する。また、次ステップでの温度分布画像の撮影のため、ステージ制御部121を制御することによって、検査対象の実装基板10が熱映像装置50の撮影領域内に入るようにXYステージによる位置決めを行う。
電圧を印加してから適宜の時間が経過した場合、熱映像装置50を用いて実装基板10を表面側から撮影し、実装基板10の温度分布画像を取得する(ステップS3)。取得した温度分布画像は、画像メモリ51に一時的に記憶される。画像解析部52は、画像メモリ51に一時的に記憶された温度分布画像について画像解析を行う(ステップS4)。
不良判定部53は、画像解析部52による画像解析の結果を基に、実装基板10の表面や他のSiC半導体チップ20と比べて温度が高くなっているSiC半導体チップ20が存在するか否かを判断することにより、不良チップの有無を判定する(ステップS5)。実装されているSiC半導体チップ20に不良チップが存在しないと判定した場合には(S5:NO)、本フローチャートによる処理を終了する。
実装されているSiC半導体チップ20に不良チップが存在すると判定した場合(S5:YES)、画像解析部52は、画像メモリ51に記憶されている温度分布画像を基に不良チップの位置を特定し、実装基板10上での不良チップの位置を算出する(ステップS6)。なお、不良チップの位置の算出は、ステップS4での画像解析時に併せて行ってもよい。
算出された不良チップの位置情報は、システム制御部100に通知される。システム制御部100は、画像解析部52から通知される不良チップの位置情報に基づき、切断すべき不良チップの配線を決定し、ステージ制御部121及び加工制御部111を制御して、目的の配線を切断することにより不良チップを排除する(ステップS7)。例えば、切断すべき配線の位置がレーザ加工装置110のレーザ照射位置と一致するようにXYステージによる位置調整を行い、XYステージを固定した状態でレーザ照射を行って、目的の配線を切断する。また、切断すべき配線の位置がレーザ照射位置の近傍となるようにXYステージによる位置調整を行ってから、レーザ照射を行い、切断すべき配線がレーザ照射位置を通過するようにXYステージにより移動させ、目的の配線を切断する構成としてもよい。
なお、図5に示したフローチャートでは、温度分布画像の画像解析により不良チップを同定し、自動的に不良チップを排除する手順を示したが、手順の一部に作業者による操作を受け付けてもよい。例えば、温度分布画像の画像解析に基づき、不良チップの位置を算出するステップS6までの処理を行い、不良チップの位置情報をディスプレイ152を通じて作業者に通知する。作業者は、ディスプレイ152を通じて通知される情報を基に、不良チップの配線を切断する作業を行い、不良チップを排除する。
また、画像解析部52による温度分布画像の解析、及び不良判定部53による不良チップの有無の判定を行わずに、熱映像装置50で取得した温度分布画像をディスプレイ152に表示するようにしてもよい。温度分布画像では、周囲と比較して温度が高くなっている不良チップの存在を、周囲とは異なる表示色で示すことが可能である。そのため、作業者は、画像解析に頼ることなく、不良チップの存在を温度分布画像により視認することができる。また、操作部151を通じてXYステージ及びレーザ加工装置110の操作を受け付けることにより、ディスプレイ152に表示された温度分布画像を見ながら、不良チップの配線を切断することも可能である。
実施の形態2.
実施の形態1では、サーモグラフィ、赤外線顕微鏡等の熱映像装置50を用いて不良チップを同定する方法を説明したが、不良チップでの発熱を検知する手段として、発熱により色が変化するサーモラベルやサーモペイント等の示温材を用いることができる。本実施の形態では、サーモラベルやサーモペイント等の示温材を用いて不良チップを同定する方法について説明する。
実施の形態1では、サーモグラフィ、赤外線顕微鏡等の熱映像装置50を用いて不良チップを同定する方法を説明したが、不良チップでの発熱を検知する手段として、発熱により色が変化するサーモラベルやサーモペイント等の示温材を用いることができる。本実施の形態では、サーモラベルやサーモペイント等の示温材を用いて不良チップを同定する方法について説明する。
実施の形態2では、各SiC半導体チップ20での発熱の有無をサーモラベル、サーモペイント等の示温材を用いて検知する。図6は、実施の形態2に係る半導体装置の製造方法の概略を説明する説明図である。実施の形態2に係る半導体装置の製造方法は、実施の形態1と同様に、複数のSiC半導体チップ20を並列に接続してなる回路を実装基板10上に形成する実装工程(図6(a))と、実装されたSiC半導体チップ20に不良が発生したか否かを検査する検査工程(図6(b))とを含む。
実装工程は、SiC半導体チップ20の実装前又は実装後にサーモラベル、サーモペイント等の示温材60を各SiC半導体チップ20に付す工程を含むところが実施の形態1と異なり、他の工程は実施の形態1と同様である。サーモラベルを各SiC半導体チップ20に付す場合、粘着テープなどの粘着材を用いてSiC半導体チップ20の表面に貼付する。また、サーモペイントを用いる場合には、SiC半導体チップ20の表面に塗布すればよい。
検査工程では、各SiC半導体チップ20に付した示温材60の色の変化により、電圧印加時の各SiC半導体チップ20の発熱の有無を検知し、不良チップの同定を行う。実施の形態2では、示温材60を付しているので、不良チップの有無を作業者による目視により確認することができる。不良チップの存在を確認した場合には、手作業により不良チップの配線を外して絶縁する。
なお、図6(b)では、左端から4つ目のSiC半導体チップ20に温度上昇があり、示温材60の色が変化している様子を示している。
なお、図6(b)では、左端から4つ目のSiC半導体チップ20に温度上昇があり、示温材60の色が変化している様子を示している。
また、検査工程において、電圧を印加した状態で実装基板10を表面側からCCDカメラ等の撮像装置で撮像し、得られた画像(カラー画像又はモノクロ画像)を解析することにより、各SiC半導体チップ20に付された示温材60の色の変化を検知する構成としてもよい。この場合、実施の形態1の図4と同様のシステムを構築することにより、自動的に不良チップを同定し、不良チップの配線を切断することが可能となる。
実施の形態3.
不良チップでの発熱を検知する手段として、サーモグラフィ、赤外線顕微鏡等の熱映像装置50、サーモラベルやサーモペイント等の示温材60の他に、熱電対、サーミスタ等を利用した温度センサを用いることも可能である。本実施の形態では、熱電対、サーミスタ等を利用した温度センサを用いて不良チップを同定する方法について説明する。
不良チップでの発熱を検知する手段として、サーモグラフィ、赤外線顕微鏡等の熱映像装置50、サーモラベルやサーモペイント等の示温材60の他に、熱電対、サーミスタ等を利用した温度センサを用いることも可能である。本実施の形態では、熱電対、サーミスタ等を利用した温度センサを用いて不良チップを同定する方法について説明する。
実施の形態3では、各SiC半導体チップ20での発熱の有無を熱電対、サーミスタ等の温度センサを用いて検知する。図7は、実施の形態3に係る半導体装置の製造方法の概略を説明する説明図である。実施の形態3に係る半導体装置の製造方法は、実施の形態1と同様に、複数のSiC半導体チップ20を並列に接続してなる回路を実装基板10上に形成する実装工程(図7(a))と、実装されたSiC半導体チップ20に不良が発生したか否かを検査する検査工程(図7(b))とを含む。
実装工程については、実施の形態1と全く同様である。
検査工程では、各SiC半導体チップ20の表面に温度センサ70を接触させ、その都度、表面温度の計測を行う。計測の結果、SiC半導体チップ20の表面温度が室温から5〜10℃以上高くなっている場合、そのチップは不良であると判定し、手作業により不良チップの配線を外して絶縁する。
検査工程では、各SiC半導体チップ20の表面に温度センサ70を接触させ、その都度、表面温度の計測を行う。計測の結果、SiC半導体チップ20の表面温度が室温から5〜10℃以上高くなっている場合、そのチップは不良であると判定し、手作業により不良チップの配線を外して絶縁する。
また、SiC半導体チップ20と同数の温度センサ70を配した計測装置を構成し、この計測装置を用いて各SiC半導体チップ20の温度を一度に計測するようにしてもよい。この場合、計測装置による計測結果に基づき、不良チップの有無を判定することができるため、実施の形態1の図4と同様のシステムを構築することにより、自動的に不良チップを同定し、不良チップの配線を切断することが可能となる。
なお、実施の形態1〜3では、SiC半導体チップ20を用いて半導体装置を製造する方法について説明したが、SiC半導体チップ20に限らず、GaN(ガリウムナイトライド)又はダイヤモンドを含む小容量チップを用いて、上記と同様の製造方法により、半導体装置を製造することも可能である。
また、実施の形態1〜3では、複数のSiC半導体チップ20を並列に接続した半導体装置について説明したが、SiC半導体チップ20の他に、適宜の制御回路、駆動回路、保護回路等を実装した半導体装置であってもよいことは勿論のことである。
10 実装基板
20 SiC半導体チップ
30 保護ケース
50 熱映像装置
60 示温材
70 温度センサ
20 SiC半導体チップ
30 保護ケース
50 熱映像装置
60 示温材
70 温度センサ
Claims (5)
- 複数の半導体素子を並列に接続してなる回路を基板上に形成する工程と、前記回路を構成する半導体素子を検査する検査工程とを含む半導体装置の製造方法において、
前記検査工程は、
前記基板上に形成した回路に含まれる各半導体素子に電圧を印加する工程と、
電圧を印加したことに伴う各半導体素子の発熱の有無を検知する工程と、
発熱を検知した半導体素子と他の半導体素子との間の接続を切断する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記半導体素子は、SiC、GaN、又はダイヤモンドを含む素子であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体素子は、ダイオード又はトランジスタであることを特徴とする請求項2に記載の半導体装置の製造方法。
- 各半導体素子の発熱の有無をサーモグラフィ、赤外線顕微鏡、又は温度センサにより検知することを特徴とする請求項1から請求項3の何れか1つに記載の半導体装置の製造方法。
- 各半導体素子にサーモラベル又はサーモペイントを付し、該サーモラベル又はサーモペイントの色の変化により各半導体素子の発熱の有無を検知することを特徴とする請求項1から請求項3の何れか1つに記載の半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010128196A JP2011254021A (ja) | 2010-06-03 | 2010-06-03 | 半導体装置の製造方法 |
PCT/JP2011/061322 WO2011152204A1 (ja) | 2010-06-03 | 2011-05-17 | 半導体装置の製造方法 |
CN2011800257354A CN102906563A (zh) | 2010-06-03 | 2011-05-17 | 半导体装置的制造方法 |
EP11789613.4A EP2579029A1 (en) | 2010-06-03 | 2011-05-17 | Method for manufacturing semiconductor device |
KR1020127030320A KR20130094205A (ko) | 2010-06-03 | 2011-05-17 | 반도체 장치의 제조 방법 |
US13/700,976 US20130089936A1 (en) | 2010-06-03 | 2011-05-17 | Method for manufacturing semiconductor device |
TW100119095A TW201201302A (en) | 2010-06-03 | 2011-05-31 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010128196A JP2011254021A (ja) | 2010-06-03 | 2010-06-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011254021A true JP2011254021A (ja) | 2011-12-15 |
Family
ID=45066583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010128196A Pending JP2011254021A (ja) | 2010-06-03 | 2010-06-03 | 半導体装置の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20130089936A1 (ja) |
EP (1) | EP2579029A1 (ja) |
JP (1) | JP2011254021A (ja) |
KR (1) | KR20130094205A (ja) |
CN (1) | CN102906563A (ja) |
TW (1) | TW201201302A (ja) |
WO (1) | WO2011152204A1 (ja) |
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JP6204831B2 (ja) * | 2014-01-09 | 2017-09-27 | 日本写真印刷株式会社 | 微細配線短絡箇所の特定装置、微細配線短絡箇所の修理装置、微細配線短絡箇所の特定方法、及び微細配線短絡箇所の修理方法 |
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- 2010-06-03 JP JP2010128196A patent/JP2011254021A/ja active Pending
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2011
- 2011-05-17 KR KR1020127030320A patent/KR20130094205A/ko not_active Application Discontinuation
- 2011-05-17 CN CN2011800257354A patent/CN102906563A/zh active Pending
- 2011-05-17 US US13/700,976 patent/US20130089936A1/en not_active Abandoned
- 2011-05-17 WO PCT/JP2011/061322 patent/WO2011152204A1/ja active Application Filing
- 2011-05-17 EP EP11789613.4A patent/EP2579029A1/en not_active Withdrawn
- 2011-05-31 TW TW100119095A patent/TW201201302A/zh unknown
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Publication number | Publication date |
---|---|
CN102906563A (zh) | 2013-01-30 |
EP2579029A1 (en) | 2013-04-10 |
TW201201302A (en) | 2012-01-01 |
KR20130094205A (ko) | 2013-08-23 |
US20130089936A1 (en) | 2013-04-11 |
WO2011152204A1 (ja) | 2011-12-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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