JP2011228362A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】積層デバイスが形成されたウエーハの裏面を研削してもマザーウエーハの所定位置に積層デバイスを対応させて積層できる生産性のよい半導体装置の製造方法を提供する。
【解決手段】複数の半導体デバイス２２が形成されたマザーウエーハ２の表面に、積層デバイス３２の裏面を接合して構成する半導体装置の製造方法。マザーボードに形成された複数の半導体デバイス２２に対応する積層ウエーハ３の表面にサブストレート４の表面をボンド剤で接合し、サブストレート４が接合された積層ウエーハ３の裏面を研削して積層ウエーハ３を所定の厚みとし、積層ウエーハ３の裏面をマザーウエーハ２の表面に対面させて積層し、積層デバイス３２の裏面に露出する電極２２１をマザーウエーハ２の表面に形成された半導体デバイス２２に設けられた電極２２１に接合し、積層ウエーハ３の表面に接合されているサブストレート４を研削し、積層ウエーハ３の表面から除去する。
【選択図】図５

Description

本発明は、複数の半導体デバイスが形成されたマザーウエーハの表面に積層デバイスの裏面を接合して構成する半導体装置の製造方法に関する。
半導体デバイス製造工程においては、略円板形状である半導体ウエーハの表面に格子状に配列されたストリートと呼ばれる分割予定ラインによって複数の領域が区画され、この区画された領域にＩＣ、ＬＳＩ等の半導体デバイスを形成する。そして、半導体ウエーハをストリートに沿って切断することにより半導体デバイスが形成された領域を分割して個々の半導体チップを製造している。
装置の小型化、高機能化を図るため、複数の半導体デバイスが形成されたマザーウエーハの表面に積層デバイスを積層し、積層デバイスに設けられた電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極に接続するモジュール構造が実用化されている。（例えば、特許文献１参照。）
上述したモジュール構造の半導体装置として、積層デバイスに表面から裏面に至る電極を埋設して配設し、この積層デバイスの裏面に露出した電極をマザーウエーハの表面に形成された半導体デバイスの表面に設けられた電極と接合する構成の半導体装置が実用化されている。
上述した半導体装置においては、装置の小型化、高機能化を図るため、マザーウエーハの表面に積層する積層デバイスが形成された積層ウエーハは裏面を研削して数十μmの厚みに形成する。しかるに、積層ウエーハを数十μmの厚みに研削すると、紙のように剛性がなくなり湾曲するので、マザーウエーハの所定位置に半導体デバイスを対応させて積層することが困難となり、電極同士の導通不良の原因となる。
このように、研削によるウエーハの湾曲を防止するために、ウエーハの表面にワックス等を介してハードプレートからなるサブストレートを接合してウエーハの裏面を研削する方法が提案されている。（例えば、特許文献２参照。）
特開２００３−２４９６２０号公報 特開２００４−２０７６０６号公報
而して、半導体装置を構成する複数の積層デバイスが設けられた積層ウエーハにおいては、表面にワックス等を介してサブストレートを接合して積層ウエーハの裏面を研削した後、積層デバイスに埋設され裏面に露出する複数の電極にバンプを装着したり、積層デバイスに電極埋設用のビアホールをレーザー加工によって穿孔し、このビアホールに電極を埋設する。このバンプの装着やビアホールのレーザー加工による穿孔においては積層ウエーハが加熱されるため、積層ウエーハの表面にサブストレートを接合するボンド剤は２５０℃前後の温度に耐えられる材料を用いる必要がある。このため、積層ウエーハの表面にボンド剤を介してサブストレートを接合してウエーハの裏面を研削した後、サブストレートを積層ウエーハから除去する際に、サブストレートを２５０℃以上の温度に加熱し、積層ウエーハに負荷がかからないようにサブストレートをウエーハの表面に沿ってスライドさせながら離脱するとともに、常温まで冷却しなければならず、生産性が悪いという問題がある。
本発明は上記事実に鑑みてなされたものであり、その主たる技術的課題は、積層する積層デバイスが形成されたウエーハの裏面を研削して薄く加工してもマザーウエーハの所定位置に積層デバイスを対応させて積層することができる生産性のよい半導体装置の製造方法を提供することである。
上記主たる技術課題を解決するため、本発明によれば、複数の半導体デバイスが形成されたマザーウエーハにおける複数の半導体デバイスの表面に、積層デバイスの裏面を接合して構成する半導体装置の製造方法であって、
マザーボードに形成された複数の半導体デバイスと対応して設けられた積層ウエーハの表面にサブストレートの表面をボンド剤を介して接合するサブストレート装着工程と、
サブストレートが接合された積層ウエーハのサブストレート側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
積層ウエーハ研削工程が実施された積層ウエーハの裏面をマザーウエーハの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極に接合する積層ウエーハ接合工程と、
積層ウエーハが積層されたマザーウエーハ側を研削装置のチャックテーブル上に保持し、積層ウエーハの表面に接合されているサブストレートを研削し、積層ウエーハの表面からサブストレートを除去するサブストレート除去工程と、を含む、
ことを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、複数の半導体デバイスが形成されたマザーウエーハの表面に、積層デバイスの裏面を接合して構成する半導体装置の製造方法であって、
積層デバイスが複数設けられた積層ウエーハの表面にサブストレートの表面をボンド剤を介して接合するサブストレート装着工程と、
サブストレートが接合された積層ウエーハのサブストレート側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
積層ウエーハ研削工程が実施された積層ウエーハをサブストレートとともに個々の積層デバイスに分割する積層ウエーハ分割工程と、
個々に分割された積層デバイスの裏面をマザーウエーハの表面に形成された半導体デバイスの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極に接合する積層デバイス接合工程と、
積層デバイスが積層されたマザーウエーハ側を研削装置のチャックテーブル上に保持し、積層デバイスの表面に接合されているサブストレートを研削し、積層デバイスの表面からサブストレートを除去するサブストレート除去工程と、を含む、
ことを特徴とする半導体装置の製造方法が提供される。
本発明による半導体装置の製造方法においては、サブストレートが接合された積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削し、サブストレートが接合された状態で積層ウエーハの裏面をマザーウエーハの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極とを接合するので、薄くなった積層ウエーハでも湾曲することなく積層デバイスをマザーウエーハの表面に形成された半導体デバイスに確実に接合することができる。
そして、積層ウエーハの表面からサブストレートを除去するサブストレート除去工程においては、積層ウエーハの表面に接合されているサブストレートを研削して除去するので、積層ウエーハに負荷がかかることがない。従って、積層ウエーハの表面からサブストレートを離脱するためにサブストレートを２５０℃以上の温度に加熱し、積層ウエーハに負荷がかからないようにサブストレートを積層ウエーハの表面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。
また、本発明による半導体装置の製造方法においては、サブストレートが接合された積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削した後に積層ウエーハをサブストレートとともに個々の積層デバイスに分割し、個々に分割された積層デバイスの裏面をマザーウエーハの表面に形成された半導体デバイスの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極とを接合するので、薄くなった積層デバイスでも取り扱いが良好で、マザーウエーハの表面に形成された半導体デバイスに確実に接合することができる。
そして、積層デバイスの表面からサブストレートを除去するサブストレート除去工程においては、積層デバイスの表面に接合されているサブストレートを研削して除去するので、積層ウエーハに負荷がかかることがない。
本発明による半導体装置の製造方法に用いるマザーウエーハの斜視図。 本発明による半導体装置の製造方法に用いる積層ウエーハの斜視図。 本発明による半導体装置の製造方法の第１の実施形態におけるサブストレート装着工程を示す説明図。 本発明による半導体装置の製造方法の第１の実施形態における積層ウエーハ研削工程を示す説明図。 本発明による半導体装置の製造方法の第１の実施形態における積層ウエーハ接合工程を示す説明図。 本発明による半導体装置の製造方法の第１の実施形態におけるサブストレート除去工程を示す説明図。 図６に示すサブストレート除去工程が実施された積層ウエーハの斜視図。 本発明による半導体装置の製造方法の第１の実施形態におけるボンド剤除去工程が実施された積層ウエーハの斜視図。 本発明による半導体装置の製造方法の第２の実施形態におけるウエーハ支持工程を示す説明図。 本発明による半導体装置の製造方法の第２の実施形態における積層ウエーハ分割工程を実施するための切削装置の斜視図。 本発明による半導体装置の製造方法の第２の実施形態における積層ウエーハ分割工程を示す説明図。 図１１に示す積層ウエーハ分割工程によって積層ウエーハが個々に分割された積層デバイスの斜視図。 本発明による半導体装置の製造方法の第２の実施形態における積層デバイス接合工程を示す説明図。 本発明による半導体装置の製造方法の第２の実施形態におけるサブストレート除去工程を示す説明図。 図１４に示すサブストレート除去工程が実施された積層デバイスの斜視図。 本発明による半導体装置の製造方法の第２の実施形態におけるボンド剤除去工程が実施された積層デバイスの斜視図。
以下、本発明による半導体装置の製造方法の好適な実施形態について、添付図面を参照して詳細に説明する。
図１には、本発明による半導体装置の製造方法に用いるマザーウエーハの斜視図が示されている。図１に示すマザーウエーハ２は、厚みが例えば４００μmの円板状のシリコンウエーハからなり、表面２aに格子状に形成されたストリート２１によって複数の領域が区画され、この区画された領域にＩＣ、ＬＳＩ等の半導体デバイス２２がそれぞれ形成されている。このように形成された半導体デバイス２２の表面には、複数の電極２２１が突出して設けられている。なお、図示の実施形態においては、複数の電極２２１は半導体デバイス２２の表面から裏面に至るように埋設して配設されている。
また、図２には、本発明による半導体装置の製造方法に用いる積層ウエーハの斜視図が示されている。図２に示す積層ウエーハ３も図示の実施形態においては厚みが例えば４００μmの円板状のシリコンウエーハからなっており、表面３aには格子状に形成されたストリート３１によって複数の領域が区画され、この区画された領域にＩＣ、ＬＳＩ等の積層デバイス３２がそれぞれ形成されている。このように形成された積層デバイス３２には、表面から裏面に至る複数の電極３２１が埋設して配設されている。なお、図示の実施形態における積層ウエーハ３は、積層デバイス３２の大きさが上記マザーウエーハ２に形成された半導体デバイス２２と同一であるとともに、積層デバイス３２に設けられた複数の電極３２１が上記マザーウエーハ２に形成された半導体デバイス２２に設けられた複数の電極２２１と対応するように構成されている。
以下、上述したマザーウエーハ２に形成された半導体デバイス２２の表面に積層デバイス３２の裏面を接合する半導体装置の製造方法の第１の実施形態について説明する。
先ず、複数の積層デバイス３２が設けられた積層ウエーハ３の表面にサブストレートの表面をボンド剤を介して接合するサブストレート装着工程を実施する。即ち、図３に示すように積層ウエーハ３の表面３aに厚みが例えば５００μmの円板状のシリコン基板からなるサブストレート４の表面４aを高温に耐えられる例えばエポキシ系のボンド剤４０を介して接合する。なお、サブストレートとしては加工性がよいシリコン基板を用いることが望ましい。また、ボンド剤４０の厚みは例えば２０μmに設定されている。
上述したサブストレート装着工程を実施したならば、サブストレート４が接合された積層ウエーハ３のサブストレート４側を研削装置のチャックテーブル上に保持し、積層ウエーハ３の裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程を実施する。この積層ウエーハ研削工程は、図示の実施形態においては図４に示す研削装置を用いて実施する。図４に示す研削装置５は、被加工物を保持するチャックテーブル５１と、該チャックテーブル５１に保持された被加工物の被加工面を研削する研削手段５２を具備している。チャックテーブル５１は、上面に被加工物を吸引保持し図４において矢印Aで示す方向に回転せしめられる。研削手段５２は、スピンドルハウジング５２１と、該スピンドルハウジング５２１に回転自在に支持され図示しない回転駆動機構によって回転せしめられる回転スピンドル５２２と、該回転スピンドル５２２の下端に装着されたマウンター５２３と、該マウンター５２３の下面に取り付けられた研削ホイール５２４とを具備している。この研削ホイール５２４は、円板状の基台５２５と、該基台５２５の下面に環状に装着された研削砥石５２６とからなっており、基台５２５がマウンター５２３の下面に締結ボルト５２７によって取り付けられている。
上述した研削装置５を用いて積層ウエーハ研削工程を実施するには、チャックテーブル５１の上面（保持面）に上述したサブストレート装着工程が実施された積層ウエーハ３の表面３aに接合されたサブストレート４の裏面４b側を載置し、図示しない吸引手段を作動することにより、チャックテーブル５１上にサブストレート４を介して積層ウエーハ３を吸引保持する。従って、チャックテーブル５１上にサブストレート４を介して吸引保持された積層ウエーハ３は裏面３ｂが上側となる。このようにチャックテーブル５１上に積層ウエーハ３を吸引保持したならば、チャックテーブル５１を矢印Aで示す方向に例えば３００ｒｐｍで回転しつつ、研削手段５２の研削ホイール５２４を矢印Bで示す方向に例えば６０００ｒｐｍで回転せしめて積層ウエーハ３の裏面３bに接触せしめ、研削ホイール５２４を例えば１μm／秒の研削送り速度で下方に研削送りすることにより積層ウエーハ３の裏面３bを研削し、その厚みを例えば３０μmに形成する。
以上のようにして、積層ウエーハ研削工程が実施された積層ウエーハ３は厚みが３０μmと極めて薄く形成されるが、表面に剛性の高いサブストレート４が貼着されているので湾曲することはない。なお、上述した積層ウエーハ研削工程を実施したならば、積層ウエーハ３に設けられた積層デバイス３２の裏面に露出する上記複数の電極３２１にバンプをはんだ付けする。また、積層ウエーハ製作時に積層デバイスの裏面に露出する電極が形成されていない場合には、上述した積層ウエーハ研削工程を実施した後に、例えば積層デバイスに電極埋設用のビアホールをレーザー加工によって穿孔し、このビアホールの外周面に絶縁膜を形成した後に、ビアホールに電極を埋設する。
上述した積層ウエーハ研削工程を実施したならば、積層ウエーハ３の裏面をマザーウエーハ２の表面に対面させて積層し、積層デバイス３２の裏面に露出する電極をマザーウエーハ２の表面に形成された半導体デバイス２２に設けられた電極に接合する積層ウエーハ接合工程を実施する。即ち、図５の(a)および(b)に示すように積層ウエーハ３の裏面３bをマザーウエーハ２の表面２aに対面させて積層し、図５の(c)に示すように積層デバイス３２の裏面に露出する電極３３２をマザーウエーハ２の表面２aに形成された半導体デバイス２２に設けられた電極２２１に接合する。この積層ウエーハ接合工程においては、積層ウエーハ３の表面にサブストレート４が接合された状態で、積層ウエーハ３の裏面をマザーウエーハ２の表面に接合するので、薄くなった積層ウエーハ３でも湾曲することなく、積層デバイス３２の裏面に露出する電極３２１をマザーウエーハ２の表面２aに形成された半導体デバイス２２に設けられた電極２２１に確実に接合することができる。なお、上記積層デバイス接合工程においては、図５の(c)に示すようにマザーウエーハ２の表面と積層デバイス３２の表面との間にアンダーフィル材としての樹脂７を充填して介在せしめることが望ましい。
次に、積層ウエーハ３が積層されたマザーウエーハ２側を研削装置のチャックテーブル上に保持し、積層ウエーハ３の表面に接合されているサブストレート４を研削し、積層ウエーハ３の表面からサブストレート４を除去するサブストレート除去工程を実施する。このサブストレート除去工程は、上記図４に示す研削装置５を用いて実施することができる。研削装置５を用いてサブストレート除去工程を実施するには、図６に示すようにチャックテーブル５１の上面（保持面）に上述した積層ウエーハ３が積層されたマザーウエーハ２の裏面２b側を載置し、図示しない吸引手段を作動することにより、チャックテーブル５１上にマザーウエーハ２の表面に積層ウエーハ３が積層された積層体を吸引保持する。従って、チャックテーブル５１上に吸引保持された積層体は、積層ウエーハ３の表面に接合されているサブストレート４の裏面４bが上側となる。このようにチャックテーブル５１上にマザーウエーハ２の表面に積層ウエーハ３が積層された積層体を吸引保持したならば、チャックテーブル５１を矢印Aで示す方向に例えば３００ｒｐｍで回転しつつ、研削手段５２の研削ホイール５２４を矢印Bで示す方向に例えば６０００ｒｐｍで回転せしめて積層ウエーハ３の表面に接合されているサブストレート４の裏面４bに接触せしめ、研削ホイール５２４を例えば１μm／秒の研削送り速度で下方に例えば５００μm研削送りする。この結果、厚みが５００μmのサブストレート４が研削されて、図７に示すように積層ウエーハ３の表面３aからサブストレート４が除去される。
上述したサブストレート除去工程においては、積層ウエーハ３の表面に接合されているサブストレート４を研削して除去するので、積層ウエーハ３に負荷がかかることがない。従って、上述した従来技術のように積層ウエーハ３の表面からサブストレート４を離脱するためにサブストレート４を２５０℃以上の温度に加熱し、積層ウエーハ３に負荷がかからないようにサブストレート４を積層ウエーハ３の表面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。なお、サブストレート除去工程が実施された状態においては、積層ウエーハ３の表面３aには、上記サブストレート装着工程において積層ウエーハ３の表面３aにサブストレート４の表面４aを接合したボンド剤４０が残存している。
次に、図７に示すように積層ウエーハ３の表面３aに残存しているボンド剤４０を例えばメチルエチルケトンの溶剤によって除去する（ボンド剤除去工程）。この結果、図８に示すようにマザーウエーハ２の表面に積層ウエーハ３の裏面が対面して積層され、積層デバイス３２の裏面に露出する電極がマザーウエーハ２の表面に形成された半導体デバイス２２に設けられた電極と接合された半導体装置２０が得られる。
次に、本発明による半導体装置の製造方法の第２の実施形態について説明する。
本発明による半導体装置の製造方法の第２の実施形態においても、先ず上記第１の実施形態と同様に上記サブストレート装着工程を実施し、そして上記積層ウエーハ研削工程を実施する。
上述したサブストレート装着工程および積層ウエーハ研削工程を実施したならば、積層ウエーハ研削工程が実施された積層ウエーハ３側または積層ウエーハ３の表面に接合されているサブストレート４側を環状のフレームに装着されたダイシングテープの表面に貼着するウエーハ支持工程を実施する。即ち、図示の実施形態においては図９の（ａ）および（ｂ）に示すように、環状のフレームFの内側開口部を覆うように外周部が装着されたダイシングテープTの表面に上記積層ウエーハ３の表面に接合されているサブストレート４の裏面４bを貼着する。なお、ダイシングテープTは、図示の実施形態においては厚みが１００μｍのポリ塩化ビニル（ＰＶＣ）からなるシート基材の表面にアクリル樹脂系の糊が厚さ５μｍ程度塗布されている。
次に、積層ウエーハ３をサブストレート４とともに個々の積層デバイスに分割する積層ウエーハ分割工程を実施する。この積層ウエーハ分割工程は、図示の実施形態においては図１０に示す切削装置６を用いて実施する。図１０に示す切削装置６は、被加工物を保持するチャックテーブル６１と、該チャックテーブル６１に保持された被加工物を切削する切削手段６２と、該チャックテーブル６１に保持された被加工物を撮像する撮像手段６３を具備している。チャックテーブル６１は、被加工物を吸引保持するように構成されており、図示しない切削送り手段によって図１０において矢印Ｘで示す加工送り方向に移動せしめられるとともに、図示しない割り出し送り手段によって矢印Ｙで示す割り出し送り方向に移動せしめられるようになっている。
上記切削手段６２は、実質上水平に配置されたスピンドルハウジング６２１と、該スピンドルハウジング６２１に回転自在に支持された回転スピンドル６２２と、該回転スピンドル６２２の先端部に装着された切削ブレード６２３を含んでおり、回転スピンドル６２２がスピンドルハウジング６２１内に配設された図示しないサーボモータによって矢印Cで示す方向に回転せしめられるようになっている。なお、切削ブレード６２３は、図示の実施形態においては粒径３μｍのダイヤモンド砥粒をニッケルメッキで固めた電鋳ブレードからなっており、厚みが２０μｍに形成されている。上記撮像手段６３は、スピンドルハウジング６２１の先端部に装着されており、可視光線によって撮像する通常の撮像素子（ＣＣＤ）の外に、被加工物に赤外線を照射する赤外線照明手段と、該赤外線照明手段によって照射された赤外線を捕らえる光学系と、該光学系によって捕らえられた赤外線に対応した電気信号を出力する撮像素子（赤外線ＣＣＤ）等で構成されており、撮像した画像信号を図示しない制御手段に送る。
上述した切削装置６を用いて積層ウエーハ分割工程を実施するには、図１０に示すようにチャックテーブル６１上に積層ウエーハ３の表面に接合されているサブストレート４の裏面４bが貼着されたダイシングテープT側を載置する。そして、図示しない吸引手段を作動することにより、ダイシングテープTを介して積層ウエーハ３の表面に接合されているサブストレート４をチャックテーブル６１上に保持する（ウエーハ保持工程）。従って、チャックテーブル６１に保持されたサブストレート４の表面に接合された積層ウエーハ３の裏面３bが上側となる。このようにして、サブストレート４の表面に接合された積層ウエーハ３を吸引保持したチャックテーブル６１は、図示しない切削送り手段によって撮像手段６３の直下に位置付けられる。
チャックテーブル６１が撮像手段６３の直下に位置付けられると、撮像手段６３および図示しない制御手段によって積層ウエーハ３の加工すべき領域を検出するアライメント作業を実行する。即ち、撮像手段６３および図示しない制御手段は、積層ウエーハ３の所定方向に形成されているストリート３１と切削ブレード６２３との位置合わせを行うためのアライメントを遂行する（アライメント工程）。また、積層ウエーハ３に上記所定方向と直交する方向に形成されたストリート３１に対しても、同様に加工領域のアライメントが遂行される。このとき、積層ウエーハ３におけるストリート３１が形成されている表面は下側に位置しているが、撮像手段６３が上述したように赤外線照明手段と赤外線を捕らえる光学系および赤外線に対応した電気信号を出力する撮像素子（赤外線ＣＣＤ）等で構成された撮像手段を備えているので、積層ウエーハ３の裏面３bから透かしてストリート３１を撮像することができる。
以上のようにしてチャックテーブル６１上に保持されている積層ウエーハ３の加工領域を検出するアライメントが行われたならば、積層ウエーハ３を吸引保持したチャックテーブル６１を切削ブレード６２３の下方である加工領域の加工開始位置に移動する。そして、図１１の(a)で示すように積層ウエーハ３およびサブストレート４の加工すべきストリート３１の一端（図１１の(a)において左端）が切削ブレード６２３の直下より所定量右側に位置するように位置付ける（加工送り開始位置位置付け工程）。このようにして積層ウエーハ３を加工領域の加工開始位置に位置付けられたならば、切削ブレード６２３を矢印Cで示す方向に回転しつつ図１１の(a)において２点鎖線で示す待機位置から下方に切り込み送りし、図１１の(a)において実線で示すように所定の切り込み送り位置に位置付ける。この切り込み送り位置は、切削ブレード６２３の外周縁の下端がダイシングテープTに達する位置に設定されている。
次に、図１１の(a)に示すように切削ブレード６２３を矢印Cで示す方向に例えば２００００rpmの回転速度で回転しつつ、チャックテーブル６１を図１１の(a)において矢印Ｘ１で示す方向に例えば５０〜１５０mm／秒の加工送り速度で加工送りする。この結果、積層ウエーハ３およびサブストレート４は、ストリート３１に沿って切断される（積層ウエーハ分割工程）。なお、チャックテーブル６１即ち積層ウエーハ３の他端（図１１の(b)において右端）が切削ブレード６２３の直下より所定量左側に位置するまで達したら、チャックテーブル６１の移動を停止する。そして、切削ブレード６２３を上昇させ２点鎖線で示す退避位置に位置付ける。
以上のようにして、積層ウエーハ３の所定方向に延在する全てのストリート３１に沿って上記積層ウエーハ分割工程を実施したならば、チャックテーブル６１を９０度回動せしめて、上記所定方向に対して直交する方向に形成された各ストリート３１に沿って上記積層ウエーハ分割工程を実施する。この結果、積層ウエーハ３およびサブストレート４はストリート３１に沿って個々の積層デバイス３２に分割される。このようにして個々に分割された積層デバイス３２は、図１２に示すように表面にサブストレート４が接合された状態で分割される。
上述した積層ウエーハ分割工程を実施したならば、個々に分割された積層デバイス３２の裏面をマザーウエーハ２の表面に形成された半導体デバイス２２の表面に対面させて積層し、積層デバイス３２の裏面に露出する電極を半導体デバイス２２の表面に設けられた電極に接合する積層デバイス接合工程を実施する。この積層デバイス接合工程はフリップチップボンディング技術を用いて、図１３の(a)に示すように積層デバイス３２をマザーウエーハ２の表面に形成された所定の半導体デバイス２２の表面に対面させて積層し、図１３の(b)に示すように積層デバイス３の裏面に露出する電極３２１をマザーウエーハ２の表面２aに形成された半導体デバイス２２に設けられた電極２２１に接合する。この積層デバイス接合工程を図１３の(c)に示すようにマザーウエーハ２の表面に形成された全ての半導体デバイス２２に対して実施する。この積層デバイス接合工程は、積層デバイス３２の表面にサブストレート４が接合された状態で実施するので、薄くなった積層デバイス３２でも取り扱いが良好で、積層デバイス３２の裏面に露出する電極３２１をマザーウエーハ２の表面２aに形成された半導体デバイス２２に設けられた電極２２１に確実に接合することができる。なお、上記積層デバイス接合工程においては、図１３の(b)に示すようにマザーウエーハ２の表面と積層デバイス３２の表面との間にアンダーフィル材としての樹脂７を充填して介在せしめることが望ましい。
次に、上述した積層デバイス接合工程が実施され積層デバイス３２が積層されたマザーウエーハ２側を研削装置のチャックテーブル上に保持し、積層デバイス３２の表面に接合されているサブストレート４を研削し、積層デバイス３２の表面からサブストレートを除去するサブストレート除去工程を実施する。このサブストレート除去工程は、上記図４に示す研削装置５を用いて実施することができる。研削装置５を用いてサブストレート除去工程を実施するには、図１４に示すようにチャックテーブル５１の上面（保持面）に上述した積層デバイス３２が積層されたマザーウエーハ２の裏面２b側を載置し、図示しない吸引手段を作動することにより、チャックテーブル５１上にマザーウエーハ２の表面に積層デバイス３２が積層された積層体を吸引保持する。従って、チャックテーブル５１上に吸引保持された積層体は、積層デバイス３２の表面に接合されているサブストレート４の裏面４bが上側となる。このようにチャックテーブル５１上にマザーウエーハ２の表面に積層デバイス３２が積層された積層体を吸引保持したならば、チャックテーブル５１を矢印Aで示す方向に例えば３００ｒｐｍで回転しつつ、研削手段５２の研削ホイール５２４を矢印Bで示す方向に例えば６０００ｒｐｍで回転せしめて積層デバイス３２の表面に接合されているサブストレート４の裏面４bに接触せしめ、研削ホイール５２４を例えば１μm／秒の研削送り速度で下方に例えば５００μm研削送りする。この結果、厚みが５００μmのサブストレート４が研削されて、図１５に示すように積層デバイス３２の表面３aからサブストレート４が除去される。
上述したサブストレート除去工程においては、積層デバイス３２の表面に接合されているサブストレート４を研削して除去するので、積層デバイス３２に負荷がかかることがない。なお、サブストレート除去工程が実施された状態においては、積層デバイス３２の表面には、上記サブストレート装着工程において積層ウエーハ３の表面３aにサブストレート４の表面４aを接合したボンド剤４０が残存している。
次に、図１５に示すように積層デバイス３２の表面に残存しているボンド剤４０を例えばメチルエチルケトンの溶剤によって除去する（ボンド剤除去工程）。この結果、図１６に示すようにマザーウエーハ２の表面に形成された半導体デバイス２２の表面に積層ウエーハ３の裏面が対面して積層され、積層デバイス３２の裏面に露出する電極が半導体デバイス２２に設けられた電極と接合された半導体装置２０が得られる。
２：マザーウエーハ
２２：半導体デバイス
２２１：電極
３：積層ウエーハ
３２：積層デバイス
３２１：電極
４：サブストレート
５：研削装置
５１：研削装置のチャックテーブル
５２：研削手段
５２４：研削ホイール
６：切削装置
６１：切削装置のチャックテーブル
６２：切削手段
６２３：切削ブレード
F：環状のフレーム
T：ダイシングテープ

Claims (2)

  1. 複数の半導体デバイスが形成されたマザーウエーハにおける複数の半導体デバイスの表面に、積層デバイスの裏面を接合して構成する半導体装置の製造方法であって、
    マザーボードに形成された複数の半導体デバイスと対応して設けられた積層ウエーハの表面にサブストレートの表面をボンド剤を介して接合するサブストレート装着工程と、
    サブストレートが接合された積層ウエーハのサブストレート側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
    積層ウエーハ研削工程が実施された積層ウエーハの裏面をマザーウエーハの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極に接合する積層ウエーハ接合工程と、
    積層ウエーハが積層されたマザーウエーハ側を研削装置のチャックテーブル上に保持し、積層ウエーハの表面に接合されているサブストレートを研削し、積層ウエーハの表面からサブストレートを除去するサブストレート除去工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  2. 複数の半導体デバイスが形成されたマザーウエーハの表面に、積層デバイスの裏面を接合して構成する半導体装置の製造方法であって、
    積層デバイスが複数設けられた積層ウエーハの表面にサブストレートの表面をボンド剤を介して接合するサブストレート装着工程と、
    サブストレートが接合された積層ウエーハのサブストレート側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
    積層ウエーハ研削工程が実施された積層ウエーハをサブストレートとともに個々の積層デバイスに分割する積層ウエーハ分割工程と、
    個々に分割された積層デバイスの裏面をマザーウエーハの表面に形成された半導体デバイスの表面に対面させて積層し、積層デバイスの裏面に露出する電極をマザーウエーハの表面に形成された半導体デバイスに設けられた電極に接合する積層デバイス接合工程と、
    積層デバイスが積層されたマザーウエーハ側を研削装置のチャックテーブル上に保持し、積層デバイスの表面に接合されているサブストレートを研削し、積層デバイスの表面からサブストレートを除去するサブストレート除去工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140041338A (ko) * 2012-09-27 2014-04-04 가부시기가이샤 디스코 표면 보호 부재 및 가공 방법
JP2015050363A (ja) * 2013-09-03 2015-03-16 株式会社ディスコ ウェーハの加工方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6979296B2 (ja) * 2017-07-28 2021-12-08 株式会社ディスコ 切削方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2004186522A (ja) * 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US6762074B1 (en) * 2003-01-21 2004-07-13 Micron Technology, Inc. Method and apparatus for forming thin microelectronic dies
JP2007150048A (ja) * 2005-11-29 2007-06-14 Disco Abrasive Syst Ltd ウェーハの分割方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497658B (zh) * 2009-10-07 2015-08-21 Xintec Inc 晶片封裝體及其製造方法
US8114707B2 (en) * 2010-03-25 2012-02-14 International Business Machines Corporation Method of forming a multi-chip stacked structure including a thin interposer chip having a face-to-back bonding with another chip

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2004186522A (ja) * 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US6762074B1 (en) * 2003-01-21 2004-07-13 Micron Technology, Inc. Method and apparatus for forming thin microelectronic dies
JP2007150048A (ja) * 2005-11-29 2007-06-14 Disco Abrasive Syst Ltd ウェーハの分割方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140041338A (ko) * 2012-09-27 2014-04-04 가부시기가이샤 디스코 표면 보호 부재 및 가공 방법
KR102024390B1 (ko) * 2012-09-27 2019-09-23 가부시기가이샤 디스코 표면 보호 부재 및 가공 방법
JP2015050363A (ja) * 2013-09-03 2015-03-16 株式会社ディスコ ウェーハの加工方法

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