JP2011216962A - 伝送装置、伝送方法、及びプログラム - Google Patents

伝送装置、伝送方法、及びプログラム Download PDF

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Abstract

【課題】効率的にデータを伝送する。
【解決手段】14B8Q変換部６１は、第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値により構成される第１の伝送データに変換し、8B6Q変換部６４は、第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個のシンボル値により構成される第１のシンボルデータに変換し、2B2Q変換部６５は、第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個のシンボル値により構成される第２のシンボルデータに変換し、2Q付加部６６は、第１のシンボルデータに第２のシンボルデータを付加して、N個のシンボル値により構成される第２の伝送データを生成し、重畳部６７は、第１及び第２の伝送データにより構成される伝送信号を伝送する。本発明は、例えば本体とディスプレイとがヒンジにより接続された携帯電話機等に適用できる。
【選択図】図４

Description

本発明は、伝送装置、伝送方法、及びプログラムに関し、特に、例えば、ビデオ信号等のデータに冗長なデータを生じさせることなく誤り訂正符号を付加して伝送できるようにした伝送装置、伝送方法、及びプログラムに関する。
携帯電話や、ノート型のパーソナルコンピュータ（以下、ノートPCという）等の伝送装置は、ユーザが操作する本体部分と、情報が表示される表示部分とを接続するヒンジ部分に可動部材が用いられていることが多い。しかし、このヒンジ部分には多数の信号線や電源線が配線される。例えば、ヒンジ部分には、表示部分に伝送されるビデオ信号や、LCD（Liquid Crystal Display）を照明するためのLED（Light Emitting Diode）バックライトに関する配線が存在する。そのため、これら信号線や電源線の信頼性を維持するために、ヒンジ部分を通る信号線の数を減らすことが必要になる。
これまで、多くの伝送装置において、本体部分と表示部分との間のデータ伝送は、複数の信号線を用いて並列に複数のデータを供給するパラレル伝送方式で行われていたため、データ伝送に用いる信号線の数が多くなっていた。
したがって、データ伝送に用いる信号線の数を減らす工夫としては、まず、パラレル伝送方式から、シリアル伝送方式に変更することが考えられる。
ここで、シリアル伝送方式とは、並列に入力された複数のデータ列をシリアルのデータ列（以下、シリアルデータという）に変換し、変換により得られたシリアルデータを単一の信号線を用いて伝送する方式である。しかし、シリアル伝送方式の場合、パラレル伝送方式と同程度の伝送速度を実現するには、パラレル伝送方式よりも高い周波数のクロックで伝送する必要がある。
シリアル伝送路においてクロックを高速化すると、伝送信号の周波数スペクトラムが広帯域化して電磁妨害（EMI、Electro Magnetic Interference）が発生してしまうことがある。また、クロックの高速化は消費電力の増加をもたらす。一方で、最近では、LCDの解像度が大きく向上しており、より高速にデータを伝送することが求められている。そのため、EMIの影響を抑え、電力消費量を抑制し、さらに、高速なデータ伝送を実現するための工夫が必要になる。こうした要求に応えるための１つの方法は、シリアルデータを適切な符号則に基づいて符号化することである。
よく知られた符号化方式としては、例えば、NRZ（Non Return to Zero）符号方式、マンチェスター符号方式、AMI（Alternate Mark Inversion）符号方式等がある。なお、特許文献１には、AMI符号を利用してデータを伝送する技術が開示されている。
また、最近では、直流成分を含まず、かつ、受信信号からクロック成分を容易に抽出することが可能な符号化方式（以下、新方式という）が開発された。この新方式は、AMI符号方式やマンチェスター符号方式等でシリアルデータを符号化し、符号化により得られたシンボル列にクロックを同期加算して伝送するという方式である。この新方式に基づいて生成された伝送信号は、直流成分を含まないため、電源線を通じて伝送することができる。また、受信信号からPLL（Phase Locked Loop）回路を用いずにクロック成分を抽出できる。そのため、新方式を適用すると、信号線の数、及び消費電力を低減することができる。
特開平３−１０９８４３号公報
しかしながら、上述の新方式を用いても、クロックを高速化せずに伝送速度を向上させることは難しい。また、電源線等の伝送路において、伝送信号を伝送する場合、伝送信号に誤り（エラー）が生じ得る。
本発明は、このような状況に鑑みてなされたものであり、クロック周波数を増加させずに高速にデータを伝送することが可能な伝送信号に、冗長なデータを生じさせることなく誤り訂正符号を付加するようにして、伝送信号を効率的に伝送するものである。
本発明の一側面の伝送装置は、予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換する第１の変換手段と、予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換する第２の変換手段と、予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換する第３の変換手段と、前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成する付加生成手段と、前記第１及び第２の伝送データにより構成される伝送信号を伝送する伝送手段とを含む伝送装置である。
予め保持している第４の変換テーブルに基づいて、前記第２の伝送対象データに生じる誤りを訂正するための第２の誤り訂正データを、a個の前記シンボル値により構成される第３のシンボルデータに変換する第４の変換手段をさらに設けることができ、前記付加生成手段では、前記第３のシンボルデータに所定のシンボルデータを付加して、N個の前記シンボル値により構成される第３の伝送データも生成し、前記伝送手段では、前記第１乃至第３の伝送データにより構成される前記伝送信号を伝送することができる。
前記伝送手段では、前記伝送信号を、電力としての電流に重畳して伝送することができる。
前記伝送手段により伝送される前記伝送信号を、前記電流から分離する分離手段と、予め保持している、前記第１の変換テーブルと同一の変換テーブルに基づいて、前記伝送信号に含まれる前記第１の伝送データを、前記第１の伝送対象データに変換する第１の逆変換手段と、前記伝送信号に含まれる前記第２の伝送データから、前記第１のシンボルデータ、及び前記第２のシンボルデータを抽出する抽出手段と、予め保持している、前記第２の変換テーブルと同一の変換テーブルに基づいて、前記第１のシンボルデータを、前記第１の誤り訂正データに変換する第２の逆変換手段と、前記第１の誤り訂正データに基づいて、前記第１の伝送対象データに生じている誤りを訂正する誤り訂正手段と、予め保持している、前記第３の変換テーブルと同一の変換テーブルに基づいて、前記第２のシンボルデータを、前記第２の伝送対象データに変換する第３の逆変換手段と、誤り訂正後の前記第１の伝送対象データ、及び前記第２の伝送対象データに基づいて、所定の処理を行う処理手段とをさらに設けることができる。
前記第１及び第２の伝送データは、それぞれ、総和が０となるシンボル値により構成されており、前記伝送手段では、総和が０となるシンボル値により構成される伝送信号を、前記電流に重畳して伝送することができる。
前記第１の伝送対象データに対応する前記第１の伝送データを、前記第１の誤り訂正データを生成するための生成用データに変換する第５の変換手段と、前記生成用データに基づいて、前記第１の誤り訂正データを生成する誤り訂正データ生成手段とをさらに設けることができる。
本発明の一側面の伝送方法は、伝送信号を伝送する伝送装置の伝送方法であって、前記伝送装置は、第１の変換手段と、第２の変換手段と、第３の変換手段と、付加生成手段と、伝送手段とを含み、前記第１の変換手段が、予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換し、前記第２の変換手段が、予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換し、前記第３の変換手段が、予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換し、前記付加生成手段が、前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成し、前記伝送手段が、前記第１及び第２の伝送データにより構成される伝送信号を伝送するステップを含む伝送方法である。
本発明の一側面のプログラムは、コンピュータを、予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換する第１の変換手段と、予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換する第２の変換手段と、予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換する第３の変換手段と、前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成する付加生成手段と、前記第１及び第２の伝送データにより構成される伝送信号を伝送する伝送手段として機能させるためのプログラムである。
本発明によれば、予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データが、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換され、予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データが、a個の前記シンボル値により構成される第１のシンボルデータに変換され、予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データが、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換され、前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データが生成され、前記第１及び第２の伝送データにより構成される伝送信号が伝送される。
本発明によれば、誤り訂正符号が付加された伝送信号に、冗長なデータを生じさせることなく、効率的にデータを伝送することが可能となる。
既に出願済みの発明の概要を説明するための第１の図である。 既に出願済みの発明の概要を説明するための第２の図である。 第１の実施の形態についての概要を示す図である。 第１の実施の形態であるノート型PC２１の構成例を示すブロック図である。 14B8Q変換において用いられるＡテーブルの一例を示す図である。 14B8Q変換において用いられるＢテーブルの一例を示す図である。 14B8Q変換において用いられるＣテーブルの一例を示す図である。 14B8Q変換において用いられるＤテーブルの一例を示す図である。 Ａテーブルを用いた14B8Q変換の一例を示す図である。 Ｂテーブルを用いた14B8Q変換の一例を示す図である。 Ｃテーブル又はＤテーブルの一方を用いた14B8Q変換の一例を示す図である。 高速シンボル列をFEC演算用バイナリ列に変換するための変換テーブルの一例を示す図である。 8B6Q変換において用いられる変換テーブルの一例を示す図である。 8B6Q変換の一例を示す図である。 2B2Q変換において用いられる変換テーブルの一例を示す図である。 送信部が行なうデータ送信処理を説明するためのフローチャートである。 受信部が行なうデータ受信処理を説明するためのフローチャートである。 第１の実施の形態における変形例を示す図である。 第２の実施の形態についての概要を示す第１の図である。 第２の実施の形態についての概要を示す第２の図である。 12B8Q変換において用いられるＡテーブルの一例を示す図である。 12B8Q変換において用いられるＢテーブルの一例を示す図である。 12B8Q変換において用いられるＣテーブルの一例を示す図である。 12B8Q変換において用いられるＤテーブルの一例を示す図である。 図２１のＡテーブルを用いた12B8Q変換の一例を示す図である。 図２２のＢテーブルを用いた12B8Q変換の一例を示す図である。 図２３のＣテーブル又は図２４のＤテーブルの一方を用いた12B8Q変換の一例を示す図である。 高速シンボル列をFEC演算用バイナリ列に変換する際に用いられる変換テーブルの一例を示す図である。 8B6Q変換において用いられる変換テーブルの一例を示す第１の図である。 8B6Q変換において用いられる変換テーブルの一例を示す第２の図である。 8B6Q変換の一例を示す図である。 2B2Q変換において用いられる変換テーブルの一例を示す図である。 コンピュータの構成例を示すブロック図である。
以下、発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
＜１．出願済みの発明の概要＞
＜２．第１の実施の形態＞
＜３．第２の実施の形態＞
＜４．変形例＞
＜１．出願済みの発明の概要＞
本出願人により既に出願済みの発明として、クロック周波数を増加させずに、より高速なデータ伝送を実現することが可能な多値の伝送信号に対して、伝送路で生じる１レベル程度の誤りを訂正することが可能な誤り訂正符号を付加する付加方法が提案されている。
以下、本出願人により既に出願済みの発明が行なわれた経緯について説明する。
すなわち、上述したように、新方式を適用すると、信号線の数、及び消費電力を低減できるものの、上述の新方式を用いても、クロックを高速化せずに伝送速度を向上させることは困難であった。
これに対して、クロックを高速化せずに、より多くのデータを伝送するための符号化方法としては、例えば、IEEE(institute of electrical and electronics engineers)802.3uにおいて規定されている8B6T変換が知られている。
これは、例えば-1，0，1の３値を使用することにより、同じクロック周波数で、２値の場合と比較して１．３３倍のデータを伝送できる。さらに多値数を増やせば、より多くのデータを伝送することも可能である。
しかし、複数のビットにより構成されるバイナリ列を多値のシンボル値により構成されるシンボル列に符号化する符号化方式の場合、伝送路で振幅方向に１レベルの誤りが生じただけでも、その誤りが、複数のビットについての誤りに拡大してしまう。そのため、このような符号化方式を適用する場合、シリアルデータに対して複数のビットに対して誤り訂正能力を有する誤り訂正符号（例えば、畳み込み符号等）を付加する必要がある。
しかしながら、複数のビットに対して誤り訂正能力を有する誤り訂正符号を利用するには、比較的大きな規模の誤り訂正用回路が必要になる。さらに、誤り訂正のための演算量も大きくなるため、消費電力の増大、製造コストの増加、チップサイズの拡大を招いてしまう。
そこで、クロック周波数を増加させずに、より高速なデータ伝送を実現することが可能な伝送信号に対して、伝送路で生じる１レベル程度の誤りを、１ビットの誤り訂正能力を有する誤り訂正符号を用いて訂正することが可能な発明が、本出願人によりなされることとなった。
次に、図１及び図２を参照して、本出願人により既に出願済みの発明の概要を説明する。
図１及び図２を参照して説明する発明は、例えば、ノートPCにおいて、本体からディスプレイに供給するビデオ信号を、電源線や信号線等を介して供給するための伝送信号に変換するものである。
出願済みの発明では、例えば、ビデオ信号等のデータを表すバイナリ列を構成する複数のビットに対して、１４ビット単位で、８つのシンボル値に変換する14B(Binary)8Q(Quinary)変換を行なう。なお、シンボル値とは、複数の値のうちのいずれかをとる値を表す。
そして、出願済みの発明では、例えば、14B8Q変換により得られる８つのシンボル値を、シンボル列とし、１５個のシンボル列に対応するビデオ信号等のデータに生じる誤りを訂正するための誤り訂正情報（誤り訂正符号）を生成する。
そして、生成した誤り訂正情報を、１５個のシンボル列に付加して得られる伝送信号を、本体からディスプレイに伝送するものである。
ここで、14B8Q変換の詳細については、既に出願済みである特願２００９−２５０８０４号に記載されている。また、誤り訂正情報の生成方法の詳細については、既に出願済みである特願２０１０−００８４５４号に記載されている。
図１は、１４ビットを８つのシンボル値に変換する14B8Q変換、及び14B8Q変換を行なう場合において行なわれる誤り訂正情報の生成方法を示している。
図１上側に示されるように、本出願人は、バイナリ列を構成する複数のビットを、１４ビット毎に分割する。そして、分割により得られる１４ビットのバイナリ列を、８つのシンボル値により構成されるシンボル列（図１に示す「８Qui」）に変換する14B8Q変換を行なう。
また、14B8Q変換により得られる１５個のシンボル列を、それぞれ、１６ビットにより構成されるFEC演算用バイナリ列（図１に示す「16B」）に変換する。これにより、２４０（=１５×１６）ビットにより構成されるFEC演算用バイナリ列を取得する。
さらに、図１中央に示されるように、取得した２４０ビットのFEC演算用バイナリ列に基づいて、例えば、８ビットの誤り訂正情報を生成するためのFEC演算を行い、その結果得られる８ビットの誤り訂正情報（図１に示す「8B(FEC)」）を取得する。
なお、FEC演算において、８ビットの誤り訂正情報を生成するための生成多項式としては、例えば、ｘ8＋ｘ4＋ｘ3＋ｘ2＋１等が用いられる。また、例えば、FEC演算では、２４０ビットのFEC演算用バイナリ列に基づいて、BCH(248,240)によるFEC演算が行われ、誤り訂正情報として、８ビットのBCH符号が演算される。
次に、図２は、14B8Q変換によりシンボル列を取得する様子、及びシンボル列に基づいて、FEC演算用バイナリ列を取得する様子を示している。
図２Aには、14B8Q変換による変換対象として、１４ビットb0乃至b13により構成されるバイナリ列が示されている。
図２Bには、14B8Q変換による変換結果として、８つのシンボル値q0乃至q7により構成されるシンボル列が示されている。
図２Cには、図２Bに示されるシンボル列が、FEC演算用のバイナリ列に変換された変換結果として、FEC演算バイナリ列が示されている。
１４ビットb0乃至b13のバイナリ列に対して、14B8Q変換を行い、その14B8Q変換により得られる８つのシンボル値q0乃至q7により構成されるシンボル列を取得する。
そして、シンボル列を構成する各シンボル値q0乃至q7を、それぞれ、２ビットb0及びb1（図２Cに示す）に変換する。この変換により、シンボル列を構成するシンボル値q0乃至q7が、１６ビットのFEC演算用バイナリ列に変換される。
これにより、１５個のシンボル列から、２４０ビットのFEC演算用バイナリ列が得られることとなり、得られた２４０ビットのFEC演算用バイナリ列に基づいて、例えば、８ビットの誤り訂正情報（図１に示す「8B(FEC)」）が取得される。
ここで、８ビットの誤り訂正情報を、１５個のシンボル列に付加して送信するために、８ビットの誤り訂正情報に対して、14B8Q変換を行なう必要がある。
なお、14B8Q変換は、１４ビットにより構成されるバイナリ列を、８つのシンボル値により構成されるシンボル列に変換するものである。
したがって、８ビットの誤り訂正情報の先頭に、６ビットのパディングデータ（値０の６ビットデータ）を付加し、その結果得られる１４ビットのバイナリ列に対して、14B8Q変換を行ない、その結果得られるシンボル列（図１に示す「８QuiFEC」）を、FECシンボル列として取得する。
そして、ビデオ信号等のデータを表すバイナリ列に対応する１５個のシンボル列（図１に示す「８Qui」）に、誤り訂正情報に対応する１個のFECシンボル列（図１に示す「８Qui FEC」）を付加したものを、伝送信号とする。
この伝送信号は、信号線や電源線を介して、本体からディスプレイに供給される。
なお、この伝送信号に含まれる１５個のシンボル列において、シンボル列を構成する８つのシンボル値を加算して得られる加算値は、０となるようになっている。また、伝送信号に含まれる１個のFECシンボル列において、FECシンボル列を構成する８つのシンボル値を加算して得られる加算値は、０となるようになっている。
したがって、この伝送信号は直流成分を含まないものとなるため、例えば、本体側において、伝送信号を、電力としての電流に重畳し、その結果得られる重畳信号を、電源線を介して伝送したとしても、ディスプレイ側において、伝送信号が表すデータを損なうことなく、電流と伝送信号とを容易に分離することができる。
また、本出願人により既に出願済みの発明によれば、誤り訂正情報としてのFECシンボル列を伝送信号に含ませるようにしたので、伝送信号に含まれる１５個のシンボル列に対して、伝送路で生じる１レベル程度の誤り（シンボル列を構成する各シンボル値が、１だけ変化してしまう誤り）を訂正することができる。
このため、本出願人により既に出願済みの発明によれば、シリアル伝送時の伝送信号に生じる誤りを訂正できるので、伝送信号の伝送品質を向上させることが可能となる。
ところで、図１では、８ビットの誤り訂正情報に、６ビットのパディングデータを付加して、14B8Q変換により変換するようにしている。
ここで、６ビットのパディングデータに代えて、本体からディスプレイに供給するためのビデオ信号等のデータを付加することが考えられる。しかしながら、この場合、ディスプレイ側において、14B8Q変換とは逆の変換を行なって、８ビットの誤り訂正情報を取得する場合に、８ビットの誤り訂正情報を正確に取得することができなくなってしまう。
そこで、本出願人は、冗長なデータである６ビットのパディングデータに代えて、ビデオ信号等のデータを付加したとしても、ディスプレイ側において８ビットの誤り訂正情報を正確に取得可能な伝送信号を生成するようにして、より効率的にデータを供給するようにした。
＜２．第１の実施の形態＞
次に、図３は、第１の実施の形態についての概要を示している。
なお、第１の実施の形態において、８ビットの誤り訂正情報を生成するところまでは、図１及び図２を参照して行なった説明と同じである。
すなわち、第１の実施の形態において、以下の点が発明のポイント部分であり、図１及び図２を参照して行なった説明と異なる部分である。
具体的には、第１の実施の形態において、図３下側に示されるように、８ビットの誤り訂正情報に対して、８ビットを６つのシンボル値に変換する８B６Q変換を行う点、及び低速データを表す２ビット（図３に示す「2B(低速)」）に対して、２ビットを２つのシンボル値に変換する２B２Q変換を行う点が異なる。
なお、低速データとは、14B8Q変換により変換されて伝送されるデータよりもデータ量が少ないデータをいう。また、14B8Q変換により変換されて伝送されるデータを、低速データに対して、高速データということとする。
このため、第１の実施の形態では、14B8Q変換により、高速データを表す複数のビットが、１４ビット単位で変換される。以下において、14B8Q変換により得られる８つのシンボル値により構成されるシンボル列を、高速シンボル列ということとする。
また、第１の実施の形態において、８B６Q変換の結果得られる６つのシンボル値により構成されるシFECシンボル列（図３に示す「６Qui FEC」）に、２B２Q変換の結果得られる低速シンボル列（図３に示す「2Qui低速」）を付加して得られるFEC低速シンボル列（図３に示す「6Qui FEC+2Qui低速」）を、１５個の高速シンボル列（図３に示す「8Qui高速」）に付加したものを、伝送信号とする点が異なる。
図４は、第１の実施の形態であるノート型PC２１の構成例を示している。
このノート型PC２１は、送信部４１及び受信部４２により構成される。なお、送信部４１は、ノート型PC２１における本体に相当し、受信部４２は、ノート型PC２１におけるディスプレイに相当する。そして、送信部４１と受信部４２とは、ビデオ信号等を供給するための信号線の他、電源を供給するための電源線等により接続されている。
送信部４１は、14B8Q変換部６１、バイナリ列変換部６２、FEC演算部６３、8B6Q変換部６４、2B2Q変換部６５、2Q付加部６６、重畳部６７、及び電源供給部６８により構成される。
送信部４１は、供給されるデータを、送信部４１から受信部４２に伝送するための伝送信号に変換する。そして、送信部４１は、その伝送信号を電流に重畳して得られる重畳信号を、電源線を介して受信部４２に送信する。
なお、第１の実施の形態では、送信部４１が、伝送信号を電流に重畳し、その結果得られる重畳信号を、電源線を介して受信部４２に送信することを前提にして説明を行なうが、伝送信号の送信方法はこれに限定されない。
すなわち、例えば、第１の実施の形態では、伝送信号を、信号線を介して受信部４２に送信するようにしてもよい。このことは、後述する第２の実施の形態でも同様である。
14B8Q変換部６１は、供給される高速データを表す複数のビットにより構成される高速バイナリ列を、１４ビット毎の高速バイナリ列に分割する。そして、14B8Q変換部６１は、その分割により得られる１４ビットの高速バイナリ列を、それぞれ、８つのシンボル値により構成される高速シンボル列に変換する14B8Q変換を行なう。
なお、第１の実施の形態において、シンボル値とは、例えば、５つの値{-2,-1,0,1,2}のうちのいずれかの値をいう。
14B8Q変換部６１は、14B8Q変換において用いられる変換テーブルを、内蔵するメモリ（図示せず）に予め保持している。
次に、図５乃至図８を参照して、14B8Q変換部６１が行なう14B8Q変換において用いられる変換テーブルを説明する。なお、第１の実施の形態では、変換テーブルとして、Ａテーブル、Ｂテーブル、Ｃテーブル、及びＤテーブルが用いられる。
図５は、１４ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットの値が「00」である場合、14B8Q変換に用いられるＡテーブルを示している。
図５に示されるＡテーブルにおいて、左から１番の欄には、５ビットにより構成されるバイナリ列が示されている。また、左から２乃至５番目の欄には、左から１番目の欄に記載されたバイナリ列を変換して得られる４つのシンボル値により構成されるシンボル列が示されている。
さらに、左から６番の欄には、５ビットにより構成されるバイナリ列が示されている。また、左から７乃至１０番目の欄には、左から６番目の欄に記載されたバイナリ列を変換して得られる４つのシンボル値により構成されるシンボル列が示されている。このことは、後述する図６乃至図８においても同様である。
図５に示されるＡテーブルは、変換により得られる４つのシンボル値の総和が０となるようになっている。
図６は、１４ビットのバイナリ列を構成する各ビットのうち、上位２ビットの値が「01」又は「10」のいずれかである場合、14B8Q変換に用いられるＢテーブルを示している。
なお、図６に示されるＢテーブルは、変換により得られる４つのシンボル値の総和が１となるようになっている。
図７及び図８は、１４ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットの値が「11」である場合、14B8Q変換に用いられるＣテーブル及びＤテーブルを示している。
なお、図７に示されるＣテーブルは、変換により得られる４つのシンボル値の総和が２となるようになっている。
また、図８に示されるＤテーブルは、変換により得られる４つのシンボル値の総和が３となるようになっている。
次に、図９乃至図１１を参照して、図５のＡテーブルを用いた14B8Q変換、図６のＢテーブルを用いた14B8Q変換、並びに、図７のＣテーブル及び図８のＤテーブルを用いた14B8Q変換について説明する。
図９は、１４ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットが「00」である場合に行われる、Ａテーブルを用いた14B8Q変換の詳細を示している。
図９上側には、１４ビットb0乃至b13により構成される高速バイナリ列が示されている。また、図９下側には、８つのシンボル値q0乃至q7により構成される高速シンボル列が示されている。このことは、後述する図１０及び図１１についても同様である。
14B8Q変換部６１は、Ａテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、５ビットb0乃至b4を、４つのシンボル値q0'乃至q3'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb5の値が０又は１のいずれであるのかを判定し、１ビットb5の値が１であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの符号を反転する。そして、14B8Q変換部６１は、符号を判定して新たに得られた４つのシンボル値q0乃至q3を最終的な変換結果として取得する。
また、14B8Q変換部６１は、１ビットb5の値が０であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの符号を反転せずに、４つのシンボル値q0'乃至q3'を、最終的な変換結果である４つのシンボル値q0乃至q3として取得する。
さらに、14B8Q変換部６１は、Ａテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、５ビットb6乃至b10を、４つのシンボル値q4'乃至q7'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値が０又は１のいずれであるのかを判定し、１ビットb11の値が１であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの符号を反転する。そして、14B8Q変換部６１は、符号を判定して新たに得られた４つのシンボル値q4乃至q7を最終的な変換結果として取得する。
また、14B8Q変換部６１は、１ビットb11の値が０であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの符号を反転せずに、４つのシンボル値q4'乃至q7'を、最終的な変換結果である４つのシンボル値q4乃至q7として取得する。
このようにして、14B8Q変換部６１は、Ａテーブルを用いて、１４ビットb0乃至b13を、８つのシンボル値q0乃至q7に変換する。いまの場合、８つのシンボル値q0乃至q7において、４つのシンボル値q0乃至q3の総和は０であり、４つのシンボル値q4乃至q7の総和は０である。
したがって、８つのシンボル値q0乃至q7の総和も０となっている。このため、８つのシンボル値q0乃至q7により構成される高速シンボル列は、直流成分を含まないものとなる。
次に、図１０は、１４ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットが「01」又は「10」である場合に行われる、Ｂテーブルを用いた14B8Q変換の詳細を示している。
14B8Q変換部６１は、Ｂテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、５ビットb0乃至b4を、４つのシンボル値q0'乃至q3'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb5の値が０又は１のいずれであるのかを判定し、１ビットb5の値が１であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの順序を反転する。
具体的には、例えば、14B8Q変換部６１は、１ビットb5の値が１であると判定した場合、４つのシンボル値q0'乃至q3'の各値が（q0',q1',q2',q3'）=（-2,-1,0,1）であるとき、（q0',q1',q2',q3'）=（-2,-1,0,1）を、（q0',q1',q2',q3'）=（1,0,-1,-2）に変換する。
なお、14B8Q変換部６１は、１ビットb5の値が０であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの順序についての反転を行わない。
そして、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12の値に応じて、以下に示される処理を行なう。
すなわち、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12が「01」である場合、４つのシンボル値q0'乃至q3'それぞれの符号を反転する。14B8Q変換部６１は、符号を反転して得られる新たな４つのシンボル値q0乃至q3を、最終的な変換結果として取得する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12が「01」ではない場合、すなわち、「10」である場合、４つのシンボル値q0'乃至q3'それぞれの符号を反転せずに、４つのシンボル値q0'乃至q3'を、最終的な変換結果であるq0乃至q3として取得する。
さらに、14B8Q変換部６１は、Ｂテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、５ビットb6乃至b10を、４つのシンボル値q4'乃至q7'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値が０又は１のいずれであるのかを判定し、１ビットb11の値が１であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの順序を反転する。
なお、14B8Q変換部６１は、１ビットb11の値が０であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの順序についての反転を行わない。
そして、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12の値に応じて、以下に示される処理を行なう。
すなわち、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12が「10」である場合、４つのシンボル値q4'乃至q7'それぞれの符号を反転する。14B8Q変換部６１は、符号を反転して得られる新たな４つのシンボル値q4乃至q7を、最終的な変換結果として取得する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12が「10」ではない場合、すなわち、「01」である場合、４つのシンボル値q4'乃至q7'それぞれの符号を反転せずに、４つのシンボル値q4'乃至q7'を、最終的な変換結果であるq4乃至q7として取得する。
このようにして、14B8Q変換部６１は、Ｂテーブルを用いて、１４ビットb0乃至b13を、８つのシンボル値q0乃至q7に変換する。いまの場合、８つのシンボル値q0乃至q7において、４つのシンボル値q0乃至q3の総和は１又は−１となっている。
また、４つのシンボル値q0乃至q3の総和が１であるとき、４つのシンボル値q4乃至q7の総和は−１となっており、４つのシンボル値q0乃至q3の総和が−１であるとき、４つのシンボル値q4乃至q7の総和は１となっている。
したがって、８つのシンボル値q0乃至q7の総和も０となっている。このため、８つのシンボル値q0乃至q7により構成される高速シンボル列は、直流成分を含まないものとなる。
次に、図１１は、１４ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットが「11」である場合に行われる、Ｃテーブル又はＤテーブルの一方を用いた14B8Q変換の詳細を示している。
14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb10の値が０又は１のいずれであるのかを判定し、その判定結果に基づいて、Ｃテーブル又はＤテーブルのうちのいずれかを、14B8Q変換に用いる変換テーブルに決定する。
すなわち、例えば、14B8Q変換部６１は、１ビットb10の値が０であると判定した場合にはＣテーブルを、１ビットb10の値が１であると判定した場合にはＤテーブルを、14B8Q変換に用いる変換テーブルに決定する。
14B8Q変換部６１は、決定した変換テーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、４ビットb0乃至b3を、４つのシンボル値q0'乃至q3'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb4の値が０又は１のいずれであるのかを判定し、１ビットb4の値が１であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの順序を反転する。
なお、14B8Q変換部６１は、１ビットb4の値が０であると判定した場合、変換により得られた４つのシンボル値q0'乃至q3'それぞれの順序についての反転を行わない。
そして、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値に応じて、以下に示される処理を行なう。
すなわち、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値が０又は１のいずれであるかを判定し、１ビットb11の値が１であると判定した場合、４つのシンボル値q0'乃至q3'それぞれの符号を反転する。14B8Q変換部６１は、符号を反転して得られる新たな４つのシンボル値q0乃至q3を、最終的な変換結果として取得する。
また、14B8Q変換部６１は、１ビットb11の値が０であると判定した場合、４つのシンボル値q0'乃至q3'それぞれの符号を反転せずに、４つのシンボル値q0'乃至q3'を、最終的な変換結果であるq0乃至q3として取得する。
さらに、14B8Q変換部６１は、決定した変換テーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、４ビットb5乃至b8を、４つのシンボル値q4'乃至q7'に変換する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb9の値が０又は１のいずれであるのかを判定し、１ビットb9の値が１であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの順序を反転する。
なお、14B8Q変換部６１は、１ビットb9の値が０であると判定した場合、変換により得られた４つのシンボル値q4'乃至q7'それぞれの順序についての反転を行わない。
そして、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値に応じて、以下に示される処理を行なう。
すなわち、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値が０であると判定している場合、４つのシンボル値q4'乃至q7'それぞれの符号を反転する。14B8Q変換部６１は、符号を反転して得られる新たな４つのシンボル値q4乃至q7を、最終的な変換結果として取得する。
また、14B8Q変換部６１は、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11の値が１であると判定している場合、４つのシンボル値q4'乃至q7'それぞれの符号を反転せずに、４つのシンボル値q4'乃至q7'を、最終的な変換結果であるq4乃至q7として取得する。
このようにして、14B8Q変換部６１は、決定した変換テーブルを用いて、１４ビットb0乃至b13を、８つのシンボル値q0乃至q7に変換する。いまの場合、変換テーブルとしてＣテーブルを用いているときには、８つのシンボル値q0乃至q7において、４つのシンボル値q0乃至q3の総和は２又は−２となっている。
そして、４つのシンボル値q0乃至q3の総和が２であるとき、４つのシンボル値q4乃至q7の総和は−２となっており、４つのシンボル値q0乃至q3の総和が−２であるとき、４つのシンボル値q4乃至q7の総和は２となっている。
したがって、８つのシンボル値q0乃至q7の総和も０となっている。このため、８つのシンボル値q0乃至q7により構成される高速シンボル列は、直流成分を含まないものとなる。このことは、変換テーブルとしてＤテーブルを用いているときにも同様である。
図１に戻り、14B8Q変換部６１は、14B8Q変換により得られた８つのシンボル値q0乃至q7により構成される高速シンボル列を、バイナリ列変換部６２及び重畳部６７に供給する。
バイナリ列変換部６２は、14B8Q変換部６１からの高速シンボル列をFEC演算用バイナリ列に変換する際に用いる変換テーブルを、内蔵するメモリ（図示せず）に予め保持している。なお、FEC演算用バイナリ列とは、８ビットの誤り訂正情報を生成するためのバイナリ値を表す。
図１２は、バイナリ列変換部６２が保持する変換テーブルの一例を示している。
図１２に示される変換テーブルにおいて、左側の欄には、高速シンボル列を構成する各シンボル値が示されている。また、右側の欄には、シンボル値を変換して得られるバイナリ値が示されている。
バイナリ列変換部６２は、予め保持している、図１２に示されるような変換テーブルに基づいて、14B8Q変換部６１からの高速シンボル列を構成する各シンボル値q0乃至q7を、２ビットのバイナリ値に変換し、その結果得られる１６ビットのFEC演算用バイナリ列を、FEC演算部６３に供給する。
FEC演算部６３は、バイナリ列変換部６２からの、１６ビットのFEC演算用バイナリ列を取得する。そして、FEC演算部６３は、１５個のFEC演算用バイナリ列を取得したことに対応して、１５個のFEC演算用バイナリ列（２４０（=１６×１５）ビットのFEC演算用バイナリ列）に基づいて、例えばBCH(248,240)によるFEC演算を行い、その結果得られる８ビットの誤り訂正情報を、8B6Q変換部６４に供給する。
8B6Q変換部６４は、内蔵するメモリ（図示せず）に予め保持している変換テーブルに基づいて、FEC演算部６３からの、８ビットの誤り訂正情報としてのFECバイナリ列を、６つのシンボル値により構成されるFECシンボル列に変換する8B6Q変換を行なう。
次に、図１３は、8B6Q変換部６４が予め保持している変換テーブルの一例を示している。
図１３に示される変換テーブルにおいて、左側の欄には、４ビットのバイナリ列が示されており、右側の欄には、４ビットのバイナリ列を変換して得られる３つのシンボル値により構成されるシンボル列が示されている。
なお、図１３に示される変換テーブルは、変換により得られる３つのシンボル値の総和が０となるようになっている。
例えば、8B6Q変換部６４は、図１４に示されるように、FEC演算部６３からの、８ビットの誤り訂正情報としてのFECバイナリ列を構成する各ビットb0乃至b7を、下位４ビットb0乃至b3、及び上位４ビットb4乃至n7に分割する。
そして、8B6Q変換部６４は、予め保持している、図１３に示されるような変換テーブルに基づいて、下位４ビットb0乃至n3を３つのシンボル値q0乃至q2に変換するとともに、上位４ビットb4乃至n7を３つのシンボル値q3乃至q5に変換する。
8B6Q変換部６４は、8B6Q変換により得られる６つのシンボル値q0乃至q5により構成されるFECシンボル列を、2Q付加部６６に供給する。
2B2Q変換部６５には、低速データが供給される。また、2B2Q変換部６５は、図１５に示されるような変換テーブルを、内蔵するメモリ（図示せず）に予め保持している。
次に、図１５は、2B2Q変換部６５が予め保持する変換テーブルの一例を示している。
図１５に示される変換テーブルにおいて、左側の欄には、２ビットのバイナリ列が示されており、右側の欄には、２ビットのバイナリ列を変換して得られる２つのシンボル値により構成されるシンボル列が示されている。
なお、図１５に示される変換テーブルは、変換により得られる２つのシンボル値の総和が０となるようになっている。
2B2Q変換部６５は、供給される低速データを表す複数のビットにより構成される低速バイナリ列を、２ビットの低速バイナリ列に分割する。そして、2B2Q変換部６５は、予め保持している、図１５に示されるような変換テーブルに基づいて、分割により得られる２ビットの低速バイナリ列を、２つのシンボル値により構成される低速シンボル列に変換する2B2Q変換を行なう。
2B2Q変換部６５は、2B2Q変換により得られ低速シンボル列を、2Q付加部６６に供給する。
2Q付加部６６は、8B6Q変換部６４からの、６つのシンボル値により構成されるFECシンボル列の後ろに、2B2Q変換部６５からの、２つのシンボル値により構成される低速シンボル列を付加し、その結果得られる８つのシンボル値により構成されるFEC低速シンボル列を、重畳部６７に供給する。
重畳部６７は、14B8Q変換部６１からの１５個の高速シンボル列の後ろに、2Q付加部６６からのFEC低速シンボル列を付加し、１５個の高速シンボル列とFEC低速シンボル列とにより構成される伝送信号を生成する。
そして、重畳部６７は、電源供給部６８からの電流に対して、生成した伝送信号を重畳し、その結果得られる重畳信号を、電源線を介して受信部４２の分離部８１に供給する。
なお、14B8Q変換部６１からの各高速シンボル列を構成する８つのシンボル値の総和は０となっている。また、2Q付加部６６からのFEC低速シンボル列は、シンボル値の総和が０となるFECシンボル列、及びシンボル値の総和が０となる低速シンボル列により構成される。
このため、重畳部６７は、直流成分を含まない伝送信号を、電源としての電流に重畳して得られる重畳信号を、電源線を介して受信部４２の分離部８１に供給するものとなる。
電源供給部６８は、例えばバッテリ等であり、14B8Q変換部６１乃至重畳部６７に電力を供給する。また、電源供給部６８は、受信部４２に対して電力を供給するために、電力としての電流を、重畳部６７に供給する。
受信部４２は、分離部８１、8B6Q逆変換部８２、14B8Q逆変換部８３、誤り訂正部８４、2B2Q逆変換部８５、及び信号処理部８６により構成される。
分離部８１は、重畳部６７からの重畳信号を受信し、受信した重畳信号を、各種のフィルタを用いて、電流と伝送信号とに分離する。そして、分離部８１は、分離により得られる電流を、電力として、8B6Q逆変換部８２、14B8Q逆変換部８３、誤り訂正部８４、2B2Q逆変換部８５、及び信号処理部８６に供給する。
また、分離部８１は、分離により得られた伝送信号を構成する各シンボル値の個数に基づいて、伝送信号から１５個の高速シンボル列を抽出し、14B8Q逆変換部８３に供給する。
具体的には、例えば、分離部８１は、分離により得られた伝送信号を構成する各シンボル値のうち、１番目（先頭）に存在するシンボル値から、１２０(=８×１５)番目に存在するシンボル値までを、１５個の高速シンボル列として抽出して、14B8Q逆変換部８３に供給する。
また、分離部８１は、分離により得られた伝送信号を構成する各シンボル値の個数に基づいて、伝送信号に含まれるFEC低速シンボル列を構成する８つのシンボル値のうち、先頭から６つのシンボル値を、FECシンボル列として抽出し、残りの２つのシンボル値を、低速シンボル列として抽出する。
具体的には、例えば、分離部８１は、分離により得られた伝送信号を構成する各シンボル値のうち、１２１番目に存在するシンボル値から、１２６番目に存在するシンボル値までを、FECシンボル列として抽出し、１２７番目及び１２８番目に存在するシンボル値を、低速シンボル列として抽出する。
そして、分離部８１は、抽出されたFECシンボル列を、8B6Q逆変換部８２に供給し、抽出された低速シンボル列を、2B2Q逆変換部８５に供給する。
なお、第１の実施の形態において、送信部４１の重畳部６７が、伝送信号を、信号線を介して受信部４２に送信するようにした場合には、受信部４２の分離部８１は、重畳部６７から信号線を介して送信されてくる伝送信号を受信するものとなる。
この場合、分離部８１は、受信した重畳信号から分離された伝送信号に対して行った処理と同様の処理を行ない、受信した伝送信号から、１５個の高速シンボル列、FECシンボル列、及び低速シンボル列を抽出する。そして、分離部８１は、抽出した１５個の高速シンボル列を14B8Q逆変換部８３に、抽出したFECシンボル列を8B6Q逆変換部８２に、抽出した低速シンボル列を2B2Q逆変換部８５に、それぞれ供給する。
8B6Q逆変換部８２は、分離部８１からのFECシンボル列を構成する６つのシンボル値に対して、8B6Q変換部６４が行なった8B6Q変換とは逆の変換（8B6Q逆変換）を行なう。
すなわち、例えば、8B6Q逆変換部８２は、8B6Q変換部６４が保持しているものと同一の変換テーブル（図１３）を、内蔵するメモリ（図示せず）に予め保持している。そして、8B6Q逆変換部８２は、予め保持している変換テーブルに基づいて、分離部８１からのFECシンボル列を、対応する８ビットのFECバイナリ列に変換する8B6Q逆変換を行なう。
この8B6Q逆変換により、分離部８１からの６つのシンボル値により構成されるFECシンボル列が、８ビットのFECバイナリ列、つまり、FEC演算部６３で生成された８ビットの誤り訂正情報に変換される。
8B6Q逆変換部８２は、8B6Q逆変換により得られる８ビットの誤り訂正情報を、誤り訂正部８４に供給する。
14B8Q逆変換部８３は、14B8Q変換部６１が保持しているものと同一の変換テーブル（Ａテーブル、Ｂテーブル、Ｃテーブル、及びＤテーブル）を、内蔵するメモリ（図示せず）に予め保持している。
14B8Q逆変換部８３は、予め保持している変換テーブルに基づいて、分離部８１からの１５個の高速シンボル列それぞれに対して、14B8Q変換部６１が行なった14B8Q変換とは逆の変換（14B8Q逆変換）を行なう。
すなわち、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値のうち、前半の４つのシンボル値、又は後半の４つのシンボル値のいずれかの加算絶対値を算出し、その算出により得られる加算絶対値に基づいて、14B8Q逆変換に用いる変換テーブルを決定する。
具体的には、例えば、14B8Q逆変換部８３は、分離部８１から、高速シンボル列を構成する８シンボル値（-2,-1,1,2,-2,-1,2,1）が供給された場合、高速シンボル列を構成する８シンボル値（-2,-1,1,2,-2,-1,2,1）のうち、例えば、前半の４つのシンボル値（-2,-1,1,2）それぞれを加算して得られる加算絶対値０（=|-2-1+1+2|）を算出する。
そして、14B8Q逆変換部８３は、算出した加算絶対値に基づいて、14B8Q逆変換に用いる変換テーブルを決定する。すなわち、例えば、14B8Q逆変換部８３は、加算絶対値が０である場合、Ａテーブルに決定し、加算絶対値が１である場合、Ｂテーブルに決定する。また、例えば、分離部８１は、加算絶対値が２である場合、Ｃテーブルに決定し、加算絶対値が３である場合、Ｄテーブルに決定する。
[Ａテーブルを用いた14B8Q逆変換]
次に、14B8Q逆変換部８３が、Ａテーブルを変換テーブルとして決定した場合に行う14B8Q逆変換について説明する。
14B8Q逆変換部８３は、加算絶対値が０であると判定して、変換テーブルとしてＡテーブルを決定したため、14B8Q逆変換の変換結果である高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12を、「00」に決定する。
また、14B8Q逆変換部８３は、予め保持しているＡテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１２ビットb0乃至b11を決定する。
すなわち、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ａテーブルに含まれている場合、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb5を「0」に決定する。
そして、14B8Q逆変換部８３は、予め保持しているＡテーブルに基づいて、下位４つのシンボル値q0乃至q3を、対応する５ビットに変換し、その変換結果を、５ビットb0乃至b4として決定する。
また、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ａテーブルに含まれていない場合、下位４つのシンボル値q0乃至q3を、Ａテーブルに含まれているものと同一の４つのシンボル値となるように変更する。
すなわち、例えば、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転を行ない、Ａテーブルに含まれているものと同一の４つのシンボル値に変更する。そして、14B8Q逆変換部８３は、予め保持しているＡテーブルに基づいて、変更後の下位４つのシンボル値q0乃至q3を、対応する５ビットに変換し、その変換結果を、５ビットb0乃至b4として決定する。さらに、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転を行ったことに対応して、１ビットb5を「1」に決定する。
14B8Q逆変換部８３は、上位４つのシンボル値q4乃至q7に対して、上位４つのシンボル値q0乃至q3に対して行なった処理と同様の処理を行い、６ビットb6乃至11を決定する。
[Ｂテーブルを用いた14B8Q逆変換]
次に、14B8Q逆変換部８３が、Ｂテーブルを変換テーブルとして決定した場合に行う14B8Q逆変換について説明する。
14B8Q逆変換部８３は、予め保持しているＢテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13を決定する。
すなわち、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ｂテーブルに含まれている場合、高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12を「10」に決定し、１ビットb5を「0」に決定する。
そして、14B8Q逆変換部８３は、予め保持しているＢテーブルに基づいて、下位４つのシンボル値q0乃至q3を、対応する５ビットに変換し、その変換結果を、５ビットb0乃至b4として決定する。
また、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ｂテーブルに含まれていない場合、下位４つのシンボル値q0乃至q3を、Ｂテーブルに含まれているものと同一の４つのシンボル値となるように変換する。
すなわち、例えば、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転又は順序の反転の少なくとも一方を行ない、Ｂテーブルに含まれているものと同一の４つのシンボル値に変更する。そして、14B8Q逆変換部８３は、予め保持しているＢテーブルに基づいて、変更後の下位４つのシンボル値q0乃至q3を、対応する５ビットに変換し、その変換結果を、５ビットb0乃至b4として決定する。
また、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転を行なったときには、上位２ビットb13及びb12を「01」に決定し、符号の反転を行なっていないときには、上位２ビットb13及びb12を「10」に決定する。
さらに、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、順序の反転を行なったときには、１ビットb5を「1」に決定し、順序の反転を行なっていないときには、１ビットb5を「0」に決定する。
14B8Q逆変換部８３は、上位４つのシンボル値q4乃至q7に対して、下位４つのシンボル値q0乃至q3に対して行なった処理と同様の処理を行い、６ビットb6乃至11を決定する。
[Ｃテーブルを用いた14B8Q逆変換]
次に、14B8Q逆変換部８３が、Ｃテーブルを変換テーブルとして決定した場合に行う14B8Q逆変換について説明する。
14B8Q逆変換部８３は、加算絶対値が２であると判定して、変換テーブルとしてＣテーブルを決定したため、14B8Q逆変換の変換結果である高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12を、「11」に決定するとともに、１ビットb10を「0」に決定する。
14B8Q逆変換部８３は、予め保持しているＣテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、残りの１ビットb11及び１０ビットb0乃至b9を決定する。
すなわち、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ｃテーブルに含まれている場合、高速バイナリ列を構成する１４ビットb0乃至b13のうち、１ビットb11を「0」に決定し、１ビットb4を「0」に決定する。
そして、14B8Q逆変換部８３は、予め保持しているＣテーブルに基づいて、下位４つのシンボル値q0乃至q3を、対応する４ビットに変換し、その変換結果を、４ビットb0乃至b3として決定する。
また、例えば、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7のうち、下位４つのシンボル値q0乃至q3が、Ｃテーブルに含まれていない場合、下位４つのシンボル値q0乃至q3を、Ｃテーブルに含まれているものと同一の４つのシンボル値となるように変換する。
すなわち、例えば、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転又は順序の反転の少なくとも一方を行ない、Ｃテーブルに含まれているものと同一の４つのシンボル値に変更する。そして、14B8Q逆変換部８３は、予め保持しているＣテーブルに基づいて、変更後の下位４つのシンボル値q0乃至q3を、対応する４ビットに変換し、その変換結果を、４ビットb0乃至b3として決定する。
また、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、符号の反転を行なったときには、１ビットb11を「1」に決定し、符号の反転を行なっていないときには、１ビットb11を「0」に決定する。
さらに、14B8Q逆変換部８３は、下位４つのシンボル値q0乃至q3に対して、順序の反転を行なったときには、１ビットb4を「1」に決定し、順序の反転を行なっていないときには、１ビットb4を「0」に決定する。
14B8Q逆変換部８３は、上位４つのシンボル値q4乃至q7に対して、下位４つのシンボル値q0乃至q3に対して行なった処理と同様の処理を行い、５ビットb5乃至9を決定する。
[Ｄテーブルを用いた14B8Q逆変換]
次に、14B8Q逆変換部８３が、Ｄテーブルを変換テーブルとして決定した場合に行う14B8Q逆変換について説明する。
14B8Q逆変換部８３は、加算絶対値が３であると判定して、変換テーブルとしてＤテーブルを決定したため、14B8Q逆変換の変換結果である高速バイナリ列を構成する１４ビットb0乃至b13のうち、上位２ビットb13及びb12を、「11」に決定するとともに、１ビットb10を「1」に決定する。
そして、14B8Q逆変換部８３は、変換テーブルとしてＣテーブルを決定した場合と同様にして、予め保持しているＤテーブルに基づいて、高速バイナリ列を構成する１４ビットb0乃至b13のうち、残りの１ビットb11及び１０ビットb0乃至b9を決定する。
このようにして、14B8Q逆変換部８３は、分離部８１からの高速シンボル列を構成する８つのシンボル値q0乃至q7に対して、14B8Q逆変換を行う。そして、14B8Q逆変換部８３は、その結果得られる１４ビットb0乃至b13の高速バイナリ列を、誤り訂正部８４に供給する。
これにより、14B8Q逆変換部８３は、１５個の高速バイナリ列を、誤り訂正部８４に供給することとなる。
誤り訂正部８４は、14B8Q逆変換部８３からの１５個の高速バイナリ列を、高速データとして取得する。
誤り訂正部８４は、8B6Q逆変換部８２からの誤り訂正情報に基づいて、取得した高速データについての誤り訂正を行い、誤り訂正後の高速データを、信号処理部８６に供給する。
2B2Q逆変換部８５は、2B2Q変換部６５が保持しているものと同一の変換テーブル（図１５）を、内蔵するメモリ（図示せず）に予め保持している。
2B2Q逆変換部８５は、予め保持している変換テーブルに基づいて、分離部８１からの２つのシンボル値により構成される低速シンボル列に対して、2B2Q変換部６５が行なった2B2Q変換とは逆の変換（2B2Q逆変換）を行なう。
そして、2B2Q逆変換部８５は、2B2Q逆変換により得られる２ビットの低速バイナリ列、つまり、低速データを、信号処理部８６に供給する。
信号処理部８６は、誤り訂正部８４からの高速データ、及び2B2Q逆変換部８５からの低速データに基づいて、所定の処理を行なう。すなわち、例えば、信号処理部８６は、誤り訂正部８４からの高速データや、2B2Q逆変換部８５からの低速データが、ビデオ信号である場合、図示せぬディスプレイ等に、ビデオ信号に対応する画像を表示させる。
[送信部４１についての動作説明]
次に、図１６のフローチャートを参照して、送信部４１が行なうデータ送信処理について説明する。
このデータ送信処理は、例えば、受信部４２に供給するためのデータとして、14B8Q変換部６１に高速データが、2B2Q変換部６５に低速データが、それぞれ供給されたとき等に開始される。
ステップＳ２１において、14B8Q変換部６１は、供給される高速データを表す複数のビットにより構成される高速バイナリ列を、１４ビット毎の高速バイナリ列に分割し、その分割により得られる１４ビットの高速バイナリ列を、それぞれ、８つのシンボル値に変換する14B8Q変換を行なう。
そして、14B8Q変換部６１は、14B8Q変換により得られた８つのシンボル値q0乃至q7により構成される高速シンボル列を、バイナリ列変換部６２及び重畳部６７に供給する。
ステップＳ２２において、バイナリ列変換部６２は、予め保持している、図１２に示されるような変換テーブルに基づいて、14B8Q変換部６１からの高速シンボル列を構成する各シンボル値q0乃至q7を、２ビットのバイナリ値に変換し、その結果得られる１６ビットのFEC演算用バイナリ列を、FEC演算部６３に供給する。
ステップＳ２３において、FEC演算部６３は、バイナリ列変換部６２からの１６ビットのFEC演算用バイナリ列として、１５個のFEC演算用バイナリ列が供給される毎に、１５個のFEC演算用バイナリ列（２４０（=１６×１５）ビットのFEC演算用バイナリ列）に基づいて、例えばBCH(248,240)によるFEC演算を行い、その結果得られる８ビットのFECバイナリ列（誤り訂正情報）を、8B6Q変換部６４に供給する。
ステップＳ２４において、8B6Q変換部６４は、内蔵するメモリ（図示せず）に予め保持している変換テーブル（図１３）に基づいて、FEC演算部６３からの、８ビットの誤り訂正情報としてのFECバイナリ列を、６つのシンボル値により構成されるFECシンボル列に変換する8B6Q変換を行なう。
そして、8B6Q変換部６４は、8B6Q変換により得られる６つのシンボル値により構成されるFECシンボル列を、2Q付加部６６に供給する。
ステップＳ２５において、供給される低速データを表す複数のビットにより構成される低速バイナリ列を、２ビットの低速バイナリ列に分割する。そして、2B2Q変換部６５は、予め保持している、図１５に示されるような変換テーブルに基づいて、分割により得られる２ビットの低速バイナリ列を、２つのシンボル値により構成される低速シンボル列に変換する2B2Q変換を行なう。
2B2Q変換部６５は、2B2Q変換により得られる２つのシンボル値により構成される低速シンボル列を、2Q付加2Q付加部６６に供給する。
ステップＳ２６において、2Q付加部６６は、8B6Q変換部６４からの、６つのシンボル値により構成されるFECシンボル列の後ろに、2B2Q変換部６５からの、２つのシンボル値により構成される低速シンボル列を付加し、その結果得られる８つのシンボル値により構成されるFEC低速シンボル列を、重畳部６７に供給する。
ステップＳ２７において、重畳部６７は、14B8Q変換部６１からの１５個の高速シンボル列の後ろに、2Q付加部６６からのFEC低速シンボル列を付加し、１５個の高速シンボル列とFEC低速シンボル列とにより構成される伝送信号を生成する。
そして、重畳部６７は、電源供給部６８からの電流に対して、生成した伝送信号を重畳する。
ステップＳ２８において、重畳部６７は、重畳の結果得られる重畳信号を、電源線を介して受信部４２の分離部８１に供給する。以上でデータ送信処理は終了される。
[受信部４２についての動作説明]
次に、図１７のフローチャートを参照して、受信部４２が行なうデータ受信処理について説明する。
このデータ受信処理は、例えば、送信部４１から電源線を介して、重畳信号が供給されたときに開始される。
ステップＳ４１において、分離部８１は、重畳部６７からの重畳信号を受信し、受信した重畳信号を、各種のフィルタを用いて、電流と伝送信号とに分離する。そして、分離部８１は、分離により得られる電流を、電力として、8B6Q逆変換部８２、14B8Q逆変換部８３、誤り訂正部８４、2B2Q逆変換部８５、及び信号処理部８６に供給する。
また、分離部８１は、分離により得られた伝送信号を構成する各シンボル値の個数に基づいて、伝送信号から１５個の高速シンボル列を抽出し、14B8Q逆変換部８３に供給する。
さらに、分離部８１は、分離により得られた伝送信号を構成する各シンボル値の個数に基づいて、伝送信号に含まれるFEC低速シンボル列を構成する８つのシンボル値のうち、先頭から６つのシンボル値を、FECシンボル列として抽出し、残りの２つのシンボル値を、低速シンボル列として抽出する。
そして、分離部８１は、抽出されたFECシンボル列を、8B6Q逆変換部８２に供給し、抽出された低速シンボル列を、2B2Q逆変換部８５に供給する。
ステップＳ４２において、8B6Q逆変換部８２は、分離部８１からの６つのシンボル値により構成されるFECシンボル列に対して、8B6Q逆変換を行ない、その8B6Q逆変換により得られる８ビットのFECバイナリ列である誤り訂正情報を、誤り訂正部８４に供給する。
ステップＳ４３において、14B8Q逆変換部８３は、予め保持している変換テーブルに基づいて、分離部８１からの１５個の高速シンボル列それぞれに対して、14B8Q逆変換を行ない、その14B8Q逆変換により得られる１４ビットb0乃至b13の高速バイナリ列を、誤り訂正部８４に供給する。
ステップＳ４４において、誤り訂正部８４は、14B8Q逆変換部８３から順次供給される１４ビットの高速バイナリ列において、１５個の高速バイナリ列を、高速データとして取得する。
誤り訂正部８４は、8B6Q逆変換部８２からの誤り訂正情報に基づいて、取得した高速データについての誤り訂正を行い、誤り訂正後の高速データを、信号処理部８６に供給する。
ステップＳ４５において、2B2Q逆変換部８５は、予め保持している変換テーブルに基づいて、分離部８１からの２つのシンボル値により構成される低速シンボル列に対して、2B2Q逆変換を行ない、その2B2Q逆変換により得られる２ビットの低速バイナリ列、つまり、低速データを、信号処理部８６に供給する。
ステップＳ４６において、信号処理部８６は、誤り訂正部８４からの高速データ、及び2B2Q逆変換部８５からの低速データに基づいて、所定の処理を行なう。以上でデータ受信処理は終了される。
以上説明したように、データ送信処理では、高速シンボル列を構成する各シンボル値の総和が０となるとともに、FEC低速シンボル列を構成する各シンボル値の総和が０となるように、高速シンボル列及びFEC低速シンボル列により構成される伝送信号を生成するようにしたので、直流成分を含まない伝送信号を生成することができる。
このため、データ送信処理において、電流に、伝送信号を重畳して得られる重畳信号を、電源線を介して、受信部４２に送信した場合、データ受信処理において、受信した重畳信号に対して、各種のフィルタを用いることで、伝送信号と電流とに容易に分離できるものとなる。
したがって、１本の電源線を介して、電力としての電流の他、伝送信号を送信することができるので、電源線により電力としての電流のみを供給する場合と比較して、信号線の本数を少なくすることが可能となる。
また、例えば、データ送信処理では、FECシンボル列及び低速シンボル列により構成されるFEC低速シンボル列を送信するようにした。したがって、高速シンボル列を送信中に、高速シンボル列に誤りが生じたとしても、データ受信処理において、FECシンボル列に対応する誤り訂正情報に基づいて、誤り（高速シンボル列を構成する各シンボル値が、１だけ変化してしまう誤り）が生じた高速シンボル列に対応する高速データを訂正することができるようになる。
さらに、例えば、データ送信処理では、FECシンボル列及び低速シンボル列により構成されるFEC低速シンボル列を送信するようにしたので、FECシンボル列をパディングデータとともに送信する場合と比較して、より効率的にデータを送信することが可能となる。
また、データ送信処理では、シンボル値により構成される伝送信号を生成するようにしたので、送信部４１及び受信部４２におけるクロック周波数を増加させることなく、より多くのデータを伝送することが可能となる。
なお、第１の実施の形態では、図３に示されるように、高速データに対応する１５個の高速シンボル列（図３に示す「８Qui高速」）についての誤り訂正情報を生成して付加するようにしたが、低速データに対応する低速シンボル列（図３に示す「２Qui低速」）についての誤り訂正情報を生成して付加するようにしてもよい。
すなわち、図１８に示されるように、２つのシンボル値により構成される低速シンボル列を、４個で１組として、８つのシンボル値により構成される低速シンボル列とする。
そして、８つのシンボル値により構成される高速シンボル列を１５個で１組として、１５個の高速シンボル列に対応する誤り訂正情報を生成した場合と同様にして、８つのシンボル値により構成される低速シンボル列を１５個で１組として、１５個の低速シンボル列（８つのシンボル値により構成される）に対応する誤り訂正情報を生成することができる。
この場合、高速データのみならず、低速データについても、誤り訂正情報が付加されることとなるので、低速データに生じた誤りについても訂正を行なうことが可能となる。
なお、１５個の低速シンボル列についての誤り訂正情報は、１５個の高速シンボル列についての誤り訂正情報における場合と同様にして、６つのシンボル値により構成される低速用FECシンボル列に変換される。
そして、低速用FECシンボル列には、例えば、パディングデータに対応する、２つのシンボル値により構成されるシンボル列が付加されて、８つのシンボル値により構成されるシンボル値として伝送される。
また、低速用FECシンボル列に、パディングデータに対応するシンボル列を付加するのに代えて、２つのシンボル値により構成される低速シンボル列を付加するようにしてもよい。この場合、パディングデータに対応するシンボル列を付加する場合と比較して、より効率的にデータを送信することができるようになる。
第１の実施の形態では、14B8Q変換を用いて、高速バイナリ列を、複数の高速シンボル列に変換するようにしたが、これに限定されず、例えば、１２ビットを８つのシンボル値に変換する12B8Q(Quarternary)変換を用いるようにすることができる。
＜３．第２の実施の形態＞
次に、図１９乃至図３２を参照して、12B8Q変換を用いて伝送信号を生成する第２の実施の形態について説明する。
図１９及び図２０は、第２の実施の形態についての概要を示している。
第２の実施の形態では、図１９に示されるように、14B8Q変換の変わりに、12B8Q変換を用いる点が、第１の実施の形態による場合と大きく異なる。
そして、図２０に示されるように、１２ビットb0乃至b11により構成される高速バイナリ列（図２０A）に対して、12B8Q変換を行い、その12B8Q変換により得られる８つのシンボル値q0乃至q7により構成される高速シンボル列を取得する。
その他、例えば、８つのシンボル値q0乃至q7により構成される高速シンボル列に基づいて、FEC演算用バイナリ列を生成する処理等を、第１の実施の形態における場合と同様に行なう。
次に、図２１乃至図２４を参照して、12B8Q変換において用いられる変換テーブルを説明する。
図２１は、１２ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットの値が「00」である場合に用いられるＡテーブルを示している。
図２１に示されるＡテーブルにおいて、左から１番の欄には、４ビットにより構成されるバイナリ列が示されている。また、左から２乃至４番目の欄には、左から１番目の欄に記載されたバイナリ列を変換して得られる４つのシンボル値により構成されるシンボル列が示されている。このことは、後述する図２２乃至図２４においても同様である。
なお、図２１に示されるＡテーブルは、変換により得られる４つのシンボル値の総和が０となるようになっている。
図２２は、１２ビットのバイナリ列を構成する各ビットのうち、上位２ビットの値が「01」又は「10」のいずれかである場合に用いられるＢテーブルを示している。
なお、図２２に示されるＢテーブルは、変換により得られる４つのシンボル値の総和が１となるようになっている。
図２３及び図２４は、１２ビットのバイナリ列を構成する各ビットのうち、上位２ビットの値が「11」である場合に用いられるＣテーブル及びＤテーブルを示している。
なお、図２３に示されるＣテーブルは、変換により得られる４つのシンボル値の総和が２となるようになっている。また、図２４に示されるＤテーブルは、変換により得られる４つのシンボル値の総和が３となるようになっている。
次に、図２５乃至図２７を参照して、図５のＡテーブルを用いた12B8Q変換、図６のＢテーブルを用いた12B8Q変換、並びに、図７のＣテーブル又は図８のＤテーブルの一方を用いた12B8Q変換について説明する。
図２５は、１４ビットのバイナリ列を構成する各ビットのうち、上位２ビットが「00」である場合に行われる、図２１のＡテーブルを用いた12B8Q変換の詳細を示している。
第２の実施の形態では、図２５に示されるように、図９を参照して説明した場合と同様にして、処理が行なわれる。すなわち、第２の実施の形態では、12B8Q変換の変換対象が、１２ビットのb0乃至b11により構成されるバイナリ列であること、及び図２１に示されるＡテーブルを用いることが異なる以外は、図９を参照して説明した場合と同様の処理が行われる。
次に、図２６は、１２ビットのバイナリ列を構成する各ビットのうち、上位２ビットが「01」又は「10」である場合に行われる、図２２のＢテーブルを用いた12B8Q変換の詳細を示している。
第２の実施の形態では、図２６に示されるように、図１０を参照して説明した場合と同様にして、処理が行なわれる。すなわち、第２の実施の形態では、12B8Q変換の変換対象が、１２ビットのb0乃至b11により構成される高速バイナリ列であること、及び図２２に示されるＢテーブルを用いることが異なる以外は、図１０を参照して説明した場合と同様の処理が行われる。
次に、図２７は、１２ビットの高速バイナリ列を構成する各ビットのうち、上位２ビットが「11」である場合に行われる、図２３のＣテーブル又は図２４のＤテーブルの一方を用いた12B8Q変換の詳細を示している。
第２の実施の形態では、図２７に示されるように、図１１を参照して説明した場合と同様にして、処理が行なわれる。すなわち、第２の実施の形態では、12B8Q変換の変換対象が、１２ビットのb0乃至b11により構成される高速バイナリ列であること、及び図２３に示されるＣテーブル、又は図２４に示されるＤテーブルの一方を用いることが異なる以外は、図１１を参照して説明した場合と同様の処理が行われる。
第２の実施の形態では、図２５乃至図２７を参照して説明したように、高速データとしての１２ビットの高速バイナリ列を対象として、12B8Q変換を行うことにより、高速データに対応する１５個の高速シンボル列（図１９に示す１５個の「8Qua高速」）を生成することとなる。
次に、図２８は、１５個の高速シンボル列を、２４０ビットのFEC演算用バイナリ列に変換する際に用いられる変換テーブルの一例を示している。なお、この変換テーブルは、第１の実施の形態における図１２の変換テーブルに対応する。
第２の実施の形態では、図２８に示されたような変換テーブルを用いて、１５個の高速シンボル列（図１９に示す１５個の「8Qua高速」）を、２４０ビットのFEC演算用バイナリ列（図１９に示す１５個の「16B」）に変換する。なお、第２の実施の形態では、シンボル値は、４つの値{3,1,-1,-3}のうちのいずれかとされるものとする。
そして、第２の実施の形態では、変換により得られた２４０ビットのFEC演算用バイナリ列に基づいて、第１の実施の形態の場合と同様にして、８ビットの誤り訂正情報としてのFECバイナリ列を生成する。
次に、図２９乃至図３１を参照し、第２の実施の形態において行なわれる8B6Q変換として、８ビットのFECバイナリ列を、６つのシンボル値により構成されるFECシンボル列に変換する8B6Q変換について説明する。
この8B6Q変換においては、変換対象であるFECバイナリ列を構成する８ビットb0乃至b7のうち、上位１ビットb7の値に応じて用いられる変換テーブルが決定される。
図２９は、上位１ビットb7の値が０である場合に、第２の実施の形態における8B6Q変換において用いられる変換テーブルの一例を示している。
図２９に示される変換テーブルにおいて、左側の欄には、３ビットのバイナリ列が示されており、右側の欄には、３ビットのバイナリ列を変換して得られる３つのシンボル値により構成されるシンボル列が示されている。このことは、後述する図３０においても同様である。
なお、図２９に示される変換テーブルは、右側の欄に示されるシンボル列を構成する各シンボル値を加算して得られる加算値が１となる変換テーブルである。
図３０は、第２の実施の形態における8B6Q変換において用いられる変換テーブルの一例を示している。
なお、図３０に示される変換テーブルは、右側の欄に示されるシンボル列を構成する各シンボル値を加算して得られる加算値が３となる変換テーブルである。
次に、図３１を参照して、第２の実施の形態において行なわれる8B6Q変換の詳細について説明する。
図３１Aには、8B6Q変換による変換対象として、８ビットb0乃至b7により構成されるFECバイナリ列が示されている。
図３１Bには、図２９又は図３０に示される変換テーブルを用いた変換により得られたシンボル列として、６つのシンボル値q0'乃至q5'により構成されるシンボル列が示されている。
図３１Cには、8B6Q変換による変換結果として、６つのシンボル値q0乃至q5により構成されるFECシンボル列が示されている。
第２の実施の形態では、図３１Aに示されるFECバイナリ列を構成する８ビットb0乃至b7のうち、上位１ビットb7の値が０である場合、６ビットb0乃至b5を変換するために用いられる変換テーブルとして、加算値が１となる変換テーブル（図２９）を決定する。
また、図３１Aに示されるFECバイナリ列を構成する８ビットb0乃至b7のうち、上位１ビットb7の値が１である場合、６ビットb0乃至b5を変換するために用いられる変換テーブルとして、加算値が３となる変換テーブル（図３０）を決定する。
そして、第２の実施の形態では、決定した変換テーブルを用いて、図３１Aに示される６ビットb0乃至b5のうち、３ビットb0乃至b2を、図３１Bに示される３つのシンボル値q0'乃至q2'に変換する。
また、決定した変換テーブルを用いて、図３１Aに示される６ビットb0乃至b5のうち、３ビットb3乃至b5を、図３１Bに示される３つのシンボル値q3'乃至q5'に変換する。
さらに、第２の実施の形態では、図３１Aに示されるバイナリ列を構成する８ビットb0乃至b7のうち、１ビットb6の値が０である場合、変換により得られた６つのシンボル値q0'乃至q5'を、以下に示すようにして、8B6Q変換の変換結果である６つのシンボル値q0乃至q5に変換する。
すなわち、１ビットb6の値が０である場合、３つのシンボル値q0'乃至q2'それぞれの符号を反転したものを、３つのシンボル値q0乃至q2に決定し、３つのシンボル値q3'乃至q5'を、そのまま、３つのシンボル値q3乃至q5に決定するようにして、シンボル値q0乃至q5を取得する。
また、第２の実施の形態では、図３１Aに示されるバイナリ列を構成する８ビットb0乃至b7のうち、１ビットb6の値が１である場合、変換により得られた６つのシンボル値q0'乃至q5'を、以下に示すようにして、8B6Q変換の変換結果である６つのシンボル値q0乃至q5に変換する。
すなわち、１ビットb6の値が１である場合、３つのシンボル値q0'乃至q2'を、そのまま、３つのシンボル値q0乃至q2に決定し、３つのシンボル値q3'乃至q5'それぞれの符号を反転したものを、３つのシンボル値q3乃至q5に決定するようにして、シンボル値q0乃至q5を取得する。
このようにして、第２の実施の形態では、８ビットの誤り訂正情報（図１９に示す「8B(FEC)」）に対して、8B6Q変換を行なうことにより、６つのシンボル値q0乃至q5により構成されるシンボル列（図１９に示す「6Qua FEC」）が生成される。
次に、図３２を参照して、第２の実施の形態において行なわれる、低速データに対応する２ビットのバイナリ列を、２つのシンボル値により構成されるシンボル列に変換する2B2Q変換の詳細について説明する。
図３２は、2B2Q変換において用いられる変換テーブルの一例を示している。
図３２に示される変換テーブルにおいて、左側の欄には、２ビットのバイナリ列が示されており、右側の欄には、２ビットのバイナリ列を変換して得られる２つのシンボル値により構成されるシンボル列が示されている。
なお、図３２に示される変換テーブルは、右側の欄に示されるシンボル列を構成する各シンボル値を加算して得られる加算値が０となる変換テーブルである。
第２の実施の形態では、2B2Q変換により、低速データに対応する２ビットの低速バイナリ列（図１９に示す「2B(低速)」）が、２つのシンボル値により構成される低速シンボル列（図１９に示す「2Qua低速」）に変換される。
また、第２の実施の形態において、8B6Q変換により得られたFECシンボル列に、2B2Q変換により得られた低速シンボル列を付加し、その結果得られる新たなFEC低速シンボル列（図１９に示す「6Qua FEC +2Qua低速」）を生成する。そして、第２の実施の形態では、そのFEC低速シンボル列を、12B8Q変換により得られた１５個の高速シンボル列に付加したものを、伝送信号として伝送する。
なお、第２の実施の形態において、伝送信号を受信する受信側では、第１の実施の形態で説明した場合と同様にして、逆変換が行われて、低速データ及び高速データが得られることとなる。
＜４．変形例＞
上述した第１及び第２の実施の形態では、例えば、１５個の高速シンボル列に対応する高速データに生じる誤りを訂正するための誤り訂正情報として、８ビットの誤り訂正情報を生成するようにしたが、これに限定されない。
また、例えば、第１及び第２の実施の形態では、１５個の高速シンボル列、及び１個のFEC低速用シンボル列を、伝送信号として伝送するようにしたが、高速シンボル列の個数はこれに限定されず、１５個以外の個数とするようにしてもよい。
さらに、第１の実施の形態では、高速データを14B8Q変換により変換すること、第２の実施の形態では、高速データを12B8Q変換により変換することについて説明したが、高速データを変換するための変換方法は、これに限定されず、nBmQ変換を採用することができる。なお、n及びmは自然数を表す。
また、高速データをnBmQ変換により変換する場合には、FEC低速シンボル列を構成するシンボル値の個数はm個以下となる。
この場合、FEC低速シンボル列に含まれるFECシンボル列を構成するシンボル列の個数は、x個であり、FEC低速シンボル列に含まれる低速シンボル列を構成するシンボル列の個数は、y個である必要がある。なお、x及びyは、（x+y）がm以下であるという条件を満たす自然数である。
第１及び第２の実施の形態では、ノートPC２１について説明したが、本発明は、その他、例えば、本体とディスプレイとがヒンジ等により接続されている携帯電話機等にも適用できる。
次に、上述した一連の処理は、専用のハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、いわゆる組み込み型のコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
[コンピュータの構成例]
図３３は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成例を示している。
CPU（Central Processing Unit）２０１は、ROM（Read Only Memory）２０２、または記憶部２０８に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）２０３には、CPU２０１が実行するプログラムやデータなどが適宜記憶される。これらのCPU２０１、ROM２０２、およびRAM２０３は、バス２０４により相互に接続されている。
CPU２０１にはまた、バス２０４を介して入出力インタフェース２０５が接続されている。入出力インタフェース２０５には、キーボード、マウス、マイクロホンなどよりなる入力部２０６、ディスプレイ、スピーカなどよりなる出力部２０７が接続されている。CPU２０１は、入力部２０６から入力される指令に対応して各種の処理を実行する。そして、CPU２０１は、処理の結果を出力部２０７に出力する。
入出力インタフェース２０５に接続されている記憶部２０８は、例えばハードディスクからなり、CPU２０１が実行するプログラムや各種のデータを記憶する。通信部２０９は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。
また、通信部２０９を介してプログラムを取得し、記憶部２０８に記憶してもよい。
入出力インタフェース２０５に接続されているドライブ２１０は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２１１が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部２０８に転送され、記憶される。
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを記録する記録媒体は、図３３に示されるように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(compact disc-read only memory),DVD(digital versatile disc)を含む）、光磁気ディスク（ＭＤ（mini-disc）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア２１１、または、プログラムが一時的もしくは永続的に記録されるROM２０２や、記憶部２０８を構成するハードディスクなどにより構成される。記録媒体へのプログラムの記録は、必要に応じてルータ、モデムなどのインタフェースである通信部２０９を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本実施の形態は、上述した第１及び第２の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
２１ ノートPC， ４１ 送信部， ４２ 受信部， ６１ 14B8Q変換部， ６２ バイナリ列変換部， ６３ FEC演算部， ６４ 8B6Q変換部， ６５ 2B2Q変換部， ６６ ２Q付加部， ６７ 重畳部， ６８ 電源供給部， ８１ 分離部， ８２ 8B6Q逆変換部， ８３ 14B8Q逆変換部， ８４ 誤り訂正部， ８５ 2B2Q逆変換部， ８６ 信号処理部

Claims (8)

  1. 予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換する第１の変換手段と、
    予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換する第２の変換手段と、
    予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換する第３の変換手段と、
    前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成する付加生成手段と、
    前記第１及び第２の伝送データにより構成される伝送信号を伝送する伝送手段と
    を含む伝送装置。
  2. 予め保持している第４の変換テーブルに基づいて、前記第２の伝送対象データに生じる誤りを訂正するための第２の誤り訂正データを、a個の前記シンボル値により構成される第３のシンボルデータに変換する第４の変換手段をさらに含み、
    前記付加生成手段は、前記第３のシンボルデータに所定のシンボルデータを付加して、N個の前記シンボル値により構成される第３の伝送データも生成し、
    前記伝送手段は、前記第１乃至第３の伝送データにより構成される前記伝送信号を伝送する
    請求項１に記載の伝送装置。
  3. 前記伝送手段は、前記伝送信号を、電力としての電流に重畳して伝送する
    請求項１又は２に記載の伝送装置。
  4. 前記伝送手段により伝送される前記伝送信号を、前記電流から分離する分離手段と、
    予め保持している、前記第１の変換テーブルと同一の変換テーブルに基づいて、前記伝送信号に含まれる前記第１の伝送データを、前記第１の伝送対象データに変換する第１の逆変換手段と、
    前記伝送信号に含まれる前記第２の伝送データから、前記第１のシンボルデータ、及び前記第２のシンボルデータを抽出する抽出手段と、
    予め保持している、前記第２の変換テーブルと同一の変換テーブルに基づいて、前記第１のシンボルデータを、前記第１の誤り訂正データに変換する第２の逆変換手段と、
    前記第１の誤り訂正データに基づいて、前記第１の伝送対象データに生じている誤りを訂正する誤り訂正手段と、
    予め保持している、前記第３の変換テーブルと同一の変換テーブルに基づいて、前記第２のシンボルデータを、前記第２の伝送対象データに変換する第３の逆変換手段と、
    誤り訂正後の前記第１の伝送対象データ、及び前記第２の伝送対象データに基づいて、所定の処理を行う処理手段と
    をさらに含む請求項３に記載の伝送装置。
  5. 前記第１及び第２の伝送データは、それぞれ、総和が０となるシンボル値により構成されており、
    前記伝送手段は、総和が０となるシンボル値により構成される伝送信号を、前記電流に重畳して伝送する
    請求項３に記載の伝送装置。
  6. 前記第１の伝送対象データに対応する前記第１の伝送データを、前記第１の誤り訂正データを生成するための生成用データに変換する第５の変換手段と、
    前記生成用データに基づいて、前記第１の誤り訂正データを生成する誤り訂正データ生成手段と
    をさらに含む請求項１に記載の伝送装置。
  7. 伝送信号を伝送する伝送装置の伝送方法において、
    前記伝送装置は、
    第１の変換手段と、
    第２の変換手段と、
    第３の変換手段と、
    付加生成手段と、
    伝送手段と
    を含み、
    前記第１の変換手段が、予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換し、
    前記第２の変換手段が、予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換し、
    前記第３の変換手段が、予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換し、
    前記付加生成手段が、前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成し、
    前記伝送手段が、前記第１及び第２の伝送データにより構成される伝送信号を伝送する
    ステップを含む伝送方法。
  8. コンピュータを、
    予め保持している第１の変換テーブルに基づいて、伝送の対象とされた第１の伝送対象データを、所定単位のデータ毎に、N個のシンボル値であって、且つ、予め決められた複数の値のうちのいずれかの値を表すシンボル値により構成される第１の伝送データに変換する第１の変換手段と、
    予め保持している第２の変換テーブルに基づいて、前記第１の伝送対象データに生じる誤りを訂正するための第１の誤り訂正データを、a個の前記シンボル値により構成される第１のシンボルデータに変換する第２の変換手段と、
    予め保持している第３の変換テーブルに基づいて、前記第１の伝送対象データとは異なる第２の伝送対象データを、(N-a)個の前記シンボル値により構成される第２のシンボルデータに変換する第３の変換手段と、
    前記第１のシンボルデータに前記第２のシンボルデータを付加して、N個の前記シンボル値により構成される第２の伝送データを生成する付加生成手段と、
    前記第１及び第２の伝送データにより構成される伝送信号を伝送する伝送手段と
    して機能させるためのプログラム。
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