CN102208960A - 传输设备、传输方法和程序 - Google Patents

Abstract

在此公开传输设备、传输方法和程序。所述传输设备包括：第一转换单元，其基于第一转换表，以预定单位的数据将第一传输目标数据转换为由N个码元值形成的第一传输数据；第二转换单元，其基于第二转换表，将第一纠错数据转换为由a个码元值形成的第一码元数据；第三转换单元，其基于第三转换表，将第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；添加生成单元，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及传输单元，其发送由所述第一和第二传输数据形成的传输信号。

Description

传输设备、传输方法和程序

技术领域

本发明涉及传输设备、传输方法和程序，更具体地，涉及能够在不产生冗余数据的情况下将纠错码(ECC)添加至用于传输的数据(如，视频信号)的传输设备、传输方法和程序。

背景技术

在极大程度上，诸如便携式电话或笔记本型个人计算机(下文称为笔记本型PC)之类的传输设备在折页(hinge)部分中使用可活动的组件，所述折页部分在由用户操作的主机身部分与显示信息的显示部分之间进行连接。然而，在该折页部分中布置了多条信号线或电源线。例如，在折页部分中布置用于发送至显示部分的视频信号的线或者用于将光提供给LCD(liquid crystaldisplay，液晶显示器)的LED(light emitting diode，发光二极管)背光的线。由于此原因，为了维持信号线或电源线的可靠性，需要减少穿过折页部分的信号线的数目。

迄今为止，在许多传输设备中，以并行传输方法(其中使用多条信号线发送多个数据)在主机身部分和显示部分之间发送数据，由此用于数据传输的信号线的数目增加。

因此，为了减少用于数据传输的信号线的数目，可以将并行传输方法变为串行传输方法。

这里，串行传输方法是这样的方法：其中，将并行输入的多个数据流转换为串行数据流(下文称为串行数据)，并且使用单条信号线发送经转换获得的串行数据。然而，在串行传输方法的情况下，为了实现与并行传输方法类似的传输率，需要以比并行传输方法更高的频率时钟来进行传输。

如果在串行传输路径中时钟变得具有高速率，则传输信号的频谱在频带中变宽，由此在某些情况下出现电磁干扰(EMI)。时钟的高速率导致功耗的增大。另一方面，近年来，由于LCD分辨率的很大改进，因此需要更高速率的数据传输。

为此，关于抑制EMI效应、降低功耗量并实现高速率数据传输的研究是必要的。作为满足这种需要的一种方法，基于适当的编码方法对串行数据进行编码。

作为公知的编码方法，例如存在NRZ(non-return to zero，不归零)编码方法、曼彻斯特编码方法、AMI(alternate mark inversion，交替传号反转)编码方法等。此外，日本待审专利申请公开No.3-109843公开了使用AMI编码发送数据的技术。

进一步，近来，已经开发了不包括DC分量并且易于从接收到的信号中提取时钟分量的编码技术(下文称为新方法)。这种新方法是这样的方法：其中，串行数据通过AMI编码方法、曼彻斯特编码方法等进行编码，并且时钟同步地添加至通过编码而获得的码元流以便进行发送。基于该新方法生成的传输信号不包括DC分量，由此可以经由电源线进行发送。另外，可以在不使用PLL(phase locked loop，锁相环)电路的情况下从接收到的信号中提取出时钟分量。从而，如果应用该新方法，则可以减少信号线的数目和降低功耗。

发明内容

然而，即使使用该新方法，也难以在没有高速时钟的情况下改善传输速率。在使用诸如电源线之类的传输路径发送传输信号的情况下，可能在传输信号中出现错误。

期望通过将不生成冗余数据的纠错码(ECC)添加至使得能够在时钟频率不增大的情况下高速率地发送数据的传输信号来高效地发送传输信号。

根据本发明的实施例，提供了一种传输设备，其包括：第一转换部件，其基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；第二转换部件，其基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；第三转换部件，其基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；添加生成部件，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及传输部件，其发送由所述第一和第二传输数据形成的传输信号。

所述传输设备可进一步包括第四转换部件，其基于预先存储的第四转换表，将用以校正出现在所述第二传输目标数据中的错误的第二纠错数据转换为由a个码元值形成的第三码元数据。所述添加生成部件可将预定的码元数据添加至所述第三码元数据，并且生成由所述N个码元值形成的第三传输数据。所述传输部件可发送由所述第一到第三传输数据形成的传输信号。

所述传输部件可将传输信号叠加在作为能量的电流上，并且发送所叠加的传输信号。

所述传输设备可进一步包括：分离部件，其将所述传输部件发送的传输信号与所述电流进行分离；第一逆转换部件，其基于预先存储的与所述第一转换表相同的转换表，将所述传输信号中包括的第一传输数据转换为所述第一传输目标数据；提取部件，其从所述传输信号中包括的第二传输数据中提取出所述第一码元数据和所述第二码元数据；第二逆转换部件，其基于预先存储的与所述第二转换表相同的转换表，将所述第一码元数据转换为所述第一纠错数据；纠错部件，其基于所述第一纠错数据，校正出现在所述第一传输目标数据中的错误；第三逆转换部件，其基于预先存储的与所述第三转换表相同的转换表，将所述第二码元数据转换为所述第二传输目标数据；以及处理部件，其基于错误校正后的第一传输目标数据和第二传输目标数据来进行预定处理。

所述第一和第二传输数据两者均由总和可变为0的码元值形成，并且所述传输部件可将由总和变为0的码元值形成的传输信号叠加在所述电流上，并可发送所叠加的传输信号。

所述传输设备可进一步包括：第五转换部件，其将对应于所述第一传输目标数据的第一传输数据转换为用以生成所述第一纠错数据的用于生成的数据；以及纠错数据生成部件，其基于所述用于生成的数据，生成所述第一纠错数据。

根据本发明的实施例，提供了一种传输设备中的传输方法，所述传输设备发送传输信号，包括第一转换部件；第二转换部件；第三转换部件；添加生成部件和传输部件；所述方法包括以下步骤：使得第一转换部件基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；使得第二转换部件基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；使得第三转换部件基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；使得添加生成部件将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及使得传输部件发送由所述第一和第二传输数据形成的传输信号。

根据本发明的实施例，提供了一种程序，其使得计算机能够用作：第一转换部件，其基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；第二转换部件，其基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；第三转换部件，其基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；添加生成部件，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及传输部件，其发送由所述第一和第二传输数据形成的传输信号。

根据本发明的实施例，基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；并且发送由所述第一和第二传输数据形成的传输信号。

根据本发明，可以在未在纠错码(ECC)添加到的传输信号中生成冗余数据的情况下高效地传输数据。

附图说明

图1是图示已经提交的发明的概要的第一示意图。

图2是图示已经提交的发明的概要的第二示意图。

图3是图示第一实施例的概要的示意图。

图4是图示根据第一实施例的笔记本型PC的配置示意图的框图；

图5是图示用于14B8Q转换的表A的示例的示意图。

图6是图示用于14B8Q转换的表B的示例的示意图。

图7是图示用于14B8Q转换的表C的示例的示意图。

图8是图示用于14B8Q转换的表D的示例的示意图。

图9是图示使用表A的14B8Q转换的示例的示意图。

图10是图示使用表B的14B8Q转换的示例的示意图。

图11是图示使用表C或表D的14B8Q转换的示例的示意图。

图12是图示用以将高速码元流转换为用于FEC操作的二进制流的转换表的示例的示意图。

图13是图示用于8B6Q转换的转换表的示例的示意图。

图14是图示8B6Q转换的示例的示意图。

图15是图示用于2B2Q转换的转换表的示例的示意图。

图16是图示发送单元进行的数据发送处理的流程图。

图17是图示接收单元进行的数据接收处理的流程图。

图18是图示第一实施例的变形示例的示意图。

图19是图示第二实施例的概要的第一示意图。

图20是图示第二实施例的概要的第二示意图。

图21是图示用于12B8Q转换的表A的示例的示意图。

图22是图示用于12B8Q转换的表B的示例的示意图。

图23是图示用于12B8Q转换的表C的示例的示意图。

图24是图示用于12B8Q转换的表D的示例的示意图。

图25是图示使用图21中表A的12B8Q转换的示例的示意图。

图26是图示使用图22中表B的12B8Q转换的示例的示意图。

图27是图示使用图23中的表C或图24中的表D的12B8Q转换的示例的示意图。

图28是图示用以将高速码元流转换为用于FEC操作的二进制流的转换表的示例的示意图。

图29是图示用于8B6Q转换的转换表的示例的第一示意图。

图30是图示用于8B6Q转换的转换表的示例的第二示意图。

图31是图示8B6Q转换的示例的示意图。

图32是图示用于2B2Q转换的转换表的示例的示意图。

图33是图示计算机的配置示例的框图。

具体实施方式

下文描述本发明的实施例。将按照下列顺序进行描述。

1.已提交的发明的概要

2.第一实施例

3.第二实施例

4.变型示例

1.已提交的发明的概要

作为本申请人已提交的发明，已提出了这样的添加方法：其中，将可校正出现在传输路径中的一个级别(level)的错误度的纠错码(ECC)添加至使得能够在不增大时钟频率的情况下实现更高速率数据传输的多值传输信号。

下文将描述已做出了本申请人提交的发明的细节。

换言之，如上所述，如果应用新方法，则信号线的数量和功耗降低，但是即使使用该新方法，也难以在没有高速时钟的情况下增大传输速率。

另一方面，作为用于在没有高速时钟的情况下发送更多数据的编码方法，已知例如在IEEE(institute of electrical and electronics engineer，电气与电子工程协会)802.3u中定义的8B6T转换。

这例如使用三个值：-1、0和1，由此可以以相同的时钟频率发送比使用两个值的情况多1.33倍的数据。此外，如果多个值的数目增加，则可以发送更多的数据。

然而，在将多个位形成的二进制流编码到由数个值的码元值形成的码元流的编码方法的情况下，即使仅在幅值方向上的传输路径中出现一级的错误，错误也扩展为作为关于该多个位的错误。为此，如果应用这种编码方法，则需要将可校正多个位中的错误的纠错码(ECC)(例如，卷积码等)添加至串行数据。

然而，为了使用可校正多个位中的错误的纠错码(ECC)，需要相对大规模的纠错电路。另外，由于用于纠错的操作量增加，因此导致功耗的增加、制造成本的增加以及芯片尺寸的增加。

因此，本申请人已做出了这样的发明：其中，针对使得能够在不增大时钟频率的情况下实现更高速数据传输的传输信号，可以使用具有1位纠错能力的纠错码(ECC)来校正传输路径中出现的一级错误度。

接下来参考图1和2描述本申请人已提交的发明的概要。

在参考图1和2所述的发明中，例如，在笔记本型PC中，将从主机身提供给显示器的视频信号转换为经由电源线、信号线等提供的传输信号。

在已提交的发明中，进行这样的14B(二进制)8Q(五进制)转换：以14位单元将形成指示数据(如，视频信号)的二进制流的多个位转换为八个码元值。此外，码元值指示从多个值中选择出的任何一个值。

另外，在已提交的发明中，例如，生成纠错信息(纠错码(ECC))，以便校正在对应于十五个码元流(其中通过14B8Q转换获得的八个码元值形成码元流)的数据(如，视频信号)中出现的错误。

另外，通过将生成的纠错信息添加至十五个码元流所获得的传输信号从主机身发送至显示器。

这里，已提交的日本专利申请No.2009-250804中公开了14B8Q转换的细节。另外，已提交的日本专利申请No.2010-008454中公开了用于生成纠错信息的方法的细节。

图1示出了将14位转换为八个码元值的14B8Q转换，以及在进行14B8Q转换时所进行的用于生成纠错信息的方法。

如图1的上部所示，每14个位分割形成二进制流的多个位。此外，进行这样的14B8Q转换：将通过分割获得的14位二进制流转换为由八个码元值形成的码元流(图1中所示的“8Qui”)。

另外，将通过14B8Q转换获得的十五个码元流分别转换为由16个位形成的、用于FEC操作的二进制流(图1中所示的“16B”)。从而获得了由240(＝15×16)个位形成的、用于FEC操作的二进制流。

进一步，如图1的中心所示，基于所获得的用于FEC操作的240位二进制流，进行用于生成(例如)8位纠错信息的FEC操作，结果，获得了8位纠错信息(图1中所示的“8B(FEC)”)。

在FEC操作中，作为用于生成8位纠错信息的多项表达式，例如可以使用x⁸+x⁴+x³+x²+1等。另外，例如，在FEC操作中，BCH(248，240)基于用于FEC操作的240位二进制流来进行FEC操作，然后8位BCH码用作纠错信息。

接下来，图2示出通过14B8Q转换获得码元流的状态以及基于该码元流获得用于FEC操作的二进制流的状态。

在图2的A中，示出了作为14B8Q转换的目标并且由14位b0～b13形成的二进制流。

在图2的B中，示出了作为14B8Q转换的结果获得的、并且由八个码元值q0～q7形成的码元流。

在图2的C中，示出了作为将图2的B中所示的码元流转换为用于FEC操作的二进制流的结果所获得的FEC操作二进制流。

针对14位b0～b13的二进制流进行14B8Q转换，并且获得了通过14B8Q转换所获得的由八个码元值q0～q7形成的码元流。

将形成码元流的码元值q0～q7中的每一个转换为2个位b0和b1(示出在图2的C中)。通过这种转换，将形成码元流的码元值q0～q7转换为用于FEC操作的16位二进制流。

从而，从十五个码元流中获得用于FEC操作的240位二进制流，并且例如基于所获得的用于FEC操作的240位二进制流，获得8位纠错信息(图1中所示的“8B(FEC)”)。

这里，为了将8位纠错信息添加至用于传输的十五个码元流，需要对8位纠错信息进行14B8Q转换。

另外，通过14B8Q转换，将由14位形成的二进制流转换为由八个码元值形成的码元流。

因此，将6位填充数据(具有0值的6位数据)添加至8位纠错信息的前导部(leading portion)，并且针对作为其结果获得的14位二进制流进行14B8Q转换，从而获得码元流(图1中所示的“8Qui FEC”)作为FEC码元流。

通过将对应于纠错信息的一个FEC码元流(图1中所示的“8Qui FEC”)添加至指示数据(如，视频信号)的二进制流所对应的十五个码元流(图1中所示的“8Qui”)来获得传输信号。

将该传输信号经由信号线或电源线从主机身提供至显示器。

在传输信号中包括的十五个码元流中，通过将形成码元流的八个码元值求和所获得的相加值(additional value)变为0。此外，在传输信号中包括的一个FEC码元流中，通过将形成FEC码元流的八个码元值求和所获得的相加值变为0。

因此，由于传输信号不包括DC分量，因此例如即使主机身一侧将传输信号叠加至作为能量的电流上并且经由电源线发送作为其结果而获得的叠加信号，显示器一侧也可容易地在不损坏传输信号所指示的数据的情况下，将传输信号与电流进行分离。

根据本申请人已提交的发明，由于作为纠错信息的FEC码元流包括在传输信号中，因此可以针对传输信号中包括的十五个码元流来校正出现在传输路径中的一级错误(形成码元流的码元值中的每一个均改变了1的错误)程度。

为此，根据本申请人已提交的发明，由于串行传输期间出现在传输信号中的错误可以得到校正，因此可以改善传输信号的传输质量。

另外，在图1中，将6位填充数据添加至8位纠错信息，然后通过14B8Q转换进行转换。

这里，代之6位填充数据，可以添加从主机身提供至显示器的数据(如，视频信号)。然而在这种情况下，在显示器一侧进行逆14B8Q转换并获得8位纠错信息的情况下，显示器一侧不能获得准确的8位纠错信息。

因此，即使添加诸如视频信号之类的数据(而不是作为冗余数据的6位填充数据)，本申请人使得生成传输信号，其能够在显示器一侧正确获得8位纠错信息，从而更加高效地提供数据。

2.第一实施例

接下来，图3示出了第一实施例的概要。

在第一实施例中，用于生成8位纠错信息的部分与参照图1和2进行的描述相同。

换言之，在第一实施例中，以下是主要的要点，并且不同于参考图1和2进行的描述。

确切地，在第一实施例中，如图3的下部所示，针对8位纠错信息，进行把8位转换为六个码元值的8B6Q转换，并且针对指示低速率数据的2位(图3中所示的“2B(低速率)”)，进行把2位转换为两个码元值的2B2Q转换，它们与参考图1和2进行的描述不同。

这里，低速率数据是指这样的数据：其比通过14B8Q转换的转换所发送的数据具有更少的数据量。此外，将通过14B8Q转换的转换所发送的数据称为相对于低速率数据的高速率数据。

从而，在第一实施例中，通过14B8Q转换以14位单元转换指示高速率数据的多个位。下文将通过14B8Q转换获得的由八个码元值形成的码元流称为高速率码元流。

进一步，在第一实施例中，传输信号的定义与其不同。也就是说，通过将FEC低速率码元流(图3中所示的“6Qui FEC+2Qui低速”)添加至十五个高速码元流(图3中所示的“8Qui高速”)来获得传输信号，这里，通过将2B2Q转换获得的低速率码元流(图3中所示的“2Qui低速率”)添加至8B6Q转换获得的由六个码元值形成的FEC码元流(图3中所示的“6QuiFEC”)，获得FEC低速率码元流。

图4示出根据第一实施例的笔记本型PC 21的配置。

笔记本型PC 21包括发送单元41和接收单元42。发送单元41对应于笔记本型PC 21的主机身，而接收单元42对应于笔记本型PC 21的显示器。发送单元41和接收单元42经由用于供电等的电源线以及提供视频信号等的信号线而相互连接

发送单元41包括14B8Q转换单元61、二进制流转换单元62、FEC操作单元63、8B6Q转换单元64、2B2Q转换单元65、2Q添加单元66、叠加单元67和电源单元68。

发送单元41将提供的数据转换为用于从发送单元41发送到接收单元42的传输信号。此外，发送单元41经由电源线将通过把传输信号叠加在电流上所获得的叠加信号发送至接收单元42。

此外，在第一实施例中，描述发送单元41将传输信号叠加在电流上并且经由电源线将作为其结果所获得的叠加信号发送至接收单元42的情况，但是发送传输信号的方法不限于此。

换言之，在第一实施例中，例如可以经由信号线将传输信号发送至接收单元42。这对于稍后描述的第二实施例也是如此。

14B8Q转换单元61将指示高速率的、所提供的且由多个位形成的高速率二进制流分割为14位高速率二进制流。14B8Q转换单元61对通过分割获得的各个14位高速率二进制流进行14B8Q转换，以便将其转换为每一个均由八个码元值形成的高速率码元流。

在第一实施例中，码元值例如是五个值{-2，-1，0，1，2}中的任何一个。14B8Q转换单元61将用于14B8Q转换的转换表预先存储于内部存储器(未示出)。

将参照图5～8描述14B8Q转换单元61进行的14B8Q转换所使用的转换表。在第一实施例中，作为转换表，可以使用表A、表B、表C和表D。

图5示出了在形成14位高速率二进制流的各个位之中的高2位为“00”时用于14B8Q转换的表A。

在图5所示的表A中，在从左边起的第一栏中示出了每一个均由5位形成的二进制流。在从左边起的第二到第五栏中，示出了通过将写入从左边起第一栏中的二进制流进行转换所获得的每一个均由四个码元值形成的码元流。

从左边起第六栏中示出了每一个均由5位形成的二进制流。在从左边起第七到第十栏中，示出了通过将写入从左边起第六栏中的二进制流进行转换所获得的每一个均由四个码元值形成的码元流。这与稍后描述的图6～8中的相同。

在图5所示的表A中，通过转换获得的四个码元值之总和变为0。

图6示出了在形成14位高速率二进制流的各个位之中的高2位为“01”或“10”时用于14B8Q转换的表B。

在图6所示的表B中，通过转换获得的四个码元值之总和变为1。

图7和8示出了在形成14位高速率二进制流的各个位之中的高2位为“11”时用于14B8Q转换的表C和D。

在图7所示的表C中，通过转换获得的四个码元值之总和变为2。

在图7所示的表D中，通过转换获得的四个码元值之总和变为3。

参照图9～11，描述使用图5中的表A的14B8Q转换、使用图6中的表B的14B8Q转换以及使用图7和8中的表C和D的14B8Q转换。

图9示出在形成14位高速率二进制流的各个位之中的高2位为“00”时执行的使用表A的14B8Q转换的细节。

在图9的上部，示出了由14位b0～b13形成的高速率二进制流。此外，在图9的下部，示出了由八个码元值q0～q7形成的高速率码元流。这与稍后描述的图10和11中相同。

14B8Q转换单元61基于表A，将形成高速率二进制流的14位b0～b13之中的5个位b0～b4转换为四个码元值q0′～q3′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b5的值为0还是1，并且如果确定1位b5的值为1，则反转通过转换获得的四个码元值q0′～q3′的各自符号。14B8Q转换单元61获得通过符号确定而重新获得的四个码元值q0～q3，作为最终转换结果。

如果确定1位b5的值为0，则14B8Q转换单元61不反转通过转换获得的四个码元值q0′～q3′的各自符号，并且获得四个码元值q0′～q3′，作为当作最终转换结果的四个码元值q0～q3。

另外，14B8Q转换单元61基于表A，将形成高速率二进制流的14位b0～b13之中的5个位b6～b10转换为四个码元值q4′～q7′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b11的值为0还是1，并且如果确定1位b11的值为1，则反转通过转换获得的四个码元值q4′～q7′的各自符号。14B8Q转换单元61获得通过符号确定而重新获得的四个码元值q4～q7，作为最终转换结果。

如果确定1位b11的值为0，则14B8Q转换单元61不反转通过转换获得的四个码元值q4′～q7′的各自符号，并且获得四个码元值q4′～q7′，作为当作最终转换结果的四个码元值q4～q7。

这样，14B8Q转换单元61使用表A将14个位b0～b13转换为八个码元值q0～q7。在这种情况下，在八个码元值q0～q7中，四个码元值q0～q3之总和为0，且四个码元值q4～q7之总和为0。

因此，八个码元值q0～q7之总和也为0。为此，由八个码元值q0～q7形成的高速率码元流不包括DC分量。

接下来，图10示出在形成14位高速率二进制流的各个位之中的高2位为“01”或“10”时执行的使用表B的14B8Q转换的细节。

14B8Q转换单元61基于表B，将形成高速率二进制流的14位b0～b13之中的5个位b0～b4转换为四个码元值q0′～q3′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b5的值为0还是1，如果确定1位b5的值为1，则反转通过转换获得的四个码元值q0′～q3′的顺序。

确切地，如果确定1位b5的值为1，则14B8Q转换单元61将四个码元值q0′～q3′的各自值(q0′，q1′，q2′，q3′)＝(-2，-1，0，1)转换为(q0′，q1′，q2′，q3′)＝(1，0，-1，-2)。

另外，如果确定1位b5的值为0，则14B8Q转换单元61不反转通过转换获得的四个码元值q0′～q3′的顺序。

进一步，14B8Q转换单元61根据形成高速率二进制流的14位b0～b13之中的高2位b13和b12的值，进行下面所述的处理。

也就是说，如果形成高速率二进制流的14位b0～b13之中的高2位b13和b12为“01”，则14B8Q转换单元61反转四个码元值q0′～q3′的各自符号。14B8Q转换单元61获得通过符号反转而重新获得的四个码元值q0～q3，作为最终转换结果。

此外，如果形成高速率二进制流的14位b0～b13之中的高2位b13和b12不是“01”(即，“10”)，则14B8Q转换单元61不反转四个码元值q0′～q3′的各自符号，并且获得四个码元值q0′～q3′，作为当作最终转换结果的四个码元值q0～q3。

另外，14B8Q转换单元61基于表B，将形成高速率二进制流的14位b0～b13之中的5个位b6～b10转换为四个码元值q4′～q7′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b11的值为0还是1，如果确定1位b11的值为1，则反转通过转换获得的四个码元值q4′～q7′的顺序。

另外，如果确定1位b11的值为0，则14B8Q转换单元61不反转通过转换获得的四个码元值q4′～q7′的顺序。

进一步，14B8Q转换单元61根据形成高速率二进制流的14位b0～b13之中的高2位b13和b12的值，进行下面所述的处理。

也就是说，如果形成高速率二进制流的14位b0～b13之中的高2位b13和b12为“01”，则14B8Q转换单元61反转四个码元值q4′～q7′的各自符号。14B8Q转换单元61获得通过符号反转而重新获得的四个码元值q4～q7，作为最终转换结果。

此外，如果形成高速率二进制流的14位b0～b13之中的高2位b13和b12不是“10”(即，“01”)，则14B8Q转换单元61不反转四个码元值q4′～q7′的各自符号，并且获得四个码元值q4′～q7′，作为当作最终转换结果的q4～q7。

这样，14B8Q转换单元61使用表B将14位b0～b13转换为八个码元值q0～q7。在这种情况下，在八个码元值q0～q7中，四个码元值q0～q3之总和为1或者-1。

此外，当四个码元值q0～q3之总和为1时，四个码元值q4～q7之总和为-1，而当四个码元值q0～q3之总和为-1时，四个码元值q4～q7之总和为1。

因此，八个码元值q0～q7之总和变为0。为此，由八个码元值q0～q7形成的高速率码元流不包括DC分量。

接下来，图11示出在形成14位高速率二进制流的各个位之中的高2位为“11”时执行的使用表C的14B8Q转换的细节。

14B8Q转换单元61确定形成高速率二进制流的14位b1～b13之中的1位b10的值是0还是1，并且基于确定结果，将表C或表D确定为用于14B8Q转换的转换表。

换言之，例如，如果确定1位b10的值为0，则14B8Q转换单元61将表C确定为用于14B8Q转换的转换表，而如果确定1位b10的值为1，则14B8Q转换单元61将表D确定为用于14B8Q转换的转换表。

14B8Q转换单元61基于所确定的转换表，将形成高速率二进制流的14位b0～b13之中的4位b0～b3转换为四个码元值q0′～q3′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b4的值是0还是1，如果确定1位b4的值是1，则反转通过转换获得的四个码元值q0′～q3′的顺序。

另外，如果确定1个位b4的值是0，则14B8Q转换单元61不反转通过转换获得的四个码元值q0′～q3′的顺序。

进一步，14B8Q转换单元61根据形成高速率二进制流的14位b0～b13之中的1位b11的值，进行下面所述的处理。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b11的值是0还是1，如果确定1位b11的值是1，则反转通过转换获得的四个码元值q0′～q3′的各自符号。14B8Q转换单元61获得通过符号反转而重新获得的四个码元值q0～q3，作为最终转换结果。

如果确定1位b11的值是0，则14B8Q转换单元61不反转四个码元值q0′～q3′的各自符号，并获得四个码元值q0′～q3′，作为当作最终转换结果的四个码元值q0～q3。

另外，14B8Q转换单元61基于所确定的转换表，将形成高速率二进制流的14位b0～b13之中的4位b5～b8转换为四个码元值q4′～q7′。

另外，14B8Q转换单元61确定形成高速率二进制流的14位b0～b13之中的1位b9的值是0还是1，如果确定1位b9的值是1，则反转通过转换获得的四个码元值q4′～q7′的顺序。

另外，如果确定1位b9的值是0，则14B8Q转换单元61不反转通过转换获得的四个码元值q4′～q7′的顺序。

进一步，14B8Q转换单元61根据形成高速率二进制流的14位b0～b13之中的1位b11的值，进行下面所述的处理。

也就是说，如果形成高速率二进制流的14位b0～b13之中的1位b11为0，则14B8Q转换单元61反转四个码元值q4′～q7′的各自符号。14B8Q转换单元61获得通过符号反转而重新获得的四个码元值q4～q7，作为最终转换结果。

此外，如果形成高速二进制流的14位b0～b13之中的1位b11为1，则14B8Q转换单元61不反转四个码元值q4′～q7′的各自符号，并获得四个码元值q4′～q7′，作为当作最终转换结果的q4～q7。

这样，14B8Q转换单元61使用所确定出的转换表，将14位b0～b13转换为八个码元值q0～q7。在这种情况下，当表C用作转换表时，在八个码元值q0～q7中，四个码元值q0～q3之总和为2或者-2。

此外，当四个码元值q0～q3之总和为2时，四个码元值q4～q7之总和为-2，而当四个码元值q0～q3之总和为-2时，四个码元值q4～q7之总和为2。

因此，八个码元值q0～q7之总和变为0。为此，由八个码元值q0～q7形成的高速率码元流不包括DC分量。这与将表D用作转换表的情况相同。

再次参照图4，在14B8Q转换单元61中，将由14B8Q转换获得的八个码元值q0～q7形成的高速率码元流提供给二进制流转换单元62和叠加单元67。

二进制流转换单元62将用以把来自14B8Q转换单元61的高速率二进制流转换为用于FEC操作的二进制流的转换表预先存储于内部存储器(未示出)。用于FEC操作的二进制流指示用于生成8位纠错信息的二进制值。

图12示出二进制流转换单元62中存储的转换表的示例。

在图12所示的转换表中，在左栏中示出了形成高速率码元流的各个值。此外，在右栏中示出了通过码元值的转换所获得的二进制值。

二进制流转换单元62基于图12中所示的预先存储的转换表，将来自14B8Q转换单元61的形成高速率二进制流的每一个码元值q0～q7转换为2位二进制值，并且将作为其结果而获得的用于FEC操作的16位二进制流提供给FEC操作单元63。

FEC操作单元63从二进制流转换单元62接收用于FEC操作的16位二进制流。FEC操作单元63处理用于FEC操作的十五个二进制流，并例如通过BCH(248，240)针对接收到的用于FEC操作的十五个二进制流(240(＝16×15)-用于FEC操作的位二进制流)执行FEC操作，并且将作为其结果获得的8位纠错信息提供给8B6Q转换单元64。

8B6Q转换单元64基于内部存储器(未示出)中预先存储的转换表，对作为来自FEC操作单元63的8位纠错信息的FEC二进制码元流执行8B6Q转换，以便将其转换到由六个码元值形成的FEC码元流。

接下来，图13示出了8B6Q转换单元64中预先存储的转换表的示例。

在图13所示的转换表中，左栏中示出了4位二进制流，而右栏中示出了通过由转换4位二进制流获得的三个码元值形成的码元流。

在图13所示的转换表中，通过转换获得的三个码元值的总和变为0。

例如，8B6Q转换单元64如图14所示那样，将作为来自FEC操作单元63的8位纠错信息的形成FEC二进制流的位b0～b7转换为低4位b0～b3和高4位b4～b7。

另外，8B6Q转换单元64基于图13中所示的预先存储的转换表，将低4位b0～b3转换为三个码元值q0～q2，而将高4位b4～b7转换为三个码元值q3～q5。

8B6Q转换单元64将由通过8B6Q转换获得的六个码元值q0～q5形成的FEC码元流提供给2Q添加单元66。

2B2Q转换单元65提供有低速率数据。2B2Q转换单元65将图15中所示那样的转换表存储于内部存储器(未示出)。

接下来，图15示出了2B2Q转换单元65中预先存储的转换表的示例。

在图15所示的转换表中，在左栏中示出了2位二进制流，而在右栏中示出由通过2位二进制流的转换获得的两个码元值形成的码元流。

在图15所示的转换表中，通过转换获得的两个码元值的总和变为0。

2B2Q转换单元65将指示所提供的低速率数据的由多个位形成的低速率二进制流分割为2位低速率二进制流。2B2Q转换单元65基于图15中所示的预先存储的转换表，对通过分割获得的2位低速率二进制流进行2B2Q转换，以便将其转换为由两个码元值形成的低速率码元流。

2B2Q转换单元65将通过2B2Q转换获得的低速率码元流提供至2Q添加单元66。

2Q添加单元66将由来自2B2Q转换单元65的两个码元值形成的低速率码元流添加至由来自8B6Q转换单元64的六个码元值形成的FEC码元流的旁边，并将作为其结果获得的由八个码元值形成的FEC低速率码元流提供给叠加单元67。

叠加单元67将来自2Q添加单元66的FEC低速率码元流添加至来自14B8Q转换单元61的十五个高速率码元流的旁边，并且生成由十五个高速率码元流和FEC低速率码元流形成的传输信号。

另外，叠加单元67将生成的传输信号叠加至来自电源单元68的电流，并且经由电源线将作为其结果获得的叠加信号提供给接收单元42的分离单元81。

另外，来自14B8Q转换单元61的形成每一个高速率码元流的八个码元值的总和为0。来自2Q添加单元66的FEC低速率码元流由码元值的总和为0的FEC码元流以及码元值的总和为0的低速率码元流形成。

为此，叠加单元67经由电源线，将通过作为电源的电流上的叠加所获得不包括DC分量的传输信号提供给接收单元42的分离单元81。

电源单元68例如是电池等，并且将能量提供给14B8Q转换单元61到叠加单元67。电源单元68将作为能量的电流提供给叠加单元67，以便将能量提供给接收单元42。

接收单元42包括分离单元81、逆8B6Q转换单元82、逆14B8Q转换单元83、纠错单元84、逆2B2Q转换单元85和信号处理单元86。

分离单元81从叠加单元67接收叠加信号，并且使用各种滤波器将接收到的叠加信号分离为电流和传输信号。分离单元81将分离后的电流作为能量提供给逆8B6Q转换单元82、逆14B8Q转换单元83、纠错单元84、逆2B2Q转换单元85和信号处理单元86。

另外，分离单元81基于形成通过分离获得的传输信号的各个码元值的数目，从传输信号提取出十五个高速率码元流，以便提供给逆14B8Q转换单元83。

确切地，例如，分离单元81从形成通过分离获得的传输信号的各个码元值提取出第一(头部)码元值～第120(＝8×15)个码元值，作为十五个高速率码元流，以便将其提供至逆14B8Q转换单元83。

分离单元81基于形成通过分离获得的传输信号的各个码元值的数目，从形成传输信号中包括的FEC低速率码元流的八个码元值中，提取出从头部起的六个码元值作为FEC码元流，并且提取出剩余两个码元值作为低速率码元流。

确切地，例如，分离单元81从形成通过分离获得的传输信号的各个码元值中提取出第121个码元值～第126个码元值作为FEC码元流，并提取第127个和第128个码元值作为低速率码元流。

分离单元81将提取出的FEC码元流提供给逆8B6Q转换单元82，并且将提取出的低速率码元流提供给逆2B2Q转换单元85。

在第一实施例中，在发送单元41的叠加单元67经由信号线将传输信号发送到接收单元42的情况下，接收单元42的分离单元81接收经由信号线从叠加单元67发送的传输信号。

在这种情况下，分离单元81对从叠加信号中分离出的传输信号进行相同的处理，并且从接收到的传输信号中提取出十五个高速率码元流、FEC码元流和低速率码元流。进一步，分离单元81分别将提取出的十五个高速率码元流提供给逆14B8Q转换单元83，将提取出的FEC码元流提供给逆8B6Q转换单元82，并将提取出的低速率码元流提供给逆2B2Q转换单元85。

逆8B6Q转换单元82对形成来自分离单元81的FEC码元流的六个码元值进行与8B6Q转换单元64进行的8B6Q转换相反的转换(逆8B6Q转换)。

换言之，例如，逆8B6Q转换单元82将与8B6Q转换单元64中存储的转换表相同的转换表(图13)预先存储于内部存储器(未示出)。逆8B6Q转换单元82基于预先存储的转换表，对来自分离单元81的FEC码元流进行逆8B6Q转换，以便将其转换为对应的8位FEC二进制流。

通过逆8B6Q转换，将来自分离单元81的由六个码元值形成的FEC码元流转换为FEC操作单元63生成的8位FEC二进制流(即，8位纠错信息)。

逆8B6Q转换单元82将通过逆8B6Q转换获得的8位纠错信息提供给纠错单元84。

逆14B8Q转换单元83将与14B8Q转换单元61中存储的转换表相同的转换表(表A、B、C和D)预先存储于内部存储器(未示出)。

逆14B8Q转换单元83基于预先存储的转换表，对来自分离单元81的十五个高速率码元流中的每一个进行与14B8Q转换单元61进行的14B8Q转换相反的转换(逆14B8Q转换)。

换言之，例如，逆14B8Q转换单元83针对来自分离单元81的形成高速码元流的八个码元值之中的前一半四个码元值或后一半四个码元值计算相加绝对值，并且基于通过计算获得的相加绝对值来确定用于逆14B8Q转换的转换表。

确切地，例如，当从分离单元81提供形成高速率码元流的八个码元值(-2，-1，1，2，-2，-1，2，1)时，逆14B8Q转换单元83计算通过将来自分离单元81的形成高速率码元流的八个码元值(-2，-1，1，2，-2，-1，2，1)之中的(例如)前一半的四个码元值(-2，-1，1，2)求和所获得的相加绝对值0(＝|-2-1+1+2|)。

逆14B8Q转换单元83基于计算出的相加绝对值，确定用于逆14B8Q转换的转换表。也就是说，如果相加绝对值为0，则逆14B8Q转换单元83确定表A，而如果相加绝对值为1，则逆14B8Q转换单元83确定表B。另外，例如，如果相加绝对值为2，则逆14B8Q转换单元83确定表C，而如果相加绝对值为3，则逆14B8Q转换单元83确定表D。

使用表A的逆14B8Q转换

接下来描述在逆14B8Q转换单元83将表A确定为转换表时所进行的逆14B8Q转换。

由于逆14B8Q转换单元83确定相加绝对值为0并且将表A确定为转换表，因此将作为逆14B8Q转换的转换结果的形成高速率码元流的14位b0～b13之中的高2位b13和b12设置为“00”。

逆14B8Q转换单元83基于预先存储的表A，设置形成高速率二进制流的14位b0～b13之中的12位b0～b11。

换言之，例如，如果来自分离单元81的形成高速率码元流的八个码元值q0～q7之中的低四个码元值q0～q3包括在表A中，则逆14B8Q转换单元83将形成高速率二进制流的14位b0～b13之中的1位b5设置为“0”。

逆14B8Q转换单元83基于预先存储的转换表A，将低四个码元值q0～q3转换为对应的5位，并且将转换结果设置为5位的b0～b4。

另外，例如，如果来自分离单元81的形成高速率码元流的八个码元值q0～q7之中的低四个码元值q0～q3未包括在表A中，则逆14B8Q转换单元83将低四个码元值q0～q3改变为与表A中包括的四个码元值相同的四个码元值。

换言之，例如，逆14B8Q转换单元83将低四个码元值q0～q3的符号反转，并且将它们改变为与表A中包括的四个码元值相同的四个码元值。逆14B8Q转换单元83基于预先存储的表A，将改变后的低四个码元值q0～q3转换为对应的5位，并且将转换结果设置为5位b0～b4。另外，逆14B8Q转换单元83将1位b5设置为“1”，以便对应于低四个码元值q0～q3的符号的反转。

逆14B8Q转换单元83对高四个码元值q4～q7进行与对低四个码元值q0～q3进行的处理相同的处理，并且设置6个位b6～b11。

使用表B的逆14B8Q转换

将描述在逆14B8Q转换单元83将表B确定为转换表时所进行的逆14B8Q转换。

逆14B8Q转换单元83基于预先存储的表B，设置形成高速率二进制流的14个位b0～b13。

换言之，例如，如果来自分离单元81的形成高速码元流的八个码元值q0～q7之中的低四个码元值q0～q3包括在表B中，则逆14B8Q转换单元83将形成高速率二进制流的14位b0～b13之中的高2位b13和b12设置为“10”，并将1位b5设置为“0”。

逆14B8Q转换单元83基于预先存储的转换表B，将低四个码元值q0～q3转换为对应的5位，并且将转换结果设置为5位b0～b4。

另外，例如，如果来自分离单元81的形成高速率码元流的八个码元值q0～q7之中的低四个码元值q0～q3未包括在表B中，则逆14B8Q转换单元83将低四个码元值q0～q3改变为与表B中包括的四个码元值相同的四个码元值。

换言之，例如，逆14B8Q转换单元83将低四个码元值q0～q3的符号或顺序反转，并且将它们改变为与表B中包括的四个码元值相同的四个码元值。逆14B8Q转换单元83基于预先存储的表B，将改变后的低四个码元值q0～q3转换为对应的5位，并且将转换结果设置为5位b0～b4。

另外，当低四个码元值q0～q3的符号被反转时，逆14B8Q转换单元83将高2位b13和b12设置为“01”，而当其符号未被反转时，逆14B8Q转换单元83将高2位b13和b12设置为“10”。

另外，当低四个码元值q0～q3的顺序被反转时，逆14B8Q转换单元83将1位b5设置为“1”，而当其顺序未被反转时，逆14B8Q转换单元83将1位b5设置为“0”。

逆14B8Q转换单元83对高四个码元值q4～q7进行与对低四个码元值q0～q3进行的处理相同的处理，并且设置6个位b6～b11。

使用表C的逆14B8Q转换

将描述在逆14B8Q转换单元83将表C确定为转换表时所进行的逆14B8Q转换。

由于逆14B8Q转换单元83确定相加绝对值为2并且将表C确定为转换表，因此将作为逆14B8Q转换的转换结果的形成高速率码元流的14位b0～b13之中的高2位b13和b12设置为“11”，并将1位b10设置为“0”。

逆14B8Q转换单元83基于预先存储的表C，设置形成高速率二进制流的14位b0～b13之中的剩余1位b11和10位b0～b9。

换言之，例如，如果来自分离单元81的形成高速率码元流的八个码元值q0～q7之中的低四个码元值q0～q3包括在表C中，则将形成高速率二进制流的14位b0～b13之中的1位b11和1位b4分别设置为“0”和“0”。

逆14B8Q转换单元83基于预先存储的表C，将低四个码元值q0～q3转换为对应的4个位，并且将转换结果设置为4位b0～b3。

另外，例如，如果来自分离单元81的形成高速率码元流的八个码元值q0～q7之中的低四个码元值q0～q3未包括在表C中，则逆14B8Q转换单元83将低四个码元值q0～q3改变为与表C中包括的四个码元值相同的四个码元值。

换言之，例如，逆14B8Q转换单元83将低四个码元值q0～q3的符号或顺序反转，并且将它们改变为与表C中包括的四个码元值相同的四个码元值。逆14B8Q转换单元83基于预先存储的表C，将改变后的低四个码元值q0～q3转换为对应的4个位，并且将转换结果设置为4个位b0～b3。

另外，当低四个码元值q0～q3的符号被反转时，逆14B8Q转换单元83将1位b11设置为“1”，而当其符号未被反转时，逆14B8Q转换单元83将1位b11设置为“0”。

另外，当低四个码元值q0～q3的顺序被反转时，逆14B8Q转换单元83将1位b4设置为“1”，而当其顺序未被反转时，逆14B8Q转换单元83将1位b4设置为“0”。

逆14B8Q转换单元83对高四个码元值q4～q7进行与对低四个码元值q0～q3进行的处理相同的处理，并且设置5个位b5～b9。

使用表D的逆14B8Q转换

接下来描述在逆14B8Q转换单元83将表D确定为转换表时所进行的逆14B8Q转换。

由于逆14B8Q转换单元83确定相加绝对值为3并且将表D确定为转换表，因此将作为逆14B8Q转换的转换结果的形成高速率码元流的14位b0～b13之中的高2位b13和b12设置为“11”，并将1位b10设置为“1”。

以与将表C确定为转换表的情况相同的方式，逆14B8Q转换单元83基于预先存储的表D，设置形成高速率二进制流的14位b0～b13之中的剩余1位b11和10位b0～b9。

这样，逆14B8Q转换单元83对来自分离单元81的形成高速率码元流的八个码元值q0～q7进行逆14B8Q转换。逆14B8Q转换单元83将作为其结果获得的由14位b0～b13形成的高速率二进制流提供给纠错单元84。

从而，逆14B8Q转换单元83将15个高速率二进制流提供给纠错单元84。

纠错单元84将来自逆14B8Q转换单元83的15个高速率二进制流接收为高速率数据。

纠错单元84基于来自逆8B6Q转换单元82的纠错信息，对接收到的高速率数据进行纠错，并且将已经历了纠错的高速率数据提供给信号处理单元86。

逆2B2Q转换单元85将与2B2Q转换单元65中存储的相同的转换表(图15)预先存储于内部存储器(未示出)。

逆2B2Q转换单元85基于预先存储的转换表，对来自分离单元81的两个码元值形成的低速率码元流进行与2B2Q转换单元65进行的2B2Q转换相反的转换(逆2B2Q转换)

逆2B2Q转换单元85将2位低速率二进制流(即，通过逆2B2Q转换获得的低速率数据)提供给信号处理单元86。

信号处理单元86基于来自纠错单元84的高速率数据以及来自逆2B2Q转换单元85的低速率数据来进行预定处理。换言之，例如，如果来自纠错单元84的高速率数据或来自逆2B2Q转换单元85的低速率数据是视频信号，则信号处理单元86将对应于该视频信号的图像显示在显示器(未示出)上。

发送单元41的操作的描述

接下来参考图16中的流程图，将描述发送单元41进行的数据传输处理。

例如，当分别将作为用于提供给接收单元42的数据的高速率数据提供给14B8Q转换单元61并将低速率数据提供给2B2Q转换单元65时，数据传输处理开始。

在步骤S21中，14B8Q转换单元61将指示所提供的高速率数据的由多个位形成的高速率二进制流分割为14位高速率二进制流，并且对通过分割获得的14位高速率二进制流中的每一个进行14B8Q转换，以便将其转换为八个码元值。

另外，在14B8Q转换单元61中，将通过14B8Q转换获得的由八个码元值q0～q7形成的高速率码元流提供至二进制流转换单元62和叠加单元67。

在步骤S22中，二进制流转换单元62基于图12中所示的预先存储的转换表，将来自14B8Q转换单元61的形成高速率码元流的码元值q0～q7中的每一个转换为2位二进制值，并且将作为其结果获得的用于FEC操作的16位二进制流提供给FEC操作单元63。

在步骤S23中，每当从二进制流转换单元62提供用于FEC操作的十五个二进制流作为用于FEC操作的16位二进制流时，FEC操作单元63例如通过BCH(248，240)，针对用于FEC操作的十五个二进制流(240(＝16×15)-用于FEC操作的位二进制流)执行FEC操作，并且将作为其结果获得的8位纠错信息提供给8B6Q转换单元64。

在步骤S24中，8B6Q转换单元64基于预先存储在内部存储器(未示出)中的转换表(图13)，对作为来自FEC操作单元63的8位纠错信息的FEC二进制流进行8B6Q转换，以便将其转换为由六个码元值形成的FEC码元流。

8B6Q转换单元64将通过8B6Q转换获得的由6个码元值形成的FEC码元流提供至2Q添加单元66。

在步骤S25中，2B2Q转换单元65将指示所提供的低速率数据的由多个位形成的低速率二进制流分割为2位低速率二进制流。2B2Q转换单元65基于图15中所示的预先存储的转换表，对通过分割获得的2位低速率二进制流进行2B2Q转换，以便将其转换为由两个码元值形成的低速率码元流。

2B2Q转换单元65将通过2B2Q转换获得的两个码元值形成的低速率码元流提供给2Q添加单元66。

在步骤S26中，2Q添加单元66将来自2B2Q转换单元65的两个码元值形成的低速率码元流添加至来自8B6Q转换单元64的六个码元值形成的FEC码元流的旁边，并将作为其结果获得的由八个码元值形成的FEC低速率码元流提供给叠加单元67。

在步骤S27中，叠加单元67将来自2Q添加单元66的FEC低速率码元流添加至来自14B8Q转换单元61的十五个高速率码元流的旁边，并且生成由十五个高速率码元流和FEC低速率码元流形成的传输信号。

另外，叠加单元67将生成的传输信号叠加至来自电源单元68的电流上。

在步骤S28中，叠加单元67经由电源线，将作为叠加结果所获得的叠加信号提供至接收单元42的分离单元81。这样，数据传输处理完成。

接收单元42的操作的描述

接下来参照图17中的流程图，描述接收单元42进行的数据接收处理。

例如当经由电源线从发送单元41提供叠加信号时，数据接收处理开始。

在步骤S41中，分离单元81从叠加单元67接收叠加信号，并且使用各种滤波器将接收到的叠加信号分离为电流和传输信号。分离单元81将分离出的电流作为能量提供至逆8B6Q转换单元82、逆14B8Q转换单元83、纠错单元84、逆2B2Q转换单元85和信号处理单元86。

另外，分离单元81基于形成通过分离所获得的传输信号的各个码元值的数目，从传输信号中提取出十五个高速率码元流，以便将其提供至逆14B8Q转换单元83。

分离单元81基于形成通过分离获得的传输信号的各个码元值的数目，从形成传输信号中所包括的FEC低速率码元流的八个码元值中，提取出从头部起的六个码元值作为FEC码元流，并且提取出剩余两个码元值作为低速率码元流。

分离单元81将提取出的FEC码元流提供至逆8B6Q转换单元82，并且将提取出的低速率码元流提供至逆2B2Q转换单元85。

在步骤S42中，逆8B6Q转换单元82对来自分离单元81的六个码元值形成的FEC码元流进行逆8B6Q转换，并且将通过逆8B6Q转换获得的8位纠错信息提供至纠错单元84。

在步骤S43中，逆14B8Q转换单元83基于预先存储的转换表，对来自分离单元81的十五个高速率码元流中的每一个进行逆14B8Q转换，并且将通过逆14B8Q转换获得的由14位b0～b13形成的高速二进制流提供至纠错单元84。

在步骤S44中，纠错单元84以依次从逆14B8Q转换单元83提供的14位高速率二进制流，接收十五个高速率二进制流作为高速数据。

纠错单元84基于来自逆8B6Q转换单元82的纠错信息，对接收到的高速率数据进行纠错，并且将已经历了纠错的高速率数据提供至信号处理单元86。

在步骤S45中，逆2B2Q转换单元85基于预先存储的转换表，对来自分离单元81的两个码元值形成的低速率码元流进行逆2B2Q转换，并且将2位低速率二进制流(即，通过逆2B2Q转换获得的低速率数据)提供至信号处理单元86。

在步骤S46中，信号处理单元86基于来自纠错单元84的高速率数据和来自逆2B2Q转换单元85的低速率数据来进行预定的处理。这样，数据接收处理完成。

如上所述，在数据传输处理中，生成了由高速率码元流和FEC低速率码元流形成的传输信号，以使得形成高速率码元流的各个码元值的总和变为0，并且形成FEC低速率码元流的各个码元值的总和变为0，由此可以生成不包括DC分量的传输信号。

为此，在数据传输处理中，当经由电源线将通过在电流上叠加传输信号所获得的叠加信号发送至接收单元42时，可以在数据接收处理中使用各种滤波器，容易地将接收到的叠加信号分离为传输信号和电流。

因此，由于可以经由单个电源线发送传输信号以及作为能量的电流，因此相比于经由电源线仅提供作为能量的电流的情况，可以减少信号线的数目。

另外，例如，在数据传输处理中，发送包括FEC码元流和低速率码元流的FEC低速率码元流。因此，即使高速率码元流的传输期间在高速率码元流中出现错误，也可以在数据接收处理中，基于对应于FEC码元流的纠错信息来校正与出现错误(形成码元流的码元值中的每一个改变了1的错误)的高速率码元流相对应的高速率数据。

另外，例如，在数据传输处理中，由于发送包括FEC码元流和低速率码元流的FEC低速率码元流，因此相比于连同填充数据一起发送FEC码元流的情况，可以更加高效地发送数据。

在数据传输处理中，由于发送由码元值形成的传输信号，因此可以在发送单元41和接收单元42中的时钟频率不增大的情况下发送更多的数据。

在第一实施例中，如图3所示，尽管生成和添加了关于与高速率数据对应的十五个高速率码元流(图3中所示的“8Qui”)的纠错信息，但是可以生成和添加关于与低速率数据对应的低速率码元流(图3中所示的“2Qui”低速率)的纠错信息。

也就是说，如图18所示，低速率码元流由包括四个低速率码元流(其每一个均由作为一组的两个码元值形成)的八个码元值形成。

以与在十五个高速率码元流(其每一个均由八个码元值形成)形成一组时生成对应于十五个高速率码元流的纠错信息的情况相同的方式，可以在十五个低速率码元流(其每一个均由八个码元值形成)形成一组时生成对应于十五个低速率码元流(其每一个均由八个码元值形成)的纠错信息。

在这种情况下，纠错信息不仅添加至高速率数据，而且添加至低速率数据，由此也可以校正低速率数据中出现的错误。

另外，以与关于十五个高速率码元流的纠错信息的情况相同的方式，将关于十五个低速率码元流的纠错信息转换为由六个码元值形成的低速率FEC码元流。

另外，例如，将对应于填充数据的两个码元值形成的码元流添加至低速率FEC码元流，然后将其发送为包括八个码元值的码元值。

代之将对应于填充数据的码元流添加至低速率FEC码元流，可以添加由两个码元值形成的低速率码元流。在这种情况下，相比于添加对应于填充数据的码元流的情况，可以更加高效地发送数据。

在第一实施例中，使用14B8Q转换将高速率二进制流转换为多个高速率码元流，但是本发明不限于此，例如，可以使用将12位转换为八个码元值的12B8Q(四进制)转换。

3.第二实施例

接下来参考图19～32描述使用12B8Q转换生成传输信号的第二实施例。

图19和20示出第二实施例的概要。

如图19所示，第二实施例与第一实施例显著不同之处在于使用了12B8Q转换而不是14B8Q转换。

另外，如图20所示，对由12位b0～b11形成的高速率二进制流(图20的A)进行12B8Q转换，并且通过12B8Q转换获得由八个码元值q0～q7形成的高速率码元流。

另外，例如，以与第一实施例的情况相同的方式进行用于基于由八个码元值q0～q7形成的高速率码元流生成用于FEC操作的二进制流的处理等。

接下来参考图21～24描述用于12B8Q转换的转换表。

图21示出在形成12位高速率二进制流的各个位之中的高2位为“00”时所使用的表A。

在图21所示的表A中，在从左边起的第一栏中示出了每一个由4位形成的二进制流。在从左边起的第二到第四栏中，示出了每一个均由通过转换写入从左边起第一栏中的二进制流所获得的四个码元值形成的码元流。这与稍后描述的图22～24中相同。

在图21所示的表A中，通过转换获得的四个码元值的总和变为0。

图22示出在形成12位高速率二进制流的各个位之中的高2位为“01”或“10”时所使用的表B。

在图22所示的表B中，通过转换获得的四个码元值的总和变为1。

图23和24示出在形成12位高速率二进制流的各个位之中的高2位为“11”时所使用的表C和D。

在图23所示的表C中，通过转换获得的四个码元值的总和变为2。

在图24所示的表D中，通过转换获得的四个码元值的总和变为3。

参照图25～27，将描述使用图21中表A的12B8Q转换、使用图22中表B的12B8Q转换以及使用图23中表C或者图24中表D的12B8Q转换。

图25示出在形成12位高速率二进制流的各个位之中的高2位为“00”时所进行的使用图21中表A的12B8Q转换的细节。

在第二实施例中，如图25所示，以与参考图9所述的情况相同的方式进行处理。换言之，在第二实施例中，除了12B8Q转换的转换目标是由12位b0～b11形成的二进制流并且使用图21中所示的表A之外，进行与参考图9所述的情况相同的处理。

接下来，图26示出在形成12位高速率二进制流的各个位之中的高2位为“01”或“10”时所进行的使用图22中表B的12B8Q转换的细节。

在第二实施例中，如图26所示，以与参考图10所述的情况相同的方式进行处理。换言之，在第二实施例中，除了12B8Q转换的转换目标是由12位b0～b11形成的高速率二进制流并且使用图22中所示的表B之外，进行与参考图10所述的情况相同的处理。

接下来，图27示出在形成12位高速率二进制流的各个位之中的高2位为“11”时所进行的使用图23中的表C或图24中的表D的12B8Q转换的细节。

在第二实施例中，如图27所示，以与参考图11所述的情况相同的方式进行处理。换言之，在第二实施例中，除了12B8Q转换的转换目标是由12位b0～b11形成的高速率二进制流并且使用图23中的表C或图24中的表D之外，进行与参考图11所述的情况相同的处理。

在第二实施例中，如参考图25～27所描述的，对作为高速率数据的12位高速率二进制流执行12B8Q转换，并且生成对应于高速率数据的十五个高速率码元流(图19中所示的十五个“8Qua高速率”)。

图28示出在将十五个高速率码元流转换为用于FEC操作的240位二进制流时所使用的转换表的示例。此外，该转换表对应于第一实施例中图12所示的转换表。

在第二实施例中，使用图28所示的转换表，将十五个高速率码元流(图19中所示的十五个“8Qua高速率”)转换为用于FEC操作的240位二进制流(图19中所示的十五个“16B”)。此外，在第二实施例中，码元值是四个值{3，1，-1，-3}中的任何一个。

在第二实施例中，基于通过转换获得的用于FEC操作的240位二进制流，以与第一实施例的情况相同的方式，生成作为8位纠错信息的FEC二进制流。

接下来，参考图29～31，作为在第二实施例中进行的8B6Q转换，描述将8位FEC二进制流转换为由六个码元值形成的FEC码元流的8B6Q转换。

在8B6Q转换中，根据形成要转换的FEC二进制流的8位b0～b7之中的高1位b7来确定要使用的转换表。

图29示出在高1位b7为0时用于第二实施例中8B6Q转换的转换表的示例。

在图29所示的转换表中，在左栏中示出了3位二进制流，在右栏中示出了通过3位二进制流的转换获得的三个码元值形成的码元流。这与稍后描述的图30中相同。

另外，在图29所示的转换表中，通过将右栏所示的形成每一个码元流的三个码元值求和所获得的相加值变为1。

图30示出用于第二实施例中8B6Q转换的转换表的示例。

在图30所示的转换表中，通过将右栏所示的形成每一个码元流的三个码元值求和所获得的相加值变为3。

接下来将参考图31描述在第二实施例中进行的8B6Q转换的细节。

在图31的A中，示出了由8位b0～b7形成的并且通过8B6Q转换所转换的FEC二进制流。

在图31的B中，示出了通过使用图29或30所示转换表的转换获得的并且由六个码元值q0′～q5′形成的码元流。

在图31的C中，示出了作为8B6Q转换的结果所获得的并且由六个码元值q0～q5形成的FEC码元流。

在第二实施例中，如果图31的A中所示的形成FEC二进制流的8位b0～b7之中的高1位b7为0，则将给出相加值为1的转换表(图29)确定为用以转换6位b0～b5的转换表。

此外，如果图31的A中所示的形成FEC二进制流的8位b0～b7之中的高1位b7为1，则将给出相加值为3的转换表(图30)确定为用以转换6位b0～b5的转换表。

在第二实施例中，使用所确定出的转换表，将图31的A中所示的6位b0～b5之中的3位b0～b2转换为图31的B中所示的三个码元值q0′～q2′。

另外，使用所确定出的转换表，将图31的A中所示的6位b0～b5之中的3位b3～b5转换为图31的B中所示的三个码元值q3′～q5′。

在第二实施例中，如果图31的A中所示的形成二进制流的8位b0～b7之中的1位b6为0，则如下面描述的那样，将通过转换获得的六个码元值q0′～q5′转换为作为8B6Q转换的转换结果的六个码元值q0～q5。

换言之，如果1位b6的值为0，则通过将三个码元值q0′～q2′的各自符号进行反转所获得的值设置为三个码元值q0～q2，并且将三个码元值q3′～q5′按照其原样设置为三个码元值q3～q5，从而获得了码元值q0～q5。

此外，在第二实施例中，如果图31的A中所示的形成二进制流的8位b0～b7之中的1位b6为1，则如下面描述的那样，将通过转换获得的六个码元值q0′～q5′转换为作为8B6Q转换的转换结果的六个码元值q0～q5。

换言之，如果1位b6的值为1，则将三个码元值q0′～q2′按照原样设置为三个码元值q0～q2，并且将通过把三个码元值q3′～q5′的各自符号进行反转所获得的值设置为三个码元值q3～q5，从而获得了码元值q0～q5。

这样，在第二实施例中，通过对8位纠错信息(图19中所示的“8B(FEC)”)进行8B6Q转换，生成了由六个码元值q0～q5形成的码元流(图19中所示的“6Qua FEC”)。

接下来参考图32，描述第二实施例中进行的、把对应于低速率数据的2位二进制流转换为由两个码元值形成的码元流的2B2Q转换的细节。

图32示出用于2B2Q转换的转换表的示例。

在图32中所示的转换表中，在左栏中示出了2位二进制流，在右栏中示出了通过2位二进制流转换获得的两个码元值形成的码元流。

另外，在图32所示的转换表中，通过对右栏中所示的形成每一个码元流的三个码元值求和所获得的相加值变为0。

在第二实施例中，通过2B2Q转换将对应于低速率数据的2位低速率二进制流(图19中所示的“2B(低速率)”)转换为由两个码元值形成的低速率码元流(图19中所示的“2Qua”低速率)。

另外，在第二实施例中，将通过2B2Q转换获得的低速率码元流添加至通过8B6Q转换获得的FEC码元流，并且生成作为其结果所获得的新FEC低速率码元流(图19中所示的“6Qua FEC+2Qua低速率”)。在第二实施例中，发送通过将利用12B8Q转换获得的FEC低速率码元流添加至十五个高速率码元流所获得的传输信号。

在第二实施例中，在接收传输信号的接收侧，以与在第一实施例中描述的情况相同的方式进行逆转换，从而可以获得低速率数据和高速率数据。

4.变型的示例

在第一和第二示例中，例如，生成8位纠错信息作为用于校正在对应于十五个高速率码元流的高速率数据中出现的错误的纠错信息，但是本发明不限于此。

另外，例如，在第一和第二实施例中，尽管将十五个高速率码元流和一个FEC低速率码元流发送为传输信号，但是高速率码元流的数目不限于此，其数目可以不同于十五。

此外，尽管已经描述了通过第一实施例中的14B8Q转换来转换高速率数据的情况以及通过12B8Q转换来转换高速率数据的情况，但是转换高速率数据的转换方法不限于此，并且可以采用nBmQ转换。这里，n和m表示自然数。

在使用nBmQ转换来转换高速率数据的情况下，形成FEC低速率码元流的码元值的数目等于或小于m。

在这种情况下，FEC低速率码元流中包括的形成FEC码元流的码元流的数目为x，FEC低速率码元流中包括的形成低速率码元流的码元流的数目为y。这里，x和y是满足(x+y)小于等于m这一条件的自然数。

尽管在第一和第二实施例中已经描述了笔记本型PC 21，但是本发明也例如可应用于经由折页等将主机身连接至显示器的便携式电话等。

上述一系列处理可以用硬件或软件来进行。当用软件进行一系列处理时，可以将组成软件的程序从记录介质安装到在其中嵌入了专用硬件的计算机、或者例如可以通过安装各种程序来执行各种功能的通用个人计算机。

计算机的配置示例

图33示出通过程序进行上述一系列处理的个人计算机的配置示例。

CPU(central processing unit，中央处理单元)201根据ROM(read onlymemory，只读存储器)202或存储单元208中存储的程序来进行各种处理。RAM 203对CPU 201执行的程序或数据进行适当地存储。CPU 201、ROM 202和RAM 203经由总线204相互连接。

CPU 201经由总线204连接至输入输出接口205。输入输出接口205连接至由键盘、鼠标、麦克风等构成的输入单元206，以及由显示器、扬声器等构成的输出单元207。CPU 201响应于从输入单元206输入的命令而进行各种处理。CPU 201将处理后的结果输出至输出单元207。

连接至输入输出接口205的存储单元208例如包括硬盘以及CPU 201执行的存储程序或各种数据。通信单元209经由诸如因特网或LAN之类的网络与外部设备进行通信。

程序可以经由通信单元209获得，并且可以存储在存储单元208中。

连接至输入输出接口205的驱动器210驱动所安装的可拆卸介质211(如，磁盘、光盘或半导体存储器)，并且获得存储在其之中的程序或数据。所获得的程序或数据在必要的情况下发送至存储单元208并存储于存储单元208中。

可安装在计算机中并由计算机执行的记录介质如图33中所示那样，包括：作为封装介质的可拆卸介质211，其由磁盘(包括软盘)、光盘(包括CD-ROM(Compact Disc-Read Only Memory)和DVD(Digital Versatile Disc))、磁光盘(包括MD(mini-disc))或半导体存储器等组成；或ROM 202，其临时或永久地存储程序；或构成存储单元208的硬盘。程序经由作为接口(如，路由器或调制解调器)的通信单元209，通过使用有线或无线通信介质(如，LAN、因特网或数字卫星广播)而可选择地记录在记录介质中。

此外，在本说明书中，用于描述记录介质中所记录的程序的步骤不仅包括以根据所述次序的时间顺序执行的处理，而且包括即使在不一定以时间顺序执行的情况下而并行或单独执行的处理。

本申请包含与2010年3月31日向日本专利局提交的日本优先权专利申请JP 2010-080514中公开的主题有关的主题，其全部内容通过引用的方式合并在此。

本领域的技术人员应当理解，根据设计要求和其它因素，可以出现各种修改、组合、部分组合和变更，只要其在所附权利要求书及其等价物的范围内即可。

Claims (9)

1.一种传输设备，其包括：

第一转换部件，其基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；

第二转换部件，其基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；

第三转换部件，其基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；

添加生成部件，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及

传输部件，其发送由所述第一和第二传输数据形成的传输信号。

2.如权利要求1所述的传输设备，进一步包括第四转换部件，其基于预先存储的第四转换表，将用以校正出现在所述第二传输目标数据中的错误的第二纠错数据转换为由a个码元值形成的第三码元数据，

其中，所述添加生成部件将预定的码元数据添加至所述第三码元数据，并且生成由所述N个码元值形成的第三传输数据，并且

其中，所述传输部件发送由所述第一到第三传输数据形成的传输信号。

3.如权利要求1或2所述的传输设备，其中，所述传输部件将传输信号叠加在作为能量的电流上，并且发送所叠加的传输信号。

4.如权利要求3所述的传输设备，进一步包括：

分离部件，其将所述传输部件发送的传输信号与所述电流分离；

第一逆转换部件，其基于预先存储的与所述第一转换表相同的转换表，将所述传输信号中包括的第一传输数据转换为所述第一传输目标数据；

提取部件，其从所述传输信号中包括的第二传输数据中提取出所述第一码元数据和所述第二码元数据；

第二逆转换部件，其基于预先存储的与所述第二转换表相同的转换表，将所述第一码元数据转换为所述第一纠错数据；

纠错部件，其基于所述第一纠错数据，校正出现在所述第一传输目标数据中的错误；

第三逆转换部件，其基于预先存储的与所述第三转换表相同的转换表，将所述第二码元数据转换为所述第二传输目标数据；以及

处理部件，其基于错误校正后的第一传输目标数据和第二传输目标数据来进行预定处理。

5.如权利要求3所述的传输设备，其中，所述第一和第二传输数据中的每一个均由总和变为0的码元值形成，并且

其中，所述传输部件将由总和变为0的码元值形成的传输信号叠加在所述电流上，并且发送所叠加的传输信号。

6.如权利要求1所述的传输设备，进一步包括：

第五转换部件，其将对应于所述第一传输目标数据的第一传输数据转换为用以生成所述第一纠错数据的用于生成的数据；以及

纠错数据生成部件，其基于所述用于生成的数据，生成所述第一纠错数据。

7.一种传输设备中的传输方法，所述传输设备发送传输信号，并包括第一转换部件、第二转换部件、第三转换部件、添加生成部件和传输部件，所述方法包括以下步骤：

使得第一转换部件基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；

使得第二转换部件基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；

使得第三转换部件基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；

使得添加生成部件将所述第二码元数据添加至所述第一码元数据，以生成由所述N个码元值形成的第二传输数据；以及

使得传输部件发送由所述第一和第二传输数据形成的传输信号。

8.一种程序，其使得计算机能够用作：

第一转换部件，其基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；

第二转换部件，其基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；

第三转换部件，其基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；

添加生成部件，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及

传输部件，其发送由所述第一和第二传输数据形成的传输信号。

9.一种传输设备，其包括：

第一转换单元，其基于预先存储的第一转换表，以预定单位的数据将作为传输目标的第一传输目标数据转换为由N个码元值形成的第一传输数据，其中每一个码元值指示预先设置的多个值中的任何一个；

第二转换单元，其基于预先存储的第二转换表，将用以校正出现在第一传输目标数据中的错误的第一纠错数据转换为由a个码元值形成的第一码元数据；

第三转换单元，其基于预先存储的第三转换表，将与所述第一传输目标数据不同的第二传输目标数据转换为由(N-a)个码元值形成的第二码元数据；

添加生成单元，其将所述第二码元数据添加至所述第一码元数据，并且生成由所述N个码元值形成的第二传输数据；以及

传输单元，其发送由所述第一和第二传输数据形成的传输信号。

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