JP2011209638A - フォトマスク、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供する。
【解決手段】所定幅の複数のライン状の第１パターンを、所定幅のライン状の第１パターンを、該第１パターンの幅方向に予め定められた第１の間隔で平行に複数形成したラインアンドスペースパターンと、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第１パターンと平行に所定幅のライン状の第２パターンを予め定められた第２の間隔で複数形成し、さらに前記第２パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、を備えたフォトマスク。
【選択図】図２

Description

本発明はフォトマスクに係り、特に、ダミーパターンを形成せずにレジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法に関する。

図６に半導体記憶装置回路のフォトマスクの例を示す。同図に示されるフォトマスク１には複数の記憶装置チップ２の回路パターンが形成されており、当該回路パターンは、記憶素子ブロック３を有している。このブロック３を拡大した図に示されるように、ブロック３は、例えばアクティブ領域間の素子分離回路、ゲート回路、メタル等による配線回路を形成するためのラインアンドスペースパターン４を含んでいる。

なおフォトリソ工程においてレジストパターンを形成する際、記憶素子ブロック端ラインパターン４ｅのレジストパターン細り、倒れ等の劣化を防止するために、記憶素子ブロック端ラインパターン４ｅの隣にはダミーパターン５を配置している。

とりわけ狭い線幅かつピッチのラインアンドスペースパターンを形成する際、フォトリソ工程ではオフアクシス照明（斜入射照明）と呼ばれる超解像技術が一般に用いられるが、孤立パターンやラインアンドスペース端パターン等のピッチが不連続的に変化するパターンに対しては、レジスト形状が大幅に劣化する。

そのためダミーパターン５のライン幅Ｗ０はラインアンドスペースパターン４におけるライン幅Ｗｃより十分太い線幅とする。そして、記憶素子ブロック端ラインパターン４ｅとダミーパターン５との間隔Ｄ０は、当該パターン同士の連結防止のためラインアンドスペースパターン４のスペース幅Ｄｃよりも広く設定する。

さらにライン幅Ｗ０、及び間隔Ｄ０は、レジストパターン形成時に記憶素子ブロック端ラインパターン４ｅと記憶素子ブロック中央ラインパターン４ｃとのライン幅が等しくなるように決定する。

図６に示したように、ダミーパターン５を配置した場合のラインアンドスペースパターン４について、レジスト寸法（ライン幅）をシミュレーションした一例を図７に示す。図７のグラフは横軸が露光機のデフォーカス量（Focus）を示し、縦軸がレジスト寸法（Resist CD）、露光機の露光エネルギー（ExpDose）を示している。

さらにシミュレーション条件はマスク寸法（半導体基板上換算）が、それぞれＷｃ＝１３０ｎｍ、Ｄｃ＝１３０ｎｍ、Ｄ０＝１５０ｎｍ、Ｗ０＝２００ｎｍであり、露光波長（ＫｒＦ光源）λ＝２４８ｎｍであり、光学条件については、レンズＮＡ＝０．７５、σ＝０．８５、２／３輪帯照明であり、レジスト条件については、レジスト膜厚が３５００Å、下層反射防止膜あり、となっている。

そして、同図（ａ）のグラフは、記憶素子ブロック中央ラインパターン４ｃの場合のレジスト寸法を示しており、同図（ｂ）のグラフは、記憶素子ブロック端ラインパターン４ｅの場合のレジスト寸法を示している。

露光エネルギー（ExpDose）が増加すると曲線カーブが下に凸から上に凸に変化し、ある一定の露光エネルギー（グラフではExpDoseが５８）における曲線カーブはデフォーカス量に対してレジスト寸法が略一定、即ち露光機のデフォーカスに対して寸法変化が無いため、当該露光エネルギーが最適であることが解る。

いずれのグラフにおいても、上述した最適な露光エネルギーにてほぼ同じ、かつデフォーカス量に対して略一定なレジスト寸法特性、すなわちダミーパターン５によって記憶素子ブロック中央ラインパターン４ｃと記憶素子ブロック端ラインパターン４ｅとで同じ寸法特性が得られており、記憶素子ブロック内ラインアンドスペースパターンにおける寸法均一性が向上している。

この技術に関連して、特許文献１には、アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体装置が開示されている。また、特許文献２には、ラインパタン端部の後退量を評価する作業による労力の低減と、そのマスクＣＡＤ処理の簡易化を図る技術が開示されている。

特開２００８−２１８５６９号公報 特開２００４−３５４６０５号公報

図６に示したような、ラインアンドスペースパターン４の両端にダミーパターン５を配置した場合、そのダミーパターン５を配置するための領域を予め確保しておく必要がある。すなわち、半導体基板上に転写されるダミーパターンを用いた場合、記憶装置チップ面積が増大することにより半導体基板半導体基板あたりのチップ数の減少するため、生産コストが増加し、さらに回路設計における設計自由度が制約されることによる回路設計工数の増加し、また設計効率の低下することとなる。

このように、従来の技術には、レジスト寸法特性を略一定とすることが可能であっても、ダミーパターンが半導体基板上に転写されるという問題点があった。

本発明は上記問題点に鑑み、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、請求項１の発明は、所定幅のライン状の第１パターンを、該第１パターンの幅方向に予め定められた第１の間隔で平行に複数形成したラインアンドスペースパターンと、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第１パターンと平行に所定幅のライン状の第２パターンを予め定められた第２の間隔で複数形成し、さらに前記第２パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、を備えたフォトマスクである。

請求項１の発明によれば、ラインアンドスペースパターンは、所定幅のライン状の第１パターンを、該第１パターンの幅方向に予め定められた第１の間隔で平行に複数形成したパターンであり、アシストパターンは、前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第１パターンと平行に所定幅のライン状の第２パターンを予め定められた第２の間隔で複数形成し、さらに前記第２パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したパターンである。このアシストパターンにより、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスクを提供することができる。

請求項２の発明は請求項１の発明において、前記ラインアンドスペースパターンが形成された領域の中央に位置する中央第１パターンが前記半導体基板上に露光された際の幅と、前記ラインアンドスペースパターンが形成された領域の端部に位置する端部第１パターンが前記半導体基板上に露光された際の幅とが略等しくなるように、前記中央第１パターンの幅と前記端部第１パターンの幅とを定められたものである。

請求項２の発明によれば、中央第１パターンが前記半導体基板上に露光された際のライン幅と端部第１パターンが前記半導体基板上に露光された際のライン幅とが略等しくすることで、ラインアンドスペースパターンにおける全ての第１パターンが半導体基板上に露光された際のライン幅を略等しくすることができる。

上記目的を達成するために、請求項３の発明は、半導体基板上に被パターニング層を形成する工程と、前記被パターニング層上にポジ型のレジスト層を形成する工程と、請求項１又は請求項２に記載のフォトマスクを用いて、前記レジスト層に対して露光する工程と、露光されたレジスト層を現像する工程と、を備え、前記フォトマスクの前記第１パターンに対応するパターンを前記半導体基板上に形成することを特徴とする。

請求項３の発明によれば、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。

請求項４の発明は、請求項３の発明において、前記第２パターンに対応する前記レジスト層は、現像する工程により除去されるものである。

請求項４の発明も、請求項３の発明と同様に、第２パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したパターンであるため、現像工程により除去され、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。

本発明によれば、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能なフォトマスク、及びそのフォトマスクを用いた半導体装置の製造方法を提供することができる、という効果が得られる。

半導体記憶装置回路の作成に用いられるフォトマスクの一例を示す図である。 記憶素子ブロックを示すパターンの一例を示す図である。 レジスト寸法を示す図である。 第２パターンのライン数を１本とした場合のレジスト寸法を示す図である。 第２パターンのライン幅及び間隔を一定としない場合のアシストパターンの一例を示す図である。 ダミーパターンを配置した場合のラインアンドスペースパターンの一例を示す図である。 レジスト寸法をシミュレーションした一例を示す図である。

以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。

本実施の形態では、本発明を適用したフォトマスクとして、図１に示されるような半導体記憶装置回路の作成に用いられるフォトマスクを例にして説明する。

同図に示されるフォトマスク１０には、複数の記憶装置チップの回路パターン１２が形成される。この回路パターン１２には、記憶素子ブロックを示すパターン１４が形成される。そして、パターン１４には、例えばアクティブ領域間の素子分離回路、ゲート回路、及びメタル等による配線回路を形成するためのラインアンドスペースパターン等が形成されている。

このパターン１４の詳細を図２に示す。図２にはラインアンドスペースパターン２０及びアシストパターン２２の２種類のパターンが示されている。まず、ラインアンドスペースパターン２０は、所定幅Ｓのライン状の第１パターン２１、２１Ａ、２１Ｂを、該第１パターンの幅方向に予め定められた第１の間隔Ｔで平行に複数形成したパターンである。なお、第１パターン２１Ａ、２１Ｂであるが、第１パターン２１Ａは、ラインアンドスペースパターン２０が形成された領域の中央に位置する中央第１パターンを示し、第１パターン２１Ｂは、ラインアンドスペースパターン２０が形成された領域の端部に位置する端部第１パターンを示している。第１パターン２１、２１Ａ、２１Ｂを特に区別する必要のない場合は、これらを単に第１パターン２１と表現する。また、本実施の形態において用いられるレジスト寸法とはフォトマスク１０に形成されたラインが半導体基板上に露光された際の（半導体基板上に転写された）ライン幅を示すこととする。

また、第１パターン２１Ａが前記半導体基板上に露光された際のレジスト寸法と、第１パターン２１Ｂが半導体基板上に露光された際のレジスト寸法とが略等しくなるように、第１パターン２１Ａのライン幅Ｓ１と第１パターン２１Ｂのライン幅Ｓ２とを定めるようにしても良い。なお、ここでの「レジスト寸法が略等しく」とは、レジスト寸法が等しいか、またはフォトマスクを用いて生産された半導体基板が電気的に正常に動作可能な範囲（ライン細り、線間ブリッジ等が生じない）となるレジスト寸法となることを示している。

次にアシストパターン２２であるが、このパターンはラインアンドスペースパターン２０が形成された領域とは異なる領域に、幅方向で、かつ第１パターン２１と平行に所定幅のライン状の第２パターン２３を予め定められた第２の間隔Ｄで複数形成し、さらに第２パターン２３の幅Ｗが、半導体基板に露光する際の露光解像限界以下となるように形成したパターンである。

ライン幅Ｗを露光解像限界以下となるように形成すると、これらアシストパターン２２が半導体基板上に転写されることはない。従って、ライン幅Ｗが露光解像限界以下となるように形成されたパターンは、半導体基板上に転写されない線幅のパターンと換言できる。

背景技術で説明したように、従来はダミーパターン５（図６参照）が用いられていたため、このダミーパターン５が半導体基板上に転写されることとなる。本実施の形態に係るフォトマスク１０では、アシストパターン２２により、従来のようにダミーパターン５を配置する領域を確保する必要がない。そのため、本実施の形態に係るフォトマスクによれば、記憶装置チップ面積縮小による生産コスト削減（半導体基板あたりのチップ数増加）という効果が得られる。また、回路設計においてダミーパターン５を避けるパターン配置など、ダミーパターン５に対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。

本実施の形態に係るフォトマスクによれば、上述したアシストパターン２２により、半導体基板上に転写されるダミーパターンを用いることなく、レジスト寸法特性を略一定とすることが可能となる。なお、ここでの「レジスト寸法特性を略一定」とは、レジスト寸法が等しいか、またはフォトマスクを用いて生産された半導体基板が電気的に正常に動作可能な範囲（ライン細り、線間ブリッジ等が生じない）となるレジスト寸法となることを示している。

このことを、レジスト寸法をシミュレーションした結果を示すグラフを用いて説明する。

図３に示される２つのグラフは横軸が露光機のデフォーカス量（Focus）を示し、縦軸がレジスト寸法（Resist CD）、露光機の露光エネルギー（ExpDose）を示している。

さらにシミュレーション条件はマスク寸法（半導体基板上換算）が、それぞれＷｃ＝１３０ｎｍ、Ｄｃ＝１３０ｎｍ、Ｄ１＝１２０ｎｍ、Ｗ１＝８０ｎｍであり、露光波長（ＫｒＦ光源）λ＝２４８ｎｍであり、光学条件については、レンズＮＡ＝０．７５、σ＝０．８５、２／３輪帯照明であり、レジスト条件については、レジスト膜厚が３５００Å、下層反射防止膜あり、となっている。

そして、同図（ａ）のグラフは、第１パターン２１Ａの場合のレジスト寸法を示しており、同図（ｂ）のグラフは、第１パターン２１Ｂの場合のレジスト寸法を示している。同図（ｂ）のグラフは、さらにアシストパターン２２のライン数を３本としたものである。

いずれのグラフにおいても、露光エネルギー（ExpDose）が増加すると曲線カーブが下に凸から上に凸に変化し、ある一定の露光エネルギー（グラフではExpDoseが５８）における曲線カーブはデフォーカス量に対してレジスト寸法が略一定、即ち露光機のデフォーカスに対して寸法変化が無いため、当該露光エネルギーが最適であることが解る。

いずれのグラフにおいても、上述した最適な露光エネルギーにてほぼ同じ、かつデフォーカス量に対して略一定なレジスト寸法特性、すなわちアシストパターン２２によって第１パターン２１Ａと第１パターン２１Ｂとで同じ寸法特性が得られており、ラインアンドスペースパターン２０における寸法均一性が向上している。

なお、第２パターン２３のライン数を複数とせずに、１本とした場合は、このような略一定なレジスト寸法特性を得ることは困難である。図４に示されるグラフでの縦軸、横軸、及び条件は、図３に示したグラフと同じであるが、第２パターン２３のライン数１本とした場合の第１パターン２１Ｂでのレジスト寸法を示すグラフである。

図４に示されるグラフは、図３に示されるグラフと比較して、上に凸となっている曲線の傾きの絶対値が大きくなり、さらに露光エネルギーが低い場合はいびつな曲線となっている。

そして、図４に示されるグラフにおいて、図３に示される露光エネルギーが５８の場合の曲線のように、デフォーカス量（Focus）に対してほぼ直線となる曲線は見あたらない。

このように、第２パターン２３のライン数を複数とせずに、１本とした場合は、略一定なレジスト寸法特性を得ることは困難であるので、ライン数を複数とする必要が生じる。

以上説明した実施の形態におけるアシストパターン２２では、第２パターン２３の各々のライン幅Ｗ、及び第２の間隔Ｄが一定となっているが、フォトマスク１０を露光する際の露光照明条件により、必ずしも一定とする必要はない。

例えば、第２パターン２３の本数をｎ本とした場合に、図５に示されるようにライン幅ＷをＷ１〜Ｗｎ、及び第２の間隔ＤをＤ１〜Ｄｎ−１というように、露光照明条件、それによるシミュレーション結果、或いは実験等による結果等を踏まえ、一定とせずに予め定めておいても良い。

さらに、アシストパターン２２が半導体基板上に転写されず、第１パターン２１Ａが前記半導体基板上に露光された際のレジスト寸法と、第１パターン２１Ｂが半導体基板上に露光された際のレジスト寸法とが略等しくなるように、ライン幅Ｗ１〜Ｗｎ、及び第２の間隔Ｄ１〜Ｄｎ−１を設定するとより効果的である。

以上説明したフォトマスク１０を用いて半導体装置の製造方法について説明する。この製造方法は、まず半導体基板上に被パターニング層を形成する。被パターニング層としては、配線層等の導電性の層が考慮されうる。この被パターニング層上にポジ型のレジスト層を形成し、フォトマスク１０を用いて、レジスト層に対して露光し、露光されたレジスト層を現像する。その後、レジスト層をマスクとしてエッチングを行なうことで第１パターンに対応するパターンを製造することができる。なお、上述したように、第２パターン２３の幅は、半導体基板に露光する際の露光解像限界以下となるように形成したパターンであるため、結果的に第１パターン２１に対応するパターンが前記半導体基板上に形成されることとなる。

すなわち、第２パターン２３に対応する（第２パターン２３の箇所に対応する）レジスト層は、現像工程により除去される。従って、ダミーパターンによるパターンが半導体基板上に形成されずに半導体装置を作成できる結果、ダミーパターンに対する弊害を気にする必要がなく、設計自由度が向上するため、回路設計工数減による設計期間短縮、設計基準の簡素化による設計効率向上できるという効果が得られる。

１０ フォトマスク
１２ 回路パターン
１４ 記憶素子ブロックを示すパターン
２０ ラインアンドスペースパターン
２１、２１Ａ、２１Ｂ 第１パターン
２２ アシストパターン
２３ 第２パターン

Claims (4)

1. 所定幅のライン状の第１パターンを、該第１パターンの幅方向に予め定められた第１の間隔で平行に複数形成したラインアンドスペースパターンと、
   前記ラインアンドスペースパターンが形成された領域とは異なる領域に、前記幅方向で、かつ前記第１パターンと平行に所定幅のライン状の第２パターンを予め定められた第２の間隔で複数形成し、さらに前記第２パターンの幅が、半導体基板に露光する際の露光解像限界以下となるように形成したアシストパターンと、
   を備えたフォトマスク。
2. 前記ラインアンドスペースパターンが形成された領域の中央に位置する中央第１パターンが前記半導体基板上に露光された際の幅と、前記ラインアンドスペースパターンが形成された領域の端部に位置する端部第１パターンが前記半導体基板上に露光された際の幅とが略等しくなるように、前記中央第１パターンの幅と前記端部第１パターンの幅とを定めた請求項１に記載のフォトマスク。
3. 半導体基板上に被パターニング層を形成する工程と、
   前記被パターニング層上にポジ型のレジスト層を形成する工程と、
   請求項１又は請求項２に記載のフォトマスクを用いて、前記レジスト層に対して露光する工程と、
   露光されたレジスト層を現像する工程と、
   を備え、
   前記フォトマスクの前記第１パターンに対応するパターンを前記半導体基板上に形成することを特徴とする半導体装置の製造方法。
4. 前記第２パターンに対応する前記レジスト層は、現像する工程により除去される請求項３に記載の半導体装置の製造方法。

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