JP2011204858A - 半導体デバイスの製造方法及び積層化半導体デバイスの製造方法 - Google Patents
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Abstract
【解決手段】半導体デバイス110の製造方法は、基板101の一方の面に第1の半導体素子102を形成する工程と、第1の半導体素子102上に第1の配線層104を形成する工程と、支持基板上に保護樹脂層を形成する工程と、第1の配線層104と保護樹脂層とが接触するように、支持基板を基板101に支柱を介して固定する工程と、基板101の他方の面側に第2の配線層404を形成する工程と、基板101の一部及び支柱の一部又は全部を除去して基板101と支持基板とを分離する工程と、を含むことを特徴とする。
【選択図】図12
Description
基板の一方の面に第1の半導体素子を形成する工程と、
前記第1の半導体素子上に第1の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第1の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第2の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする。
本発明の第1の観点に係る半導体デバイスの製造方法によって得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする。
本発明の第1の実施形態に係る半導体デバイスの製造方法について、図1〜図12を参照しながら説明する。
ここでは、基板101として図1(a)に示す基板101を用いる。基板101はシリコンで形成されている。基板101の厚みは約0.5mmである。基板101を洗浄した後、図1(b)に示すように、基板101上に半導体素子102を形成する。半導体素子102は回路を構成する配線層及び層間絶縁層からなる多層配線層、並びにパッシベーション膜を有していてもよい。
次に、基板101及び半導体素子102の上面を酸素プラズマ処理により清浄にする。次に基板101及び半導体素子102の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図1(c)に示すように、基板101上及び半導体素子102上に開口部を有する層間絶縁層103を形成する。外観検査により基板101上及び半導体素子102上での開口を確認した後、窒素雰囲気中で加熱処理をし、層間絶縁層103を硬化させる。加熱処理温度は層間絶縁層103を硬化させるのに十分な温度であればよく、特に限定されないが、例えば、350℃である。
基板101、半導体素子102及び層間絶縁層103を酸素プラズマ処理により清浄にする。これを成膜装置内に導入し、装置内を所望の真空度とする。基板101、半導体素子102及び層間絶縁層103上の全面にTi、Cuを順に積層成膜し、Cu/Ti積層膜からなる給電層(図示せず)を形成する。膜厚は特に限定されないが、例えば、Ti層が50nm、Cu層が300nmである。
次に、基板101、配線層104及び層間絶縁層103の上面を酸素プラズマ処理により清浄にする。配線層104及び層間絶縁層103の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理することにより、図2(c)に示すように、開口部を有する表面絶縁層105を基板101、配線層104及び層間絶縁層103上に形成する。外観検査により基板101、半導体素子102上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、表面絶縁層105を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃で行われる。このようにして、多層配線層106が形成される。
次に、支持基板形成工程について図3及び図4を参照しながら説明する。図3(a)に示す支持基板201は、厚さ0.5mmのガラスである。支持基板201を洗浄した後、支持基板201の上に感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図3(b)に示すように支持基板201上に所望の形状の保護樹脂層230を形成する。ここで、保護樹脂層230の形状は、基板101上に形成する半導体素子102及び多層配線層106の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂層230を硬化させる。加熱処理の条件は特に限定されないが、例えば、400℃である。本実施形態において、硬化後の保護樹脂層230の弾性率は、多層配線層106の弾性率よりも小さい。
次に、図5(a),(b)に示すように、基板101上に形成した半導体素子102を含む多層配線層106と、支持基板201上の保護樹脂層230とが接し、かつ基板101と支持基板201上に形成した支柱220が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化し、エポキシ樹脂を硬化させる。このようにして、基板101と支持基板201とがエポキシ樹脂からなる支柱220を介して固定される。
次に、支持基板201にバックグラインドテープ(図示せず)を貼り付ける。バックグラインドテープを治具に固定した後に、半導体素子102を形成していない面より基板101をバックグラインド加工して、図6(a)に示すように基板101を薄くする。その後、支持基板201からバックグラインドテープを剥離する。バックグラインド加工した面を化学機械研磨(Chemical Mechanical Polishing;CMP)加工し、半導体素子102を形成していない面を平坦化する。なお、ここでプラズマ処理を行い、基板101裏面に発生している可能性のあるストレスを緩和してもよい。
次に、図6(b)に示すように、半導体素子102を形成していない面の基板101裏面に所望の形状を有するフォトレジスト700を形成する。フォトレジスト700は基板101に基板貫通孔を形成するためのマスクである。フォトレジスト700は基板貫通孔の形成工程に耐性があればよい。フォトレジスト700は、基板101の裏面に樹脂を塗布した後フォトリソグラフィーによって形成されたものでもよく、またドライフィルムフォトレジストであってもよい。またスクリーン印刷法によって所望の形状のフォトレジストを形成してもよい。
次に、基板101の裏面及び基板貫通孔302を酸素プラズマ処理により清浄にする。基板101裏面及び基板貫通孔302上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図7(c)に示すように、開口部を有する裏面層間絶縁層403を基板101の裏面に形成する。外観検査により基板101及び基板貫通孔302上に開口部が形成されているのを確認し、窒素雰囲気中で加熱処理して、裏面層間絶縁層403を硬化させる。加熱処理温度は特に限定されないが、例えば350℃で行われる。なお、前工程で基板101の裏面にも基板絶縁層303が形成されている場合は、この工程を省略することもできる。
基板101の裏面及び裏面層間絶縁層403を酸素プラズマ処理により清浄にし、成膜装置内に導入する。成膜装置内が所望の真空度に達した後に、基板101の裏面及び裏面層間絶縁層403上の全面にTi、Cuを順に積層成膜し、Cu/Ti積層膜からなる給電層(図示せず)を形成する。膜厚は特に限定されないが、例えばTi膜は50nm、Cu膜は300nmである。
基板101の裏面、裏面配線層404、裏面層間絶縁層403の上面を酸素プラズマ処理により清浄にした後、裏面配線層404及び裏面層間絶縁層403の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理を行うことで、図9(b)に示すように、開口部を有する裏面絶縁層405を基板101の裏面及び裏面配線層404上に形成する。外観検査により基板101の裏面及び裏面配線層404上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、裏面絶縁層405を硬化させる。ここで、加熱処理温度は特に限定されないが、例えば350℃である。このようにして、図9(b)に示すように、裏面多層配線層406が形成される。
なお、ここでは発明の理解を容易にするために裏面配線層404を1層のみ形成する例を示したが、裏面層間絶縁層403及び裏面配線層404を繰り返し積層していくことで、複数の裏面層間絶縁層403及び裏面配線層404を有する裏面多層配線層406を形成しても良い。
次に、固定されている基板101と支持基板201とを分離する工程について説明する。まず、基板101の裏面、すなわち半導体素子102を形成していない面に樹脂を塗布し、フォトリソグラフィー法により図10(a)に示すように所望の形状のフォトレジスト702を形成する。
本発明の第2の実施形態に係る半導体デバイスの製造方法について、図13乃至図15を参照しながら説明する。
本実施形態において、半導体素子形成工程は、本発明の第1の実施形態と同様に行うことができる。
基板101及び半導体素子102の上面を酸素プラズマ処理により清浄にした後、基板101及び半導体素子102の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し現像処理することにより、図13(a)に示すように、開口部を有する層間絶縁層103を基板101及び半導体素子102上に形成するとともに、ポリイミド樹脂からなる支柱120を基板101上の半導体素子102が形成されている領域以外の領域に形成する。外観検査後に、窒素雰囲気中で加熱処理をし、層間絶縁層103を硬化させる。加熱処理温度は特に限定されないが、例えば350℃である。
支持基板形成工程は、本発明の第1の実施形態と同様に行うことができる。加熱処理の条件は特に限定されないが、例えば、350℃である。
外観検査後、基板101上に形成した半導体素子102及び多層配線層106と、支持基板201上の保護樹脂層230とが接し、かつ基板101上に形成されているポリイミド樹脂からなる支柱120と支持基板201上に形成されているエポキシ樹脂からなる支柱220が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図14(a)に示すように、基板101と支持基板201とが支柱120及び支柱220を介して固定される。
本発明の第3の実施形態に係る半導体デバイスの製造方法について、図16〜図18を参照しながら説明する。
次に、半導体素子102及び層間絶縁層103上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト(図示せず)を形成する。このフォトレジストは基板101の所望の位置に凹部304aを形成するためのマスクであり、凹部304aの形成工程に耐性があればよい。ここでは樹脂を塗布した後フォトリソグラフィー法により形成する例を示したが、例えばドライフィルムフォトレジストであってもよく、またスクリーン印刷法によって所望の形状のフォトレジスト700を形成してもよい。
基板101、配線層104、層間絶縁層103の上面を酸素プラズマ処理により清浄にした後、基板101、配線層104及び層間絶縁層103の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することで、図16(d)に示すように、開口部を有する表面絶縁層105を基板101、配線層104及び層間絶縁層103上に形成すると共に、基板貫通孔302内にポリイミド樹脂からなる支柱120を形成する。外観検査により基板101及び半導体素子102上に表面絶縁層105の開口部が形成されているのを確認した後、窒素雰囲気中で加熱処理を行い、表面絶縁層105を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃で行われる。このようにして、図16(d)に示すように、多層配線層106が形成される。
なお、本実施形態においては発明の理解を容易にするために層間絶縁層103及び配線層104を1層ずつ形成する例を示したが、これらを繰り返し積層していくことで複数の層間絶縁層103及び配線層104を有する多層配線層106を形成しても良い。
支持基板形成工程は、本発明の第1の実施形態と同様に行うことができる。このようにして得られた支持基板201と基板101とを、図17(a),(b)に示すように貼り合わせる。
次に、支持基板201にバックグラインドテープを貼り付け(図示せず)、バックグラインドテープを治具に固定する。半導体素子102を形成していない面より基板101をバックグラインド加工して、基板101を薄くする。支持基板201からバックグラインドテープを剥離する。バックグラインド加工した面をCMP加工し、基板101の半導体素子102が形成されていない面を平坦化する。その後、基板101裏面から反応性イオンエッチングにより基板101のシリコン及び基板絶縁層303を除去し、貫通配線304を露出させる。この結果、貫通配線304は基板101を貫通する。
本発明の第4の実施形態に係る半導体デバイスの製造方法を、図19及び図20を参照しながら説明する。
次に、基板101の、半導体素子102が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト(図示せず)を形成する。
続いて、基板101の裏面及び基板貫通孔302を酸素プラズマ処理により清浄にした後、基板101の裏面及び基板貫通孔302上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図19(c)に示すように開口部を有する裏面層間絶縁層403を基板101の裏面に形成すると共に、エポキシ樹脂からなる支柱220の底面にポリイミド樹脂からなる支柱120を形成する。外観検査により裏面層間絶縁層403の開口を確認した後、窒素雰囲気中で加熱処理をし、裏面層間絶縁層403を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃で行われる。
本発明の第5の実施形態に係る半導体デバイスの製造方法について、図21〜図23を参照しながら説明する。
基板101、半導体素子102及び層間絶縁層103の表面を酸素プラズマ処理により清浄にした後、これを成膜装置内に導入する。成膜装置内を所望の真空度にし、基板101、半導体素子102及び層間絶縁層103上の全面にTi、Cuをこの順に積層成膜して、Cu/Ti積層膜からなる給電層(図示せず)を形成する。膜厚は特に限定されないが、例えばTi層が50nm、Cu層が300nmである。
支持基板201として、ここでは0.5mm厚のガラスを用いる。ガラスを洗浄し、この表面に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板201上に所望の形状の保護樹脂層230を形成する。支持基板201上の保護樹脂層230の形状は、基板101上に形成する半導体素子102及び多層配線層106の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂を硬化させる。加熱処理温度は特に限定されないが、例えば350℃で行われる。
外観検査後、基板101上に形成した半導体素子102及び多層配線層106と、支持基板201上の保護樹脂層230が接し、かつ基板101上に形成されている金属支柱121と支持基板201上に形成されているエポキシ樹脂からなる支柱220とが接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図21(d)に示すように、基板101と支持基板201とが固定される。なお、本実施形態においては金属支柱121とエポキシ樹脂からなる支柱220との界面に金属拡散層231が形成される。このようにすることで、接着強度がさらに向上する。
続いて、樹脂を基板101の半導体素子102が形成されていない面に塗布し、フォトリソグラフィー法により裏面多層配線層406を保護するような形状のフォトレジスト(図示せず)を形成する。次にダイシング加工により、図22(b)に示すように基板101及び金属支柱121の一部を除去する。さらにウェットエッチングにより、図22(c)に示すように金属支柱121及び金属拡散層231を除去する。
本発明の第6の実施形態に係る半導体デバイスの製造方法を、図24〜図27を参照しながら説明する。
基板101及び層間絶縁層103上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト(図示せず)を形成する。このフォトレジストは、基板101に凹部304aを形成する際のマスクとして用いられる。
基板101、配線層104及び層間絶縁層103の上面を酸素プラズマ処理により清浄にした後、配線層104及び層間絶縁層103の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図24(d)に示すように開口部を有する表面絶縁層105を基板101、配線層104及び層間絶縁層103上に形成する。外観検査により基板101及び半導体素子102上に表面絶縁層105の開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理をし、表面絶縁層105を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃で行われる。このようにして、図24(d)に示すように、多層配線層106が形成される。
半導体素子102を形成していない面の基板101裏面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト(図示せず)を形成する。裏面層間絶縁層403の一部を図26(a)に示すように取り除いた後、図27に示すように、ウェットエッチングによって金属支柱121及び金属拡散層231を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板101裏面を清浄にする。この際、酸素プラズマ処理によって、基板101と除去されず残存する支柱220との間に応力が発生し、基板101と除去されず残存している支柱220との間で剥離が生じる。このため基板101を支柱220及び支持基板201から容易に分離することができる。図27に示すように基板101と支持基板201とを分離し、半導体素子102を有し、かつ基板101の両面に配線層104と裏面配線層404とを有する半導体デバイス110が得られる。
本発明の第7の実施形態に係る半導体デバイスの製造方法について、図28〜図30を参照しながら説明する。
基板101の半導体素子102が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト(図示せず)を形成する。このフォトレジストは基板101に基板貫通孔302を形成する際にマスクとして用いられる。ここでは樹脂を塗布した後フォトリソグラフィー法によりフォトレジストを形成したが、フォトレジスト700は基板貫通孔302の形成工程に耐性があればよく、限定されない。例えば、ドライフィルムフォトレジストであってもよい。
基板101の裏面を酸素プラズマ処理により清浄にした後、基板101の裏面及び基板貫通孔302上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図28(c)に示すように、開口部を有する裏面層間絶縁層403を基板101の裏面に形成する。裏面層間絶縁層403の開口部が基板101及び基板貫通孔302上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層403を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃である。
基板101の裏面及び裏面層間絶縁層403を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板101の裏面及び裏面層間絶縁層403上の全面にTi、Cuをこの順に積層成膜し、Cu/Ti積層膜からなる給電層(図示せず)を形成する。膜厚は特に限定されないが、例えばTi層が50nm、Cu層が300nmである。
基板101の、半導体素子102が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト(図示せず)を形成する。このフォトレジストは、基板101に基板貫通孔302を形成する際のマスクである。ここでは樹脂を塗布してからフォトリソグラフィー法により形成する方法を示したが、基板貫通孔302の形成工程に対して耐性があればよく、例えば、ドライフィルムフォトレジストであってもよい。
基板101の裏面及び基板貫通孔302を酸素プラズマ処理により清浄にした後、基板101の裏面及び基板貫通孔302上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図31(c)に示すように、開口部を有する裏面層間絶縁層403を基板101の裏面に形成する。裏面層間絶縁層403の開口部が基板101及び基板貫通孔302上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層403を硬化させる。加熱処理温度は特に限定されないが、例えば、350℃である。
基板101の裏面及び裏面層間絶縁層403を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板101の裏面及び裏面層間絶縁層403上の全面にTi、Cuをこの順に積層成膜し、Cu/Ti積層膜からなる給電層(図示せず)を形成する。膜厚は限定されないが、例えばTi層が50nm、Cu層が300nmである。
基板101の、半導体素子102が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト(図示せず)を形成する。次に、図32(b)に示すように、ウェットエッチングによって金属支柱121及び金属拡散層231を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板101裏面を清浄にする。この際、酸素プラズマ処理によって、基板101と除去されず残存している支柱220との間に応力が発生し、基板101と支柱220との間で剥離が生じる。このため基板101と支持基板201とを容易に分離することができる。このようにして、図33に示すように半導体素子102を有し、かつ基板101の両面に配線層104と裏面配線層404とを有する半導体デバイス110が得られる。
本発明の第9の実施形態に係る半導体デバイスの製造方法について、図34〜図37を参照しながら説明する。
本実施形態においては、支持基板201として、アルカリ金属を含有するガラスを用いる。支持基板201の厚さは0.5mmである。支持基板201を洗浄した後、支持基板201全面に樹脂を塗布し、フォトリソグラフィー法により図34(a)に示すように所望の形状のフォトレジスト703を形成する。このフォトレジスト703をマスクとして、フッ酸を含むエッチング液により支持基板201をエッチング加工する。フォトレジスト703を有機溶剤により除去し、酸素プラズマ処理により支持基板201裏面を清浄にする。このようにして、図34(b)に示すように、支持基板201上に、支持基板201と同一材料で構成される支柱220を形成する。
外観検査後、図35(a)及び図35(b)に示すように、基板101上に形成した半導体素子102及び多層配線層106と、支持基板201上の保護樹脂層230が接し、かつ基板101と、支持基板201に形成されている支柱220とが接するように、両者を貼り合わせる。基板101側を陽極、支持基板201側を陰極とし、加熱した状態で電圧を印加することにより、基板101と支持基板201とを陽極接合により固定する。
基板101の、半導体素子102が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線層406を保護するような形状のフォトレジスト(図示せず)を形成する。ダイシング加工により、基板101の一部と、支持基板201と同一材料で形成されている支柱220の一部とを、図36(a)に示すように除去する。さらにウェットエッチングにより、図36(b)に示すように残りの支柱220を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板101裏面を清浄にする。この際、酸素プラズマ処理によって、基板101と支柱220との間に応力が発生し、剥離が生じる。このため、基板101と支持基板201とを分離することが容易となる。このようにして、図37に示すように、半導体素子102を有し、かつ基板101の両面に配線層104と裏面配線層404とを有する半導体デバイス110が得られる。
本発明の第10の実施形態に係る半導体デバイスの製造方法について、図38〜図39を参照しながら説明する。
本実施形態では図38(a)に示すように、基板101の半導体デバイス102が形成されている面とは反対側の面に、薄膜素子402が形成される。ここでは、薄膜素子402として薄膜キャパシタを形成する例を示して説明する。ただし、これは発明の理解を容易にするための例示であり、本発明の範囲はこれに限定されるものではない。
本発明の第11の実施形態に係る積層化半導体デバイスの製造方法について、図40を参照しながら説明する。
以上、本発明について実施形態を示しながら詳細に説明したが、これらは例示であり、本発明の範囲が以上の実施形態に限定されるものではない。以下、本発明の実施形態の変形例について述べる。
基板の一方の面に第1の半導体素子を形成する工程と、
前記第1の半導体素子上に第1の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第1の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第2の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
前記基板の前記他方の面に第2の半導体素子を形成する工程をさらに含み、
前記第2の配線層は前記第2の半導体素子上に形成される、
ことを特徴とする付記1に記載の半導体デバイスの製造方法。
前記支柱は、前記基板の前記第1の配線層が形成されている面上の領域であって前記半導体素子又は前記第1の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする付記1又は2に記載の半導体デバイスの製造方法。
前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする付記1乃至3のいずれか1つに記載の半導体デバイスの製造方法。
前記支柱は前記基板の前記第1の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれかに形成される、
ことを特徴とする付記1乃至4のいずれか1つに記載の半導体デバイスの製造方法。
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記1乃至5のいずれか1つに記載の半導体デバイスの製造方法。
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、加熱及び冷却によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記1乃至6のいずれか1つに記載の半導体デバイスの製造方法。
前記基板及び前記支柱の少なくとも一部を除去して前記基板と前記支持基板とを分離する工程は、前記基板及び前記支柱の少なくとも一部又は全部が除去された後、プラズマ処理によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記1乃至7のいずれか1つに記載の半導体デバイスの製造方法。
前記保護樹脂層は前記第1の配線層よりも小さい弾性率を有する、
ことを特徴とする付記1乃至8のいずれか1つに記載の半導体デバイスの製造方法。
前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする付記1乃至9のいずれか1つに記載の半導体デバイスの製造方法。
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする付記1乃至10のいずれか1つに記載の半導体デバイスの製造方法。
前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されている、
ことを特徴とする付記1乃至11のいずれか1つに記載の半導体デバイスの製造方法。
前記基板はシリコンで形成されている、
ことを特徴とする付記1乃至12のいずれか1つに記載の半導体デバイスの製造方法。
前記基板はシリコンで形成されており、
前記支持基板はアルカリ金属若しくはアルカリ土類金属又はその両方を含むガラスで形成されている、
ことを特徴とする付記1乃至13のいずれか1つに記載の半導体デバイスの製造方法。
前記基板の前記第1の配線層が形成される面に金属部を形成する工程をさらに含み、
前記支柱は前記金属部と接するように配置される、
ことを特徴とする付記1乃至9のいずれか1つに記載の半導体デバイスの製造方法。
前記支柱と前記金属部との界面に金属拡散層を形成する工程をさらに含む、
ことを特徴とする付記15に記載の半導体デバイスの製造方法。
前記金属部と前記支柱との接触面は、前記基板の前記第1の配線層が形成される面よりも高い位置に配置される、
ことを特徴とする付記15又は16に記載の半導体デバイスの製造方法。
前記金属部と前記基板との接触面は、前記基板の前記第1の配線層が形成される面よりも低い位置に配置される、
ことを特徴とする付記15乃至17のいずれか1つに記載の半導体デバイスの製造方法。
前記金属部は銅を含む、
ことを特徴とする付記15乃至18のいずれか1つに記載の半導体デバイスの製造方法。
付記1乃至19のいずれか1つに記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
102: 半導体素子
103: 層間絶縁層
104a:Cuめっき
104: 配線層
105: 表面絶縁層
106: 多層配線層
110: 半導体デバイス
115: 半導体デバイス
120: 支柱
121: 金属支柱
201: 支持基板
220: 支柱
230: 保護樹脂層
231: 金属拡散層
302: 基板貫通孔
303: 基板絶縁層
304: 貫通配線
304a:凹部
402: 薄膜素子
403: 裏面層間絶縁層
404a:Cuめっき
404: 裏面配線層
405: 裏面絶縁層
406: 裏面多層配線層
500: 積層化半導体デバイス
600: 配線基板
700,701,702,703: フォトレジスト
800: 接続材
Claims (10)
- 基板の一方の面に第1の半導体素子を形成する工程と、
前記第1の半導体素子上に第1の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第1の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第2の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。 - 前記基板の前記他方の面に第2の半導体素子を形成する工程をさらに含み、
前記第2の配線層は前記第2の半導体素子上に形成される、
ことを特徴とする請求項1に記載の半導体デバイスの製造方法。 - 前記支柱は、前記基板の前記第1の配線層が形成されている面上の領域であって前記半導体素子又は前記第1の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする請求項1又は2に記載の半導体デバイスの製造方法。 - 前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体デバイスの製造方法。 - 前記支柱は前記基板の前記第1の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれか一方に形成される、
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体デバイスの製造方法。 - 前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体デバイスの製造方法。 - 前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体デバイスの製造方法。 - 前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されており、
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする請求項1乃至7のいずれか1項に記載の半導体デバイスの製造方法。 - 前記基板の前記第1の配線層が形成される面に金属部を形成する工程と、
前記支柱を前記金属部と接するように配置する工程と、
前記支柱と前記金属部との界面に金属拡散層を形成する工程と、
をさらに含むことを特徴とする請求項1乃至6のいずれか1項に記載の半導体デバイスの製造方法。 - 請求項1乃至9のいずれか1項に記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
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JPH08181211A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | 半導体素子およびその製造方法 |
JP2007036060A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2007273941A (ja) * | 2006-03-07 | 2007-10-18 | Sanyo Semiconductor Co Ltd | 半導体装置の製造方法 |
JP2008130705A (ja) * | 2006-11-20 | 2008-06-05 | Sony Corp | 半導体装置の製造方法 |
WO2009136495A1 (ja) * | 2008-05-09 | 2009-11-12 | 国立大学法人九州工業大学 | チップサイズ両面接続パッケージ及びその製造方法 |
-
2010
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181211A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | 半導体素子およびその製造方法 |
JP2007036060A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2007273941A (ja) * | 2006-03-07 | 2007-10-18 | Sanyo Semiconductor Co Ltd | 半導体装置の製造方法 |
JP2008130705A (ja) * | 2006-11-20 | 2008-06-05 | Sony Corp | 半導体装置の製造方法 |
WO2009136495A1 (ja) * | 2008-05-09 | 2009-11-12 | 国立大学法人九州工業大学 | チップサイズ両面接続パッケージ及びその製造方法 |
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