JP2011192696A5 - - Google Patents

Description

１．以下を含む電子回路装置：
（ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオフ型接合ＦＥＴ；
（ｂ）前記ノーマリオフ型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入された素子または素子群、
ここで、前記素子または、相互に並列接続された素子群は、コンデンサまたは、前記ゲート電極に向かって逆方向となるダイオードを含み、これら以外の並列接続素子を含まない。

１１．以下を含む電子回路装置：
（ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオフ型接合ＦＥＴ；
（ｂ）前記ノーマリオフ型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入され、容量成分を有する素子または、相互に並列接続され、全体として容量成分を有する素子群、
ここで、前記容量成分は、前記接合ＦＥＴのゲート容量と同程度、または、同程度であって且つ、それよりも小さく、更に電圧依存性を実質的に持たないか、または、負の電圧依存性を持つ。

Claims (20)

1. 以下を含む電子回路装置：
   （ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオフ型接合ＦＥＴ；
   （ｂ）前記ノーマリオフ型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入された素子または素子群、
   ここで、前記素子または、相互に並列接続された素子群は、コンデンサまたは、前記ゲート電極に向かって逆方向となるダイオードを含み、これら以外の並列接続素子を含まない。
2. 前記１項の電子回路装置において、前記素子または素子群は、コンデンサおよび、前記ダイオードを含む。
3. 前記２項の電子回路装置において、前記素子または素子群の印加電圧が１２．５Ｖのとき、前記素子または素子群の容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
4. 前記１項の電子回路装置において、更に、以下を含む：
   （ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
   （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
   （ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
   （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
   （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
5. 前記２項の電子回路装置において、更に、以下を含む：
   （ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
   （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
   （ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
   （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
   （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
6. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
   （ｘ１）前記接合ＦＥＴのゲート電極；
   （ｘ２）前記接合ＦＥＴのゲートパッド；
   （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
7. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
   （ｘ１）前記接合ＦＥＴのゲート電極；
   （ｘ２）前記接合ＦＥＴのゲートパッド；
   （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
8. 前記２項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
   （ｘ１）前記接合ＦＥＴのゲート電極；
   （ｘ２）前記接合ＦＥＴのゲートパッド；
   （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
   （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
9. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
   （ｘ１）前記接合ＦＥＴのゲート電極；
   （ｘ２）前記接合ＦＥＴのゲートパッド；
   （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
10. 前記２項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
11. 以下を含む電子回路装置：
    （ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオフ型接合ＦＥＴ；
    （ｂ）前記ノーマリオフ型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入され、容量成分を有する素子または、相互に並列接続され、全体として容量成分を有する素子群、
    ここで、前記容量成分は、前記接合ＦＥＴのゲート容量と同程度、または、同程度であって且つ、それよりも小さく、更に電圧依存性を実質的に持たないか、または、負の電圧依存性を持つ。
12. 前記１１項の電子回路装置において、前記容量成分を有する素子または素子群の印加電圧が１２．５Ｖのときの容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
13. 前記１１項の電子回路装置において、前記素子は、コンデンサまたは前記ゲート電極に向かって逆方向となるダイオードである。
14. 前記１１項の電子回路装置において、前記素子群は、コンデンサおよび前記ゲート電極に向かって逆方向となるダイオードである。
15. 前記１４項の電子回路装置において、前記素子又は素子群は、前記コンデンサおよび前記ダイオード以外の素子を有さない。
16. 前記１３項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
17. 前記１４項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
18. 前記１３項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
19. 前記１３項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
20. 前記１４項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。