JP2011192696A - 電子回路装置 - Google Patents

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Abstract

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。
【選択図】図１

Description

本発明は、炭化珪素を母材に用いたスイッチング素子およびそのゲート駆動回路に関するものである。
日本特開２００４−１３４５４７号公報（特許文献１）または、これに対応する米国特許公開２００５−２１８４２４号公報（特許文献２）には、ノーマリオフ型の炭化珪素接合ＦＥＴの一例が開示されている。
日本特開２００９−２１４６１号公報（特許文献３）または、これに対応する米国特許公開２００９−１４７１９号公報（特許文献４）には、ゲートに双方向のダイオードを接続した炭化珪素接合ＦＥＴの一例が開示されている。
特開２００４−１３４５４７号公報 米国特許公開２００５−２１８４２４号公報 特開２００９−２１４６１号公報 米国特許公開２００９−１４７１９号公報
一般に、数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子という。パワー半導体素子においてオン抵抗と耐圧は基板材料のバンドギャップで規定されるトレードオフの関係にある。そのため、パワー半導体素子として広く用いられているシリコン（Ｓｉ）素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効である。特に、炭化珪素(ＳｉＣ)は、シリコンに比べバンドギャップが約３倍と十分大きいこと、ｐ型およびｎ型の導電型を容易に形成できること、熱酸化により酸化膜を形成できることなどの特長を有することから、高性能のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が実現できる可能性があり大きな注目を集めている。
しかしながら、炭化珪素基板上に形成する酸化膜には大きな問題がある。それは、炭化珪素を熱酸化すると酸化膜中に炭素が残留し高密度の界面準位を形成しまうことである。これにより、ＭＩＳＦＥＴのチャネル移動度は大きく劣化しオン抵抗が著しく上昇してしまう。また、酸化膜中の炭素は酸化膜の信頼性劣化の原因ともなり、ＭＩＳＦＥＴ実現の大きな障壁となっている。
酸化膜界面の問題を回避する半導体素子の構造として接合ＦＥＴ（Field Effect Transistor）がある。接合ＦＥＴはｐｎ接合をゲートとしチャネルを制御するタイプの素子で、シリコンを母材として形成された場合のように通常はゲートに負の電圧をかけないとオフしないノーマリオン型である。なお、ノーマリオン型のパワー半導体素子はフェールセーフの観点から用途が限定されるため、パワー半導体素子では一般にノーマリオフ型が望まれる。
シリコンの接合ＦＥＴはノーマリオフで高耐圧を持たすことはできないが、炭化珪素を用いるとチャネル幅を狭くすることによりノーマリオフで高耐圧を実現することができる。それは、炭化珪素のｐｎ接合の拡散電位は約２．５Ｖと高いため、ゲートに負の電圧をかけなくてもチャネルをオフできるからである。
このように炭化珪素を母材とした接合ＦＥＴにより、ノーマリオフ型で酸化膜界面の影響を受けづらい高性能の素子が実現可能である。
しかしながら、ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が従来のMOSFETとは大きく異なり、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。これには、ふたつの大きな問題が含まれている。ひとつは、低いオン抵抗を実現するためには閾値電圧を0.5Vから1.5V程度に設計しなければならず、ノイズが入ると誤動作する可能性があるという点である。二つ目は、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しいという点である。
このうち前者を解消する手段として、ゲートに双方向のダイオードを接続するという構造が特開２００９−２１４６１号公報（特許文献３）提案されている。この構造では、ゲートの外部端子にかかる電圧をダイオードが受け持つことから、見かけ上ダイオードの拡散電位分だけ接合ＦＥＴの閾値が上昇するというものである。一方、ドレイン電流のゲート電圧依存性に関しては、素子の構造上改善するのは非常に困難である。
以上のように、ノーマリオフ型の炭化珪素接合ＦＥＴは、ドレイン電流がゲート電圧の変化に非常に敏感であり、高精度のゲートの制御が必要であるという問題点があった。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、使いやすい炭化珪素半導体装置およびその製造方法を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同程度の容量を持つ素子と接合ＦＥＴのゲートに向かうダイオードを並列に接続することを最も主要な特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明では、ゲートの外部端子にかかる電圧をゲート電極に接続された容量成分と接合ＦＥＴのゲート容量で分担することにより、見かけ上ドレイン電流のゲート電圧依存性を小さくことができ、接合ＦＥＴのゲートの制御を容易にすることができる。
本発明による半導体装置の第１の実施の形態の回路図である。 本発明による半導体装置の実施の形態に用いた炭化珪素接合ＦＥＴの断面構造図である。 本発明による半導体装置の実施の形態に用いた炭化珪素接合ＦＥＴの特性図である。 本発明による半導体装置の第１の実施の形態の特性図である。 本発明による半導体装置の第１の実施の形態に用いた炭化珪素接合ＦＥＴおよびコンデンサの容量特性図である。 本発明による半導体装置の第１の実施の形態の電圧分担を説明した図である。 本発明による半導体装置の第１の実施の形態の等価回路図である。 本発明による半導体装置の第１の実施の形態の過渡特性を示す図である。 本発明による半導体装置の第１の実施の形態の実装を示す図である。 本発明による半導体装置の第２の実施の形態の回路図である。 本発明による半導体装置の第２の実施の形態の特性図である。 本発明による半導体装置の第２の実施の形態に用いた炭化珪素接合ＦＥＴおよびコンデンサの容量特性図である。 本発明による半導体装置の第２の実施の形態の電圧分担を説明した図である。 本発明による半導体装置の第３の実施の形態のチップ平面図である。 従来構造の接合ＦＥＴのゲートパッド下の断面構造図である。 本発明による半導体装置の第３の実施の形態の断面構造図である。 本発明による半導体装置の第３の実施の形態に関する製造方法を示す図である。 本発明による半導体装置の第３の実施の形態に関する製造方法を示す図である。 本発明による半導体装置の第３の実施の形態に関する製造方法を示す図である。 本発明による半導体装置の第３の実施の形態に関する製造方法を示す図である。 本発明による半導体装置の第３の実施の形態に関する製造方法を示す図である。 本発明による半導体装置の第４の実施の形態の断面構造図である。 本発明による半導体装置の第５の実施の形態の断面構造図である。 本発明による半導体装置の第６の実施の形態の断面構造図である。 本願の第１の実施の形態の半導体装置の製造工程の概要を示すデバイス断面プロセスフロー図（Ｎ＋型ソース領域導入工程まで）である。 本願の第１の実施の形態の半導体装置の製造工程の概要を示すデバイス断面プロセスフロー図（トレンチ形成工程）である。 本願の第１の実施の形態の半導体装置の製造工程の概要を示すデバイス断面プロセスフロー図（Ｐ＋型ゲート領域形成工程）である。 本願の第１の実施の形態の半導体装置の製造工程の概要を示すデバイス断面プロセスフロー図（表面シリサイデーション工程）である。 本願の第１の実施の形態等の半導体チップの上面図である。 図２９のＸ−Ｘ’断面の模式デバイス断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む電子回路装置：
（ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオン型接合ＦＥＴ；
（ｂ）前記ノーマリオン型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入された素子または素子群、
ここで、前記素子または、相互に並列接続された素子群は、コンデンサまたは、前記ゲート電極に向かって逆方向となるダイオードを含み、これら以外の並列接続素子を含まない。
２．前記１項の電子回路装置において、前記素子または素子群は、コンデンサおよび、前記ダイオードを含む。
３．前記１または２項の電子回路装置において、前記素子または素子群の印加電圧が１２．５Ｖのとき、前記素子または素子群の容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
４．前記１または３項の電子回路装置において、更に、以下を含む：
（ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
（ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
（ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
（ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
（ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
５．前記２または３項の電子回路装置において、更に、以下を含む：
（ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
（ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
（ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
（ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
（ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
６．前記１から３項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
７．前記１から３および６項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
８．前記１から３および６項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
９．前記１から３および６項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
１０．前記１から３および６項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
１１．以下を含む電子回路装置：
（ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオン型接合ＦＥＴ；
（ｂ）前記ノーマリオン型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入され、容量成分を有する素子または、相互に並列接続され、全体として容量成分を有する素子群、
ここで、前記容量成分は、前記接合ＦＥＴのゲート容量と同程度、または、同程度であって且つ、それよりも小さく、更に電圧依存性を実質的に持たないか、または、負の電圧依存性を持つ。
１２．前記１１項の電子回路装置において、前記容量成分を有する素子または素子群の印加電圧が１２．５Ｖのときの容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
１３．前記１１または１２項の電子回路装置において、前記素子は、コンデンサまたは前記ゲート電極に向かって逆方向となるダイオードである。
１４．前記１１または１２項の電子回路装置において、前記素子群は、コンデンサおよび前記ゲート電極に向かって逆方向となるダイオードである。
１５．前記１１から１４項のいずれか一つの電子回路装置において、前記素子又は素子群は、前記コンデンサおよび前記ダイオード以外の素子を有さない。
１６．前記１１から１５項のいずれか一つの電子回路装置において、更に、以下を含む：
（ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
（ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
（ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
（ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
（ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
１７．前記１１から１５項のいずれか一つの電子回路装置において、更に、以下を含む：
（ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
（ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
（ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
（ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
（ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
１８．前記１１から１５項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
１９．前記１１から１５および１８項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
２０．前記１１から１５および１８項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
２１．前記１１から１５および１８項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
２２．前記１１から１５および１８項のいずれか一つの電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
（ｘ１）前記接合ＦＥＴのゲート電極；
（ｘ２）前記接合ＦＥＴのゲートパッド；
（ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
（ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体チップ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等（半導体チップ材料としては、たとえば単結晶ＳｉＣ基板、単結晶シリコン基板、これらの複合基板等。ＳｉＣの結晶多形としては、主に４Ｈ−ＳｉＣを対象とするが、その他の結晶多形でもよいことは、言うまでもない）上に集積したものをいう。
また、本願において、「電子回路装置」というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。
ここで、各種トランジスタの代表的なものとしては、接合ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層の一層か、または、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層およびＭ２配線層からなる２層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」または「ＳｉＣ（炭化珪素）部材」等といっても、純粋なシリコンやＳｉＣに限定されるものではなく、その他シリコンまたはＳｉＣを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
同様に、本願において、「ニッケルシリサイド」というときは、通常、Ｎ２Ｓｉを指すが、比較的純粋なものばかりではなく、Ｎ２Ｓｉを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるその他のシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の第１の実施の形態の半導体装置等の説明（主に図１から図９）
このセクションでは、原理的説明を中心とするため、ノーマリオフ型の炭化珪素系接合ＦＥＴ（１）の要部のみを図示して示す。周辺構造及び製法は、セクション７及び８において、説明する。
以下、本発明の第１の実施形態について、図を用いて説明する。図1は本発明の第１の実施の形態の等価回路図を、図２および３は本実施の形態で使用する炭化珪素接合ＦＥＴの断面構造図およびゲートの特性図を示している。図１に示すように、ノーマリオフ型の炭化珪素系接合ＦＥＴ（１）の外部ソース端子Ｓとソース電極１０の間および外部ドレイン端子Ｄとドレイン電極９の間には，特に付加的な素子が挿入されていないが、外部ゲート端子Ｇとゲート電極１２の間には、挿入素子または素子群（素子または素子群１８）として、コンデンサとダイオードが相互に並列接続されて挿入されている。ここで、基本的に、挿入素子または素子群１８は、これ以外の並列素子を含まない。
本実施の形態では、図１及び図２に示すように、炭化珪素を母材とする接合ＦＥＴ１とコンデンサ２とシリコンを母材とするpnダイオード３からなっており、コンデンサ２とpnダイオード３が並列に接合ＦＥＴ１のゲートに接続されている。接合ＦＥＴ１は、ソース領域のｎ＋層６（ＳｉＣ半導体チップ１の表面１ａ）、ドリフト領域のｎ−層５、ドレイン領域のｎ＋基板４（ＳｉＣ半導体チップ１の表面１ｂ）、基板表面１に形成されたトレンチ８の底部および側壁に形成されたゲート領域のｐ＋層７、ソース電極１０、およびドレイン電極９から構成されている。接合ＦＥＴ１は、ゲート領域のｐ＋層９とドリフト領域のｎ−層５とが接合し、その接合面から拡がる空乏層によって、チャネルを狭める動作をするものである。
接合ＦＥＴ１の特性としては、図３に示すように、ゲートに１Ｖ程度かけるとドレインに電流が流れ始めゲートに２．５Ｖ以上かけるとドレイン電流は飽和傾向になる。また、ゲート・ソース間のpn接合の拡散電位は２．８Ｖ程度であるため、ゲートに２．５Ｖ以上の電圧をかけるとゲート・ソース間で電流が流れるようになる。ゲートの駆動回路をできるだけ簡素化するためにはゲートには電流が流れない方が好ましいので、接合ＦＥＴ１はゲート電圧０Ｖでオフ、ゲート電圧１．５から２．５Ｖ程度でオンとして使うのが望ましい。なお、本実施の形態で使用した接合ＦＥＴ１は、アクティブサイズ２ｍｍ角で、オン抵抗が３ｍΩ程度のものである。
次に本実施の形態の効果について説明する。図４は外部ゲート端子の電圧VGと接合ＦＥＴ１のドレイン電流の関係を示している。図に示すように、外部ゲート端子に印加された電圧はコンデンサ２、ダイオード３と接合ＦＥＴ１のゲートに分担される。これにより、外部ゲート端子に電圧が４Ｖ程度かかると接合ＦＥＴ１にドレイン電流が流れるようになり、外部ゲート端子に１５Ｖ程度かけてもゲート電流が流れない。すなわち、見かけ上の閾値電圧が１Ｖから４Ｖ程度に上昇し、かつ、ドレイン電流のゲート電圧に対する感度も１/４程度に鈍ることがわかった。これにより、従来のＭＯＳＦＥＴと同様のゲート駆動回路を使用することが可能になった。
次に、外部ゲート端子Ｇ（図１）に印加された電圧がどのように分担されるかについて説明する。単純化して考えると、印加された電圧はコンデンサ２とダイオード３の合成容量と接合ＦＥＴ１のゲート容量で決定される。すなわち、ふたつの容量に充電される電荷が等しいと考えると、Ｑ＝ＣＶの関係より、電圧は容量の逆数に比例する形で分担される。図５は、コンデンサ２とダイオード３の合成容量と接合ＦＥＴ１のゲート容量の電圧依存性を、図６は外部ゲート端子の電圧VGと接合ＦＥＴ１のゲート電圧の関係を示している。後述するが、ダイオード３はゲートの放電の際の電流経路となっていれば良いため小さいものでよく、ダイオード３に比べコンデンサ２の方の容量が十分に大きいため、合成容量は電圧依存性が小さい。一方、接合ＦＥＴ１のゲートはpn接合の順方向となるため、ゲート電圧が大きくなると空乏層が狭くなり容量は大きくなる。この関係より、外部ゲート端子の電圧VGと接合ＦＥＴ１のゲート電圧Vgの関係は完全な線形関係にはならないが、電圧の分担はうまくできており、閾値電圧およびゲート電圧に対するドレイン電流の傾きはどちらも所望の特性を得られている。また、本実施の形態では、外部ゲート端子の電圧が１５Ｖのときに接合ＦＥＴ１のゲート電圧が２．５Ｖになるように、コンデンサ２の容量は５００ｐＦ程度のものを使用した。これは、接合ＦＥＴ１のゲート電圧２．５Ｖのときの容量が約２５００ｐＦであり、接合ＦＥＴ１のゲートに比べコンデンサ２に約５倍の電圧を印加するために、コンデンサ２の容量を２５００ｐＦの１/５の５００ｐＦにしたものである。一般にパワーデバイスではゲートに電圧を印加するための電源は１０Ｖから２０Ｖであることが多いため、接合ＦＥＴ１のゲートに２．５Ｖの電圧がかかるときに外部ゲート端子の電圧が１０Ｖから２０Ｖ程度になるように、コンデンサ２の容量としてはゲート電圧２．５Ｖの際のゲート容量の１／３から１／７程度の容量になるように設定するのが良い。
次に、本実施の形態の過渡的な動作について説明する。前記説明では単純化して容量成分の直列接続として考えたが、実際には接合ＦＥＴ１のゲートに電圧が加わるとリーク電流が流れるため、図７に示すように接合ＦＥＴ１のゲートの容量成分に可変抵抗の成分が並列に入った等価回路となる。この場合、図８に示すように外部ゲート端子に電圧が加わると接合ＦＥＴ１のゲート電圧も追随して前述の通り容量比によって決まる電圧（ｔ１の時点まで）まで上昇する。しかし、その後はゲートリーク電流が流れるため容量に蓄積された電荷の一部が流れ出し、接合ＦＥＴ１のゲート電圧Vgは減衰し始める。ゲート電圧Vgが低下するとゲートリーク電流も小さくなるためある一定の電圧でゲート電流Vgは止まることになる。この減衰量はゲートリーク電流の特性によって決まるが、逆に自動的にゲートリーク電流は一定以上流れないことになるため、過剰なゲート電流により素子を劣化させたりゲートドライバを破壊したりすることがないというのもひとつの特徴である。一方で、ターンオフでゲートの放電をする際は、ダイオード３という電流経路があるため、スムーズに電荷を移動させることができる。ただし、スイッチングがソフトであるなどの用途においては、ダイオード３はなくてもよく、その場合もすでに説明した効果と同様の効果を得ることができる。
次に、本実施の形態について説明する。本実施の形態では、図９に示すように３ピンのパッケージ２０に接合ＦＥＴ１、コンデンサ２およびダイオード３（すなわち、挿入素子または素子群１８）を実装している。コンデンサ1はシリコン基板上に形成したMIMキャパシタを、ダイオード３はシリコンのpnダイオードを用いている。３つのピンのうち真ん中のピンＤ（外部ドレイン端子すなわち第１のピン）には第１の半田層２１を介して接合ＦＥＴ１のドレイン電極９を、左側のピンＧ（外部ゲート端子すなわち第２のピン）にはコンデンサ２およびダイオード３を第２の半田層２２を介してダイボンディングしており、接合ＦＥＴ１のゲートパッド１３からコンデンサ２の片側の電極およびダイオード３のアノードにボンディングワイヤ２３（第１のボンディングワイヤ）により接続されている。また、接合ＦＥＴ１のソースパッド１９からは右側のピンＳ（外部ソース端子すなわち第３のピン）に直接、ボンディングワイヤ２４（第２のボンディングワイヤ）により接続されている。このようなパッケージングにより、この素子は見かけ上、閾値電圧が４Ｖ程度と高く、ゲート電圧１５Ｖ程度で動作できることになり、従来のＭＯＳＦＥＴと同様の駆動ができる。
なお、本実施の形態ではトレンチ型の接合ＦＥＴを用いているが、ノーマリオフであればトレンチ型である必要はなく、プレーナ型でもその他の構造でも同様の効果がある。また、ダイオード３は、シリコンのpnダイオードである必要はなく、逆耐圧が１５Ｖ程度あれば、シリコンのショットキーバリアダイオードでも炭化珪素のショットキーバリアダイオードでも窒化ガリウムのショットキーバリアダイオードでもその他のダイオードでもよい。
２．本願の第２の実施の形態の半導体装置等の説明（主に図１０から図１３）
図１０は本発明の第２の実施の形態の回路図を示している。第１の実施の形態との違いは、コンデンサ２の代わりの容量成分をダイオード３が兼ねていることにある。従って、ダイオード３の容量は第１の実施の形態に比べ桁で大きくなっている。炭化珪素の接合ＦＥＴ１は第１の実施の形態と同じものである。
次に本実施の形態の効果について説明する。図１１は外部ゲート端子の電圧VGと接合ＦＥＴ１のドレイン電流の関係を示している。図に示すように、外部ゲート端子Ｇに印加された電圧はダイオード３と接合ＦＥＴ１のゲートに分担される。これにより、外部ゲート端子に電圧が２Ｖ程度かかると接合ＦＥＴ１にドレイン電流が流れるようになり、外部ゲート端子に１５Ｖ程度かけてもゲート電流が流れない。すなわち、見かけ上の閾値電圧が１Ｖから２Ｖ程度に上昇し、かつ、ドレイン電流のゲート電圧に対する感度も１/５程度に鈍ることがわかる。
次に本実施の形態で第１の実施の形態に比べ閾値電圧が低い理由について、図１２に示すダイオード３の容量-電圧特性と図１３に示す外部ゲート端子Ｇの電圧VGと接合ＦＥＴ１のゲート電圧Vgの関係を用いて説明する。第１の実施の形態のコンデンサ２と本実施の形態のダイオード３の容量特性の違いは、電圧依存性があるかないかである。どちらの実施の形態でも外部ゲート端子の電圧VGが１５Ｖのときに接合ＦＥＴ１のゲート電圧Vgが２．５Ｖになるように設計しているため、接合ＦＥＴ１のゲート電圧が２．５Ｖのときの容量とダイオード３にかかる電圧が１２．５Ｖのときの容量比が５：１になるようしている。一方で外部ゲート端子の電圧VGが小さいときは、第１の実施の形態ではどの電圧レンジでも接合ＦＥＴ１のゲート容量がコンデンサ２の容量よりも大きいためコンデンサ２により大きな電圧がかかり電圧をうまく分担できるのに対し、本実施の形態ではかかる電圧が小さいときに接合ＦＥＴ１のゲート容量がダイオード３の容量よりもちいさくなってしまうため外部ゲート端子にかかる電圧VGが小さいときは接合ＦＥＴ１のゲート（ゲート電極１２）にかかる電圧が大きくなり電圧をうまく分担できないことになる。これにより、閾値電圧は第１の実施の形態に比べ小さいという結果になっている。
本実施の形態では電圧が高くなると容量が小さくなる逆方向のダイオードを、第１の実施の形態では容量が電圧依存性を持たないコンデンサを用いているが、電圧が高くなると容量が大きくなる順方向のダイオードでは十分な効果は得られない。なぜなら、順方向のダイオードは拡散電位に近づくと容量が極めて大きくなるため、拡散電位以上の電圧を分担することができないからである。
以上のように、容量特性の違いにより電圧の分担の仕方は異なるが、その他の動作については第１の実施の形態と同様である。また、形態としても第１の実施の形態と同様に３ピンのパッケージに収めており、第１の実施の形態からコンデンサ２をとった以外は第１の実施の形態と同様である。
本実施の形態では第１の実施の形態と同様に、接合ＦＥＴ１はノーマリオフであればトレンチ型である必要はなく、プレーナ型でもその他の構造でも同様の効果がある。また、ダイオード３は、シリコンのpnダイオードである必要はなく、逆耐圧が１５Ｖ程度あれば、シリコンのショットキーバリアダイオードでも炭化珪素のショットキーバリアダイオードでも窒化ガリウムのショットキーバリアダイオードでもその他のダイオードでもよい。
３．本願の第３の実施の形態の半導体装置等の説明（主に図１４から図２１）
本実施の形態の第１および２の実施の形態との違いは、コンデンサ２およびダイオード３をデバイスのチップ内に内蔵している点にある。本実施の形態の説明をする前に、図１４および図１５（図１４のゲートパッド周辺領域ＡＧのＡ−Ａ’断面）を用いて従来のチップ構成とゲートパッドの構造を説明する。従来の接合ＦＥＴ１はチップ表面にゲートパッド１３とソースパッド１９が配置されており、ソースパッド１９の直下にデバイスのアクティブ領域２８がある。ゲートの配線１２は基板上絶縁膜１１上に配置されておりゲートパッド１３に接続されている。また、ゲートパッド１３を覆うようにパッシベーション膜１４が形成されている。
一方で、本実施の形態は図１６（図１４のゲートパッド周辺領域ＡＧのＡ−Ａ’断面）に示すようにゲートパッド１３の下にコンデンサ２とダイオード３が配置されている。コンデンサ２は金属でキャパシタ絶縁膜２５を挟み込む構造のMIMキャパシタを採用しており、下側の金属１２（ゲート電極）はタングステンを上側の金属（ゲートパッド１３）はアルミニウムを用いどちらもキャパシタ絶縁膜２５（および層間絶縁膜２７）との界面にはTiNの薄膜を敷いている。キャパシタ絶縁膜２５にはＳｉＯ２を用いており所望の容量を得るために膜厚は１８ｎｍとした。所望の容量とは第１の実施の形態で説明したとおり５００ｐＦである。ダイオード３は、ポリシリコンで形成されており、ゲートに対して逆方向になるように下からｐ+、ｎ-、ｎ+の順に積層している（すなわち、ダイオードのＰ＋領域３ｃ、ダイオードのＮ−領域３ｂ、ダイオードのＮ＋領域３ａである）。更に、層間絶縁膜２７およびゲートパッド１３上には、ファイナルパッシベーション膜１４が形成されている。
本実施の形態の動作については第１の実施の形態と同様である。また、形態については本実施の形態ではチップ単体としているが、第１の実施の形態のようにパッケージに実装してももちろん構わない。
次に、本実施の形態の製造方法を図１７から２１を用いて説明する。図ではゲートパッドの領域ＡＧのみを示しているが、アクティブ領域２８はノーマリオフ型の接合ＦＥＴであればどのような形態でも良い。本実施の形態では図２に示すようなトレンチ型の接合ＦＥＴを採用している。
まず、図１７に示すように、アクティブ領域２８を形成後、基板上絶縁膜１１上にゲートの配線１２となるタングステン３００ｎｍとＴｉＮ１５ｎｍを順にスパッタリングにより成膜する。その後、リソグラフィとドライエッチングによりゲート配線１２（ゲート電極）をパターニングする。
次に、図１８に示すようにダイオード３をポリシリコンを用いて形成する。プロセスとしては、下からリンドープのｐ+ポリシリコン（ダイオードのＰ＋領域３ｃ）、ボロンドープのｎ-ポリシリコン（ダイオードのＮ−領域３ｂ）、ボロンドープのｎ+（ダイオードのＮ＋領域３ａ）ポリシリコンを積層する。その後、リソグラフィとドライエッチングによりパターニングする。
次に、図１９に示すようにMIMキャパシタを形成する。プロセスとしては、前面にＳｉＯ２からなる層間膜２７を堆積させ、キャパシタを形成する部分をリソグラフィとドライエッチングにより開口する。その後、キャパシタの絶縁膜２５となるＳｉＯ２を１８ｎｍ成膜する。成膜方法は、SiH4、N2Oを用いたCVDで、成膜温度は750℃である。
次に、図２０に示すように、ゲートパッド１３となるメタルを成膜する。メタルは、ＴｉＮ１５ｎｍとアルミニウム３０００ｎｍの積層である。ゲートパッド１３となるメタルはリソグラフィとウェットエッチングによりパターニングする。
最後に図２１に示すようにパッシベーション膜１４となるＳｉＯ２を２０００ｎｍ堆積し、リソグラフィとウェットエッチングによりパッドを開口して完成となる。本実施の形態では、キャパシタ２の絶縁膜２５にＳｉＯ２を用いたが、Ａｌ、Ｈｆ、Ｔｉなどの酸化物、酸窒化物などの高誘電率の絶縁膜を用いても良い。また、配線に用いた金属は一例であり、その他の金属を用いても構わない。
４．本願の第２の実施の形態の半導体装置等の説明（主に図２２）
図２２に本発明の第４の実施の形態の断面構造図を示す。本実施の形態の第３の実施の形態との違いは、ゲートパッドの領域ＡＧに形成するのがキャパシタ２だけであるという点である。製造方法としては、第３の実施の形態の製造方法からダイオード２となるポリシリコンを成膜するプロセス、ポリシリコンをパターニングするプロセス、ポリシリコン上に開口するプロセスを除いたものであり、第３の実施の形態に比べプロセスが簡素であるという特徴を持つ。
本実施の形態の動作としては、第１の実施の形態で説明したダイオード３がない状態での動作と同様であり、スイッチングの際にゲートの放電に時間がかかってもよいような用途でのみ使用可能である。
５．本願の第５の実施の形態の半導体装置等の説明（主に図２３）
図２３に本発明の第５の実施の形態の断面構造図を示す。本実施の形態は第２の実施の形態のダイオード３をデバイスのチップ１に内蔵したものである。製造方法としては、第３の実施の形態の製造方法からキャパシタ部分の開口を行うプロセスとキャパシタ２の絶縁膜２５を成膜するプロセスを除いたものである。ダイオード３の容量特性に関しては第２の実施の形態と同様で、ダイオード３に電圧が１２．５Ｖかかったときの容量が５００ｐＦになるように設計してある。動作としても第２の実施の形態と同様である。
６．本願の第６の実施の形態の半導体装置等の説明（主に図２４）
図２４に本発明の第６の実施の形態の断面構造図を示す。本実施の形態では、第５の実施の形態のダイオード３が炭化珪素基板１を用いたショットキーバリアダイオード１７になっている。実施の形態の１から５の図では省略したが、ゲートパッドの下にはターミネーションのp領域１５となっており、その上にはゲートのコンタクトをとるp+領域１６（ここでは、ゲート電極１２として作用する）がある。本実施の形態では、p+領域１６の上にショットキーメタル１７ｍとしてＴｉを形成している。ショットキーメタル１７ｍとしては、ＮｉやＭｏなど他のメタルでも問題ないが、このショットキーバリアダイオード１７の容量特性としては、第２の実施の形態で説明した特性を満足する必要がある。本実施の形態の動作としては第２の実施の形態と同様である。
なお、ターミネーション領域１５に関しては、イオン注入法におけるイオン種はアルミニウムで濃度は、たとえば１×１０１７ｃｍ−３程度である。ターミネーション領域１５はゲート領域７よりも深い必要があるため、イオン注入法においては、２ＭｅＶのエネルギーによる多段注入法が必要である。
７．本願の第１の実施の形態の半導体装置等の説明（主に図２５から図２６）
図２９に図１４と同様な、本願の第１の実施の形態の炭化珪素系接合ＦＥＴ（１）のチップ上面図を示す。図２９に示すように、チップ１上には、そのほとんどを占めるソースパッド１９、およびゲートパッド１３が設けられている。ソースパッド１９とほぼ同じ領域には、アクティブ領域２８が設けられており、これらの周辺近傍には、Ｐ型ターミネーション領域１５（図２４以外では、簡潔性を確保するために表示していない）が設けられている。この図のＸ−Ｘ’断面を図３０に示す。図３０のアクティブセル領域切り出し部ＡＣは、図２および図２５から図２８が対応し、ゲートパッド周辺領域ＡＧは、図１５から図２４が対応する。
図３０に示すように、ＳｉＣ単結晶半導体基板１の裏面１ｂ側のＮ＋型ドレイン領域４表面には、ドレイン電極９となるニッケルシリサイド膜（実際の製品では、実装のための金等の接合用金属およびバリアメタル等を積層する）が設けられており、それと反対側のＳｉＣ単結晶半導体基板１の表面１ａ側のＮ−型ドリフト領域５の表面領域には、接合ＦＥＴの主要部である線状のトレンチ８が形成されている。各トレンチ８の内面には、Ｐ＋型ゲート領域７が設けられており、各Ｐ＋型ゲート領域７間の表面領域には、Ｎ＋型ソース領域６が設けられている。また、Ｐ＋型ゲート領域７の引き出しは、表面領域に設けられたＰ＋型ゲートコンタクト領域１６によって行われている。各トレンチ８は、基板上絶縁膜１１によって埋め込まれており、この基板上絶縁膜１１に形成されたソースコンタクトホール中に形成されたシリサイド層２６（ニッケルシリサイド膜）を介して、Ｎ＋型ソース領域６がソース電極１０（Ｍ１配線層であり、たとえば、タングステン等の高融点金属で形成されている）と接続されている。一方、Ｐ＋型ゲートコンタクト領域１６は、同様に、シリサイド層２６を介して、ゲート電極１２（ゲート配線であり、且つ、Ｍ１配線層であり、たとえば、タングステン等の高融点金属等で形成されている）と接続されている。ソース電極１０およびゲート電極１２上には、層間絶縁膜２７が形成されており、この層間絶縁膜２７、ソース電極１０およびゲート電極１２上には、ソース電極１０と接続されたソースパッド１９（Ｍ２配線層であり、たとえば、アルミニウム系金属膜等で構成されている）および、ゲート電極１２と接続されたゲートパッド１３（Ｍ２配線層であり、たとえば、アルミニウム系金属膜等で構成されている）が形成されている。更に、層間絶縁膜２７、ソースパッド１９およびゲートパッド１３上には、ファイナルパッシベーション膜１４が形成されている。
この例における接合ＦＥＴは、耐圧が６００Ｖ程度のクラスを想定している。このため、例えば、図３０において、エピタキシャル層５（ドリフト層）の不純物濃度は２×１０１６ｃｍ−３で厚さは６マイクロメートルであり、トレンチ８の深さは１．２マイクロメートル、幅は１マイクロメートルである。ソース領域６に幅はデバイス特性（特に、しきい値電圧）に直接関係するため、０．８マイクロメートル〜１．０マイクロメートル程度に幅をもたせている。ゲート領域７は、例えば、アルミニウムを不純物としたｐ型半導体領域であり、そのピーク濃度は１０１９ｃｍ−３程度である。
８．本願の第１の実施の形態の半導体装置等の製造方法の説明（主に図２７から図３０）
このセクションでは、セクション７で説明した半導体装置（電子回路装置）１のアクティブセル領域切り出し部ＡＣ（図２に対応）について、その製造方法（ウエハプロセス）の概要を説明する。
図２５に示すように、まず、Ｎ＋型単結晶ＳｉＣウエハ４（表面の面方位は、たとえば、Ｃ面）の表面１ａ側にＮ−型エピタキシャル層５を形成したエピタキシャルウエハ１を準備する。そこで、エピタキシャルウエハ１の表面１ａ側に、たとえばイオン注入（イオン種：窒素、ウエハ温度：たとえば、摂氏５００度程度）により、Ｎ＋型ソース領域６を形成する。
次に、図２６に示すように、エピタキシャルウエハ１の表面１ａ側のほぼ全面に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ハードマスク膜２９となる酸化シリコン膜を形成する。このハードマスク膜２９上のほぼ全面に、レジスト膜２９を塗布する。続いて、通常のリソグラフィにより、レジスト膜２９をパターニングして、このパターニングされたレジスト膜２９をマスクとして、酸化シリコン膜２９をエッチングすることにより、ハードマスク膜２９をパターニングする。続いて、このハードマスク膜２９を用いて、ＳｉＣ基板を異方性ドライエッチングすることにより、Ｎ＋型ソース領域６を貫通する線状のトレンチ８を多数形成する。
次に、図２７に示すように、ハードマスク膜２９を用いて、垂直および複数の斜め方向（たとえば、垂直より２５度程度傾ける）からイオン注入（打ち込みエネルギーは、たとえば、１００から１５０ｋｅＶ程度、ウエハ温度は、摂氏５００度程度）することにより、Ｐ＋型ゲート領域７を形成する。その後、たとえば、摂氏１６００度程度で活性化アニールを実施する。続いて、不要になったハードマスク膜２９を除去する。
次に、図２８に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＣＶＤにより、基板上絶縁膜１１として、酸化シリコン膜を形成することにより、トレンチ８を埋め込む。続いて、ウエハ１の表面１ａ側のほぼ全面に、レジスト膜２９を塗布する。続いて、通常のリソグラフィにより、レジスト膜２９をパターニングして、このパターニングされたレジスト膜２９をマスクとして、酸化シリコン膜１１に対して異方性ドライエッチングを実行することにより、ソースコンタクトホール３０を開口する。そして、ソースコンタクトホール３０内を含む絶縁膜１１上にニッケル膜（Ｎｉ膜）を堆積した後、たとえば摂氏１０００度程度の熱処理（アニール）によりニッケルシリサイド膜２６からなるソース電極１０を形成する。そして、未反応のニッケル膜を除去する。同様に、半導体基板１の裏面１ｂ側においても、半導体基板１の裏面１ｂにニッケル膜を形成した後、摂氏１０００度程度の熱処理を実施することにより、ニッケルシリサイド膜（主成分はＮｉ２Ｓｉ）よりなるドレイン電極９を形成する。
次に、図３０に示すように、半導体基板１の表面１ａ側に、ニッケルシリサイド膜２６に連結するタングステン配線１０，１２（図１６のようなポリシリコン部材を上層に形成するプロセスでない場合は、アルミニウム系配線を適用する）を形成する。続いて、半導体基板１の表面１ａに酸化シリコン膜からなる層間絶縁膜２７を形成し、この層間絶縁膜２７の間にアルミニウム系配線１３，１９を形成する。その後、このアルミニウム系配線１３，１９上に、ファイナルパッシベーション膜１４を形成し、そこに開口部を形成してソースパッド１９およびゲートパッド１３とする。
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、絶縁膜として主に酸化シリコン系の膜を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、窒化シリコン系膜や有機系樹脂膜等を用いてもよいことは言うまでもない。
１ 炭化珪素系接合ＦＥＴ（または半導体チップ又はウエハ）
１ａ 半導体チップの表面（ソース側主面）
１ｂ 半導体チップの裏面（ドレイン側主面）
２ コンデンサ
３ ダイオード
３ａ ダイオードのＮ＋領域
３ｂ ダイオードのＮ−領域
３ｃ ダイオードのＰ＋領域
４ Ｎ＋型ドレイン領域
５ Ｎ−型ドリフト領域
６ Ｎ＋型ソース領域
７ Ｐ＋型ゲート領域
８ トレンチ
９ ドレイン電極
１０ ソース電極
１１ 基板上絶縁膜
１２ ゲート配線（ゲート電極）
１３ ゲートパッド
１４ ファイナルパッシベーション膜
１５ Ｐ型ターミネーション領域
１６ Ｐ＋型ゲートコンタクト領域
１７ ショットキダイオード
１７ｍ ショットキメタル層
１７ｊ ショットキ接合部
１８ 挿入素子または素子群
１９ ソースパッド
２０ パッケージ
２１ 第１の半田層
２２ 第２の半田層
２３ 第１のボンディングワイヤ
２４ 第２のボンディングワイヤ
２５ キャパシタ絶縁膜
２６ シリサイド層
２７ 層間絶縁膜
２８ アクティブ領域
２９ ハードマスク膜（酸化シリコン膜）
３０ ソースコンタクトホール
ＡＧ ゲートパッド周辺領域
ＡＣ アクティブセル領域切り出し部
Ｃ１ 挿入素子または素子群の容量成分
Ｃ２ ゲート容量
Ｄ 外部ドレイン端子（第１のピン）
Ｇ 外部ゲート端子（第２のピン）
Ｒ３ ゲートのリーク経路の等価抵抗
Ｓ 外部ソース端子（第３のピン）
ＶＧ 外部ゲート端子の電圧
Ｖｇ ゲート電極の電圧

Claims (20)

  1. 以下を含む電子回路装置：
    （ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオン型接合ＦＥＴ；
    （ｂ）前記ノーマリオン型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入された素子または素子群、
    ここで、前記素子または、相互に並列接続された素子群は、コンデンサまたは、前記ゲート電極に向かって逆方向となるダイオードを含み、これら以外の並列接続素子を含まない。
  2. 前記１項の電子回路装置において、前記素子または素子群は、コンデンサおよび、前記ダイオードを含む。
  3. 前記２項の電子回路装置において、前記素子または素子群の印加電圧が１２．５Ｖのとき、前記素子または素子群の容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
  4. 前記１項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
  5. 前記２項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
  6. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
  7. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
  8. 前記２項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
  9. 前記１項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
  10. 前記２項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードを構成するショットキ接合部。
  11. 以下を含む電子回路装置：
    （ａ）ゲート電極、ソース電極およびドレイン電極を有する炭化珪素系のノーマリオン型接合ＦＥＴ；
    （ｂ）前記ノーマリオン型接合ＦＥＴの前記ゲート電極とゲート駆動回路の間に挿入され、容量成分を有する素子または、相互に並列接続され、全体として容量成分を有する素子群、
    ここで、前記容量成分は、前記接合ＦＥＴのゲート容量と同程度、または、同程度であって且つ、それよりも小さく、更に電圧依存性を実質的に持たないか、または、負の電圧依存性を持つ。
  12. 前記１１項の電子回路装置において、前記容量成分を有する素子または素子群の印加電圧が１２．５Ｖのときの容量が、前記接合ＦＥＴのゲート電圧が２．５Ｖのときのゲート容量の１／３から１／７である。
  13. 前記１１項の電子回路装置において、前記素子は、コンデンサまたは前記ゲート電極に向かって逆方向となるダイオードである。
  14. 前記１１項の電子回路装置において、前記素子群は、コンデンサおよび前記ゲート電極に向かって逆方向となるダイオードである。
  15. 前記１４項の電子回路装置において、前記素子又は素子群は、前記コンデンサおよび前記ダイオード以外の素子を有さない。
  16. 前記１３項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサまたは前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極または前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極または前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
  17. 前記１４項の電子回路装置において、更に、以下を含む：
    （ｃ）前記接合ＦＥＴと、前記コンデンサおよび前記ダイオードを収容し、第１、第２および第３のピンを有するパッケージ；
    （ｄ）前記第１のピンと、前記接合ＦＥＴのドレイン電極間の電流通路を構成する第１の半田層；
    （ｅ）前記第２のピンと、前記ダイオードのカソード電極および前記コンデンサの一方の電極間の電流通路を構成する第２の半田層；
    （ｆ）前記接合ＦＥＴの前記ゲート電極と、前記ダイオードのアノード電極および前記コンデンサの他方の電極間の電流通路を構成する第１のボンディングワイヤ；
    （ｇ）前記第３のピンと、前記接合ＦＥＴの前記ソース電極間の電流通路を構成する第２のボンディングワイヤ。
  18. 前記１３項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜。
  19. 前記１３項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
  20. 前記１４項の電子回路装置において、前記接合ＦＥＴは、半導体チップ内に形成されており、この半導体チップは、以下を含む：
    （ｘ１）前記接合ＦＥＴのゲート電極；
    （ｘ２）前記接合ＦＥＴのゲートパッド；
    （ｘ３）前記ゲート配線と前記ゲートパッド間において、これらとともに前記コンデンサを構成する絶縁膜；
    （ｘ４）前記ゲート配線と前記ゲートパッド間において、これらとともに前記ダイオードとしてのＰＩＮダイオードを構成するように順に連続して設けられたＰ型半導体領域、第１のＮ型半導体領域、および、これよりも濃度の高い第２のＮ型半導体領域。
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