[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1を参照して、本発明の第1の実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る積層型電子部品(以下、単に電子部品と記す。)1は、バンドパスフィルタの機能を有している。図1に示したように、電子部品1は、入力端子2と、出力端子3と、3つの共振器4,5,6と、キャパシタ17,18,19とを備えている。入力端子2は信号の入力のために用いられる。出力端子3は信号の出力のために用いられる。共振器4は、入力端子2に電気的に接続されている。共振器6は、出力端子3に電気的に接続されている。共振器5は、回路構成上、共振器4と共振器6の間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。隣接する共振器4,5は互いに電磁界結合する。隣接する共振器5,6も互いに電磁界結合する。電磁界結合には、誘導性結合と容量性結合とが含まれる。
共振器4は、互いに電気的に接続されたインダクタ11とキャパシタ14とを有している。共振器5は、互いに電気的に接続されたインダクタ12とキャパシタ15とを有している。共振器6は、互いに電気的に接続されたインダクタ13とキャパシタ16とを有している。インダクタ11,12は互いに誘導性結合する。同様に、インダクタ12,13も互いに誘導性結合する。図1では、インダクタ11,12間の誘導性結合およびインダクタ12,13間の誘導性結合を、記号Mを付した曲線で表している。
インダクタ11は、互いに並列に接続された第1のインダクタ部分11Aと第2のインダクタ部分11Bとを含んでいる。インダクタ12は、互いに並列に接続された第1のインダクタ部分12Aと第2のインダクタ部分12Bとを含んでいる。インダクタ13は、互いに並列に接続された第1のインダクタ部分13Aと第2のインダクタ部分13Bとを含んでいる。
インダクタ部分11A,11Bの各一端とキャパシタ14,17,19の各一端は、入力端子2に電気的に接続されている。インダクタ部分11A,11Bの各他端とキャパシタ14の他端はグランドに電気的に接続されている。インダクタ部分12A,12Bの各一端とキャパシタ15,18の各一端は、キャパシタ17の他端に電気的に接続されている。インダクタ部分12A,12Bの各他端とキャパシタ15の他端はグランドに電気的に接続されている。インダクタ部分13A,13Bの各一端、キャパシタ16の一端、キャパシタ19の他端および出力端子3は、キャパシタ18の他端に電気的に接続されている。インダクタ部分13A,13Bの各他端とキャパシタ16の他端はグランドに電気的に接続されている。共振器5は、インダクタ11,12が誘導性結合することによって共振器4と誘導性結合すると共に、キャパシタ17を介して共振器4と容量性結合する。また、共振器5は、インダクタ12,13が誘導性結合することによって共振器6と誘導性結合すると共に、キャパシタ18を介して共振器6と容量性結合する。
共振器4,5,6は、回路構成上、入力端子2と出力端子3との間に設けられ、バンドパスフィルタの機能を実現する。共振器4,5,6はいずれも、開放端と短絡端との間においてインダクタとキャパシタが並列に接続されたLC並列共振器である。共振器4において、インダクタ部分11A,11Bおよびキャパシタ14の接続点が開放端であり、インダクタ部分11A,11Bおよびキャパシタ14のグランド側の端部が短絡端である。共振器5において、インダクタ部分12A,12Bおよびキャパシタ15の接続点が開放端であり、インダクタ部分12A,12Bおよびキャパシタ15のグランド側の端部が短絡端である。共振器6において、インダクタ部分13A,13Bおよびキャパシタ16の接続点が開放端であり、インダクタ部分13A,13Bおよびキャパシタ16のグランド側の端部が短絡端である。
本実施の形態に係る電子部品1では、入力端子2に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器4,5,6を用いて構成されたバンドパスフィルタを通過し、出力端子3から出力される。
次に、図2を参照して、電子部品1の構造の概略について説明する。図2は、電子部品1の主要部分を示す斜視図である。電子部品1は、電子部品1の構成要素を一体化するための積層体20を備えている。後で詳しく説明するが、積層体20は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された複数の導体層とを含み、外面を有している。なお、図2では、共振器5,6を構成する複数の導体層と、これらを接続するスルーホールの図示を省略している。
積層体20は、直方体形状をなしている。積層体20の外面は、上面20Aと、底面20Bと、4つの側面20C〜20Fとを含んでいる。上面20Aと底面20Bは互いに反対側を向き、側面20C,20Dも互いに反対側を向き、側面20E,20Fも互いに反対側を向いている。側面20C〜20Fは、上面20Aおよび底面20Bに対して垂直になっている。積層体20において、上面20Aおよび底面20Bに垂直な方向が、複数の誘電体層が積層されている方向である積層方向である。図2では、この積層方向を、記号Tを付した矢印で示している。側面20E,20Fは、それぞれ積層方向Tと直交する方向の端に位置している。側面20Eは、本発明における第1の側面に対応し、側面20Fは、本発明における第2の側面に対応する。
電子部品1は、更に、積層体20の外面上に配置された入力端子21と、出力端子22と、第1のグランド端子23と、第2のグランド端子24とを備えている。入力端子21は側面20C上に配置されている。出力端子22は側面20D上に配置されている。グランド端子23は、側面20E上に配置されている。グランド端子24は側面20F上に配置されている。端子21〜24の平面形状は、いずれも矩形である。
入力端子21の一端部は、上面20Aと側面20Cとの間の稜線の位置に配置されている。入力端子21の他端部は、底面20Bと側面20Cとの間の稜線の位置に配置されている。入力端子21は、図1における入力端子2を構成している。
出力端子22の一端部は、上面20Aと側面20Dとの間の稜線の位置に配置されている。出力端子22の他端部は、底面20Bと側面20Dとの間の稜線の位置に配置されている。出力端子22は、図1における出力端子3を構成している。
側面20Eに垂直な方向から見たときに、グランド端子23の外縁は、側面20Eの外縁に重なっている。側面20Fに垂直な方向から見たときに、グランド端子24の外縁は、側面20Fの外縁に重なっている。グランド端子23,24はグランドに電気的に接続される。
次に、図3ないし図5を参照して、積層体20について詳しく説明する。図3は、図2におけるA方向から見た電子部品1の主要部分を示す説明図である。図4において(a)〜(d)は、それぞれ、上から1層目ないし4層目の誘電体層の上面を示している。図5において(a)〜(d)は、それぞれ、上から5層目ないし8層目の誘電体層の上面を示している。
図4(a)に示した1層目の誘電体層31の上面には、導体層は形成されていない。図4(b)に示した2層目の誘電体層32の上面には、インダクタ用導体層321,322,323が形成されている。導体層321,322,323は、いずれも、図4(b)における上下方向に長い矩形形状を有している。導体層321,322,323は、図4(b)における左側から導体層321,322,323の順に、左右方向に配列されている。導体層321,322,323の各々の図4(b)における上側の端部は、グランド端子23に電気的に接続される。また、導体層321,322,323の各々の図4(b)における下側の端部は、グランド端子24に電気的に接続される。
導体層321は、互いに連結された第1の部分321aと第2の部分321bとを有している。第1の部分321aは、導体層321の長手方向の中央から、図4(b)における上方に延びている。第2の部分321bは、導体層321の長手方向の中央から、図4(b)における下方に延びている。
導体層322は、互いに連結された第1の部分322aと第2の部分322bとを有している。第1の部分322aは、導体層322の長手方向の中央から、図4(b)における上方に延びている。第2の部分322bは、導体層322の長手方向の中央から、図4(b)における下方に延びている。
導体層323は、互いに連結された第1の部分323aと第2の部分323bとを有している。第1の部分323aは、導体層323の長手方向の中央から、図4(b)における上方に延びている。第2の部分323bは、導体層323の長手方向の中央から、図4(b)における下方に延びている。
また、誘電体層32には、導体層321に接続されたスルーホール324a,324bと、導体層322に接続されたスルーホール325a,325bと、導体層323に接続されたスルーホール326a,326bが形成されている。スルーホール324aは、第1の部分321aと第2の部分321bとの境界の近傍の部分において第1の部分321aに接続されている。スルーホール324bは、第1の部分321aと第2の部分321bとの境界の近傍の部分において第2の部分321bに接続されている。スルーホール325aは、第1の部分322aと第2の部分322bとの境界の近傍の部分において第1の部分322aに接続されている。スルーホール325bは、第1の部分322aと第2の部分322bとの境界の近傍の部分において第2の部分322bに接続されている。スルーホール326aは、第1の部分323aと第2の部分323bとの境界の近傍の部分において第1の部分323aに接続されている。スルーホール326bは、第1の部分323aと第2の部分323bとの境界の近傍の部分において第2の部分323bに接続されている。
図4(c)に示した3層目の誘電体層33の上面には、インダクタ用導体層331,332,333が形成されている。導体層331,332,333の形状および配置は、導体層321,322,323と同様である。すなわち、導体層331,332,333は、いずれも、図4(c)における上下方向に長い矩形形状を有している。導体層331,332,333は、図4(c)における左側から導体層331,332,333の順に、左右方向に配列されている。導体層331,332,333の各々の図4(c)における上側の端部は、グランド端子23に電気的に接続される。また、導体層331,332,333の各々の図4(c)における下側の端部は、グランド端子24に電気的に接続される。
導体層331は、導体層321と同様に、互いに連結された第1の部分331aと第2の部分331bとを有している。導体層332は、導体層322と同様に、互いに連結された第1の部分332aと第2の部分332bとを有している。導体層333は、導体層323と同様に、互いに連結された第1の部分333aと第2の部分333bとを有している。
また、誘電体層33には、導体層331に接続されたスルーホール334a,334bと、導体層332に接続されたスルーホール335a,335bと、導体層333に接続されたスルーホール336a,336bが形成されている。スルーホール334a,334b,335a,335b,336a,336bは、それぞれスルーホール324a,324b,325a,325b,326a,326bに接続されている。
図4(d)に示した4層目の誘電体層34の上面には、インダクタ用導体層341,342,343が形成されている。導体層341,342,343の形状および配置は、導体層321,322,323と同様である。すなわち、導体層341,342,343は、いずれも、図4(d)における上下方向に長い矩形形状を有している。導体層341,342,343は、図4(d)における左側から導体層341,342,343の順に、左右方向に配列されている。導体層341,342,343の各々の図4(d)における上側の端部は、グランド端子23に電気的に接続される。また、導体層341,342,343の各々の図4(c)における下側の端部は、グランド端子24に電気的に接続される。
導体層341は、導体層321と同様に、互いに連結された第1の部分341aと第2の部分341bとを有している。第1の部分341aには、スルーホール334aが接続されている。第2の部分341bには、スルーホール334bが接続されている。
導体層342は、導体層322と同様に、互いに連結された第1の部分342aと第2の部分342bとを有している。第1の部分342aには、スルーホール335aが接続されている。第2の部分342bには、スルーホール335bが接続されている。
導体層343は、導体層323と同様に、互いに連結された第1の部分343aと第2の部分343bとを有している。第1の部分343aには、スルーホール336aが接続されている。第2の部分343bには、スルーホール336bが接続されている。
また、誘電体層34には、スルーホール344,345,346が形成されている。スルーホール344は、導体層341の長手方向の中央の位置において導体層341に接続されている。スルーホール345は、導体層342の長手方向の中央の位置において導体層342に接続されている。スルーホール346は、導体層343の長手方向の中央の位置において導体層343に接続されている。
導体層321,331,341は、スルーホール324a,324b,334a,334bによって電気的に接続されている。導体層321,331,341およびスルーホール324a,324b,334a,334bは、第1のインダクタ構成部301(図2および図3参照)を構成している。
導体層322,332,342は、スルーホール325a,325b,335a,335bによって電気的に接続されている。導体層322,332,342およびスルーホール325a,325b,335a,335bは、第1のインダクタ構成部301と同様の構成の第2のインダクタ構成部を構成している。
導体層323,333,343は、スルーホール326a,326b,336a,336bによって電気的に接続されている。導体層323,333,343およびスルーホール326a,326b,336a,336bは、第1のインダクタ構成部301と同様の構成の第3のインダクタ構成部を構成している。
図5(a)に示した5層目の誘電体層35には、スルーホール354,355,356が形成されている。スルーホール354,355,356は、それぞれスルーホール344,345,346に接続されている。
図5(b)に示した6層目の誘電体層36の上面には、キャパシタ用導体層361,362が形成されている。導体層361には、スルーホール345,355を介して導体層342が接続されている。また、誘電体層36には、スルーホール364,365,366が形成されている。スルーホール364,366は、それぞれスルーホール354,356に接続されている。スルーホール365は、導体層361に接続されていると共に、スルーホール355に接続されている。
図5(c)に示した7層目の誘電体層37の上面には、キャパシタ用導体層371,372,373が形成されている。導体層371,372,373は、図5(c)における左側から導体層371,372,373の順に、左右方向に配列されている。導体層371は入力端子21に電気的に接続される。導体層373は出力端子22に電気的に接続される。導体層371には、スルーホール344,354,364を介して導体層341が接続されている。導体層372には、スルーホール345,355,365を介して導体層342,361が接続されている。導体層373には、スルーホール346,356,366を介して導体層343が接続されている。
図5(d)に示した8層目の誘電体層38の上面には、グランド用導体層381が形成されている。導体層381はグランド端子23,24に電気的に接続される。
図1におけるインダクタ11は、電気的に接続された導体層321,331,341を含む第1のインダクタ構成部301によって構成されている。第1のインダクタ構成部301は、長手方向の両端に位置する第1の端部(図3における左側の端部)および第2の端部(図3における右側の端部)を有している。第1の端部は、グランド端子23に接続されて、グランドに電気的に接続され、第2の端部は、グランド端子24に接続されて、グランドに電気的に接続される。
インダクタ11のインダクタ部分11Aは、第1のインダクタ構成部301のうち、スルーホール344が電気的に接続された接続箇所(導体層341に対するスルーホール344の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ11のインダクタ部分11Bは、第1のインダクタ構成部301のうち、スルーホール344が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
図1におけるインダクタ12は、電気的に接続された導体層322,332,342を含む第2のインダクタ構成部によって構成されている。第2のインダクタ構成部は、長手方向の両端に位置する第1の端部および第2の端部を有している。第1の端部は、グランド端子23に接続されて、グランドに電気的に接続され、第2の端部は、グランド端子24に接続されて、グランドに電気的に接続される。
インダクタ12のインダクタ部分12Aは、第2のインダクタ構成部のうち、スルーホール345が電気的に接続された接続箇所(導体層342に対するスルーホール345の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ12のインダクタ部分12Bは、第2のインダクタ構成部のうち、スルーホール345が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
図1におけるインダクタ13は、電気的に接続された導体層323,333,343を含む第3のインダクタ構成部によって構成されている。第3のインダクタ構成部は、長手方向の両端に位置する第1の端部および第2の端部を有している。第1の端部は、グランド端子23に接続されて、グランドに電気的に接続され、第2の端部は、グランド端子24に接続されて、グランドに電気的に接続される。
インダクタ13のインダクタ部分13Aは、第3のインダクタ構成部のうち、スルーホール346が電気的に接続された接続箇所(導体層343に対するスルーホール346の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ13のインダクタ部分13Bは、第3のインダクタ構成部のうち、スルーホール346が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
導体層341は、導体層371とスルーホール344,354,364を介して入力端子21に電気的に接続されている。これにより、インダクタ部分11A,11Bが、入力端子21に電気的に接続されている。
導体層343は、導体層373とスルーホール346,356,366を介して出力端子22に電気的に接続されている。これにより、インダクタ部分13A,13Bが、出力端子22に電気的に接続されている。
キャパシタ用導体層371,372,373は、誘電体層37を介してグランド用導体層381に対向している。図1におけるキャパシタ14は、導体層371,381および誘電体層37によって構成されている。図1におけるキャパシタ15は、導体層372,381および誘電体層37によって構成されている。図1におけるキャパシタ16は、導体層373,381および誘電体層37によって構成されている。
キャパシタ用導体層361は、誘電体層36を介してキャパシタ用導体層371,373に対向している。図1におけるキャパシタ17は、導体層361,371および誘電体層36によって構成されている。図1におけるキャパシタ18は、導体層361,373および誘電体層36によって構成されている。キャパシタ用導体層362は、誘電体層36を介してキャパシタ用導体層371,373に対向している。図1におけるキャパシタ19は、導体層362,371,373および誘電体層36によって構成されている。
図4および図5に示した誘電体層31〜38および複数の導体層が積層されて、図2に示した積層体20が形成される。図4(a)に示した誘電体層31の上面は、上面20Aとなる。図2に示した端子21,22,23,24は、この積層体20の外面に形成される。
誘電体層31〜38の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体20としては、特に、誘電体層31〜38の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。
低温同時焼成法を用いる場合には、積層体20は以下のようにして作製される。まず、それぞれ後に誘電体層31〜38となる複数のセラミックグリーンシートを作製する。次に、それぞれ後に誘電体層32〜36となる各セラミックグリーンシートに、スルーホール用の複数の孔を形成する。次に、各セラミックグリーンシートにおいて、スルーホール用の孔に導体ペーストを充填してスルーホールを形成する。また、それぞれ後に誘電体層32〜34,36〜38となる各セラミックグリーンシートの各々に、スクリーン印刷等によって導体ペーストを印刷して、後に導体層321,322,323,331,332,333,341,342,343,361,362,371,372,373,381となる焼成前導体層を形成する。次に、これらスルーホールおよび焼成前導体層が形成された複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体20を完成させる。
積層体20の外面に端子21〜24を形成する方法としては、例えば、積層体20の外面に、導体ペーストを印刷することによって、後に端子21〜24となる焼成前の導体層を形成した後、この導体層を焼成して端子21〜24を形成する方法がある。積層体20の外面に端子21〜24を形成する他の方法としては、例えば、スパッタ法等を用いて積層体20の外面に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって積層体20の外面に接着する方法がある。
図2および図3に示したように、共振器4は、直列に接続されたスルーホール344,354,364を含む第1のキャパシタ用接続路304を有している。第1のキャパシタ用接続路304は、積層体20内に設けられて、積層方向Tに延びている。また、第1のキャパシタ用接続路304は、第1のインダクタ構成部301とキャパシタ14とを電気的に接続する。キャパシタ用接続路304の一端(上端)は、第1のインダクタ構成部301における前記接続箇所に電気的に接続されている。キャパシタ用接続路304の他端(下端)は、キャパシタ用導体層371に電気的に接続されている。インダクタ部分11A,11Bは、キャパシタ用接続路304とグランドとの間において互いに並列に接続されている。
同様に、共振器5は、直列に接続されたスルーホール345,355,365を含む第2のキャパシタ用接続路を有している。第2のキャパシタ用接続路は、積層体20内に設けられて、積層方向Tに延びている。また、第2のキャパシタ用接続路は、第2のインダクタ構成部とキャパシタ15とを電気的に接続する。第2のキャパシタ用接続路の一端は、第2のインダクタ構成部における前記接続箇所に電気的に接続されている。第2のキャパシタ用接続路の他端は、キャパシタ用導体層372に電気的に接続されている。インダクタ部分12A,12Bは、第2のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
また、共振器6は、直列に接続されたスルーホール346,356,366を含む第3のキャパシタ用接続路を有している。第3のキャパシタ用接続路は、積層体20内に設けられて、積層方向Tに延びている。また、第3のキャパシタ用接続路は、第3のインダクタ構成部とキャパシタ16とを電気的に接続する。第3のキャパシタ用接続路の一端は、第3のインダクタ構成部における前記接続箇所に電気的に接続されている。第3のキャパシタ用接続路の他端は、キャパシタ用導体層373に電気的に接続されている。インダクタ部分13A,13Bは、第3のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
以下、本実施の形態に係る電子部品1の作用効果について説明する。本実施の形態に係る電子部品1は、積層された複数の誘電体層を含む積層体20と、積層体20内に設けられた3つの共振器4,5,6とを備えている。共振器4はインダクタ11を有し、共振器5はインダクタ12を有し、共振器6はインダクタ13を有している。インダクタ11は、電気的に接続された導体層321,331,341を含む第1のインダクタ構成部301によって構成されている。インダクタ12は、電気的に接続された導体層322,332,342を含む第2のインダクタ構成部によって構成されている。インダクタ13は、電気的に接続された導体層323,333,343を含む第3のインダクタ構成部によって構成されている。なお、ここまでは、共振器4,5,6が、それぞれ3つのインダクタ用導体層を含む例について説明してきたが、共振器4,5,6は、それぞれ1つ以上のインダクタ用導体層を含んでいればよい。
仮に、インダクタが、それぞれスルーホールのみによって構成されていると、電子部品を薄型化しようとすると、インダクタを構成するスルーホールが短くなって、インダクタのインダクタンスが小さくなる。そのため、この場合には、共振器において所望の共振周波数を得ることができなくなる。スルーホールによって構成されたインダクタのインダクタンスを大きくするために、スルーホールの径を小さくすると、共振器のQが低下するという問題が発生する。
これに対し、本実施の形態によれば、インダクタ11,12,13が、それぞれ、1つ以上のインダクタ用導体層を含むインダクタ構成部によって構成されているため、インダクタ11,12,13において所望のインダクタンスを得て、且つ共振器のQを大きくしながら、電子部品1を薄型化することが可能になる。
また、本実施の形態では、インダクタ11,12,13は、それぞれ、インダクタ構成部における接続箇所(キャパシタ用接続路が電気的に接続された箇所)と第1の端部との間の部分によって形成された第1のインダクタ部分と、インダクタ構成部における接続箇所と第2の端部との間の部分によって形成された第2のインダクタ部分とを含んでいる。第1のインダクタ部分と第2のインダクタ部分は、キャパシタ用接続路とグランドとの間において互いに並列に接続されている。これにより、本実施の形態によれば、インダクタ構成部における接続箇所がインダクタ構成部の長手方向にずれたときのインダクタのインダクタンスの変化量を小さくすることができる。そのため、本実施の形態によれば、積層体20を作製する際に発生する導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制することができ、その結果、共振器の共振周波数のばらつきを抑制することができる。以下、この効果について本実施の形態における共振器と比較例の共振器とを比較しながら詳しく説明する。
図6は、本実施の形態における共振器を模式的に示す説明図である。図6には、本実施の形態における共振器4,5,6を代表して共振器4を示している。また、図6には、インダクタ構成部301が1つのインダクタ用導体層によって構成されている例を示している。インダクタ構成部301は、キャパシタ用接続路304が電気的に接続された接続箇所301Cと第1の端部(図6における左側の端部)301Eとの間の第1の部分301aと、前記接続箇所301Cと第2の端部(図6における右側の端部)301Fとの間の第2の部分301bとを有している。共振器4のインダクタ11は、第1の部分301aによって形成された第1のインダクタ部分11Aと、第2の部分301bによって形成された第2のインダクタ部分11Bとを含んでいる。
図7は、比較例の共振器を模式的に示す説明図である。比較例の共振器は、本実施の形態におけるインダクタ構成部301の代わりにインダクタ用導体層701を有している。インダクタ用導体層701の一端部は、積層体20における側面20Eと側面20Fとの間の中央近傍に配置されて、グランド端子23には電気的に接続されない。インダクタ用導体層701の他端部は、グランド端子24に電気的に接続される。キャパシタ用接続路304の上端は、インダクタ用導体層701の一端部の近傍に電気的に接続されている。インダクタ用導体層701は、比較例におけるインダクタを構成する。比較例におけるインダクタは、互いに並列に接続されたインダクタ部分を含んでいない。比較例の共振器におけるその他の構成は、図6に示した本実施の形態における共振器と同様である。
図6および図7において、積層体20における側面20Eと側面20Fとの間の中央の位置を、記号Cを付した一点鎖線で示す。図6および図7では、キャパシタ用接続路304の中心軸は、中央の位置C上にある。
次に、本実施の形態における共振器4と比較例の共振器とについて、キャパシタ用接続路304の位置ずれの大きさと共振周波数の変化率との関係を調べた第1のシミュレーションの結果について説明する。第1のシミュレーションでは、図6に示した本実施の形態における共振器4と、図7に示した比較例の共振器について、キャパシタ用接続路304を図6および図7における左右方向に変化させた場合における共振器の共振周波数の変化率を求めた。なお、共振周波数の変化率とは、キャパシタ用接続路304の中心軸が中央の位置C上にある場合における共振器の共振周波数をf1とし、キャパシタ用接続路304の中心軸が中央の位置Cからずれた位置にあるときの共振器の共振周波数をf2としたとき、f1とf2との差をf1で割った値を百分率で表したものである。
第1のシミュレーションの結果を図8に示す。図8において、横軸はキャパシタ用接続路304の中心軸の位置を示し、縦軸は共振周波数の変化率を示している。キャパシタ用接続路304の中心軸の位置は、中央の位置Cからの距離で表している。キャパシタ用接続路304の中心軸の位置が負の値であることは、キャパシタ用接続路304の中心軸の位置が、中央の位置Cよりも側面20F側にあることを表している。また、図8において、実線は比較例の共振器の共振周波数の変化率を示し、破線は本実施の形態における共振器4の共振周波数の変化率を示している。
図8に示されるように、本実施の形態における共振器4は、比較例の共振器に比べて、キャパシタ用接続路304の中心軸の位置の変化に対する共振周波数の変化が小さい。これは、本実施の形態における共振器4では、比較例の共振器に比べて、キャパシタ用接続路304の中心軸の位置の変化に対して、インダクタのインダクタンスの変化が小さいためである。このことは、以下のように定性的に説明することができる。
比較例の共振器では、インダクタのインダクタンスは、インダクタ用導体層701におけるキャパシタ用接続路304の接続箇所とグランド端子24の接続箇所との間の距離に依存する。そのため、比較例の共振器では、キャパシタ用接続路304の中心軸の位置の変化に対するインダクタのインダクタンスの変化が大きくなる。
これに対し、本実施の形態における共振器4では、インダクタ11は、インダクタ構成部301の第1の部分301aによって形成された第1のインダクタ部分11Aと、インダクタ構成部301の第2の部分301bによって形成された第2のインダクタ部分11Bとを含み、第1のインダクタ部分11Aと第2のインダクタ部分11Bは、キャパシタ用接続路304とグランドとの間において互いに並列に接続されている。本実施の形態では、キャパシタ用接続路304の中心軸の位置がインダクタ構成部301の長手方向にずれると、第1のインダクタ部分11Aと第2のインダクタ部分11Bの一方のインダクタンスが増加し、他方のインダクタンスが減少する。この場合、図7に示した比較例の共振器に比べて、キャパシタ用接続路304の中心軸の位置の変化に対するインダクタのインダクタンスの変化は小さくなる。
このように、本実施の形態における共振器4によれば、比較例の共振器に比べて、積層体20を作製する際に発生するインダクタ用導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制することができ、その結果、共振器の共振周波数のばらつきを抑制することができる。
次に、共振器4のインダクタ構成部301における接続箇所301Cと第1の端部301Eとの間の距離および接続箇所301Cと第2の端部301Fとの間の距離と、積層方向Tについてのキャパシタ用接続路304の長さとの好ましい関係を調べた第2のシミュレーションの結果について説明する。
ここでは、図6に示したように、インダクタ構成部301における接続箇所301Cと第1の端部301Eとの間の距離を、キャパシタ用接続路304の中心軸と第1の端部301Eとの間の距離で表し、インダクタ構成部301における接続箇所301Cと第2の端部301Fとの間の距離を、キャパシタ用接続路304の中心軸と第2の端部301Fとの間の距離で表す。キャパシタ用接続路304の位置ずれがない場合における接続箇所301Cと第1の端部301Eとの間の距離と、接続箇所301Cと第2の端部301Fとの間の距離を、いずれもLとする。また、積層方向Tについてのキャパシタ用接続路304の長さをVとする。
第2のシミュレーションでは、長さLと長さVの異なる組み合わせについて、第1のシミュレーションと同様に、キャパシタ用接続路304の位置ずれの大きさと共振器4の共振周波数の変化率との関係を調べた。第2のシミュレーションの結果を図9および図10に示す。図9および図10において、横軸はキャパシタ用接続路304の中心軸の位置を示し、縦軸は共振周波数の変化率を示している。図10は、図9における一部を拡大して示している。図9および図10において、キャパシタ用接続路304の中心軸の位置は、中央の位置Cからの距離で表している。キャパシタ用接続路304の中心軸の位置が正の値であることは、キャパシタ用接続路304の中心軸の位置が、中央の位置Cよりも側面20E側にあることを表している。キャパシタ用接続路304の中心軸の位置が負の値であることは、キャパシタ用接続路304の中心軸の位置が、中央の位置Cよりも側面20F側にあることを表している。また、図9および図10において、実線は長さLおよび長さVがそれぞれ700μm、1000μmの場合の共振周波数の変化率を示し、破線は長さLおよび長さVがいずれも850μmの場合の共振周波数の変化率を示し、一点鎖線は長さLおよび長さVがそれぞれ1100μm、600μmの場合の共振周波数の変化率を示している。
図9および図10に示されるように、長さLと長さVが等しい場合と比較して、長さLを小さくすると共に長さVを大きくすると、キャパシタ用接続路304の中心軸の位置の変化に対する共振周波数の変化率が大きくなる。また、長さLと長さVが等しい場合と比較して、長さLを大きくすると共に長さVを小さくすると、キャパシタ用接続路304の中心軸の位置の変化に対する共振周波数の変化率が小さくなる。ここで、積層体20を作製する際に、キャパシタ用接続路304の中心軸の位置が−200μmから200μmの範囲内でずれると仮定する。このようにキャパシタ用接続路304の中心軸の位置がずれても、共振周波数の変化率は2%以下に抑えることが好ましい。図9および図10に示した第2のシミュレーションの結果から分かるように、長さLが長さVより大きい場合には、キャパシタ用接続路304の中心軸の位置が−200μmから200μmの範囲内でずれても、共振周波数の変化率を2%以下に抑えることができる。従って、長さLは長さVより大きいことが好ましい。すなわち、インダクタ構成部301における接続箇所301Cと第1の端部301Eとの間の距離および接続箇所301Cと第2の端部301Fとの間の距離は、積層方向Tについてのキャパシタ用接続路304の長さよりも大きいことが好ましい。
また、L/Vの値が大きいほど、キャパシタ用接続路304の中心軸の位置ずれに対する共振周波数の変化率が小さくなる。L/Vの値は、上述のように共振周波数の変化率を2%以下に抑えるためには1より大きいことが好ましいが、共振周波数の変化率をより小さくするために2以上であることがより好ましい。
なお、第1および第2のシミュレーションの結果を参照した説明は、共振器5,6についても当てはまる。
以下、本実施の形態におけるその他の効果について説明する。電子部品を小型化する場合には、インダクタ用導体層の幅を小さくせざるを得ない。図7に示した比較例の共振器では、インダクタ用導体層701の幅が小さくなると、インダクタ用導体層701とグランド端子24との接触面積が小さくなる。その結果、インダクタ用導体層701のインダクタンスが大きくなり過ぎて、所望のバンドパスフィルタの特性を実現することが困難になる場合がある。これに対し、本実施の形態では、インダクタ用導体層の長手方向の両端がグランド端子23,24に接続されている。そのため、本実施の形態によれば、比較例のようにインダクタ用導体層が1箇所でのみグランド端子に接続される場合に比べて、インダクタ用導体層とグランド端子との接触面積が小さいことによってインダクタ用導体層のインダクタンスが大きくなり過ぎることを防止することができ、その結果、所望のバンドパスフィルタの特性を実現することが可能になる。
また、比較例のようにインダクタ用導体層が1箇所でのみグランド端子に接続されていると、電子部品の近くに、シールドとして機能する金属板が存在する場合に、電子部品の配置によって電子部品の特性が変わる場合がある。すなわち、この場合、インダクタ用導体層が接続されたグランド端子が金属板に向いた配置と、インダクタ用導体層が接続されたグランド端子とは反対側の電子部品の側面が金属板に向いた配置とでは、共振器に対するシールドの影響が異なるため、電子部品の特性が変わることがある。これに対し、本実施の形態では、インダクタ用導体層の長手方向の両端がグランド端子23,24に接続されている。そのため、グランド端子23が金属板に向いた配置と、グランド端子24が金属板に向いた配置とで、共振器に対するシールドの影響が異なることがない。これにより、本実施の形態によれば、電子部品の配置によって電子部品の特性が変わることを防止することが可能になる。
[第2の実施の形態]
次に、本発明の第2の実施の形態に係る電子部品201について説明する。始めに、図11を参照して、本実施の形態に係る電子部品201の回路構成について説明する。図11に示したように、本実施の形態に係る電子部品201は、第1の実施の形態に係る電子部品1における共振器5の代わりに、共振器205を備えている。本実施の形態に係る電子部品201のその他の構成は、第1の実施の形態に係る電子部品1と同じである。共振器205は、共振器4,6の各々と電磁界結合する。
共振器205は、互いに電気的に接続されたインダクタ212とキャパシタ215とを有している。インダクタ212は、インダクタ11,13の各々と誘導性結合する。図11では、インダクタ11,212間の誘導性結合およびインダクタ13,212間の誘導性結合を、記号Mを付した曲線で表している。
インダクタ212は、互いに並列に接続された第1のインダクタ部分212Aと第2のインダクタ部分212Bとを含んでいる。キャパシタ215は、互いに並列に接続された第1のキャパシタ部分215Aと第2のキャパシタ部分215Bとを含んでいる。
本実施の形態では、インダクタ部分212A,212Bの各一端とキャパシタ部分215A,215Bの各一端は、キャパシタ17,18の接続点に電気的に接続されている。インダクタ部分212A,212Bの各他端とキャパシタ部分215A,215Bの各他端はグランドに電気的に接続されている。
本実施の形態に係る電子部品201は、第1の実施の形態に係る電子部品1と同様に、積層体20、入力端子21、出力端子22およびグランド端子23,24を備えている。以下、図12および図13を参照して、本実施の形態に係る電子部品201の積層体20が、第1の実施の形態に係る電子部品1の積層体20と異なる点について説明する。図12は、電子部品201の主要部分を示す説明図である。図13において(a)〜(d)は、それぞれ、上から4層目ないし7層目の誘電体層の上面を示している。
本実施の形態に係る電子部品201の積層体20は、第1の実施の形態に係る電子部品1の積層体20における4層目ないし7層目の誘電体層34,35,36,37の代わりに、図13(a)〜(d)に示した誘電体層44,45,46,47を有している。
図13(a)に示した4層目の誘電体層44の上面には、インダクタ用導体層441,442,443が形成されている。導体層441,442,443の形状および配置は、図4(d)に示した導体層341,342,343と同様である。導体層441,442,443の各々の図13(a)における上側の端部は、グランド端子23に電気的に接続される。また、導体層441,442,443の各々の図13(a)における下側の端部は、グランド端子24に電気的に接続される。
導体層441は、互いに連結された第1の部分441aと第2の部分441bとを有している。第1の部分441aは、導体層441の長手方向の中央から、図13(a)における上方に延びている。第2の部分441bは、導体層441の長手方向の中央から、図13(a)における下方に延びている。第1の部分441aには、図4(c)に示したスルーホール334aが接続されている。第2の部分441bには、図4(c)に示したスルーホール334bが接続されている。
導体層442は、互いに連結された第1の部分442aと第2の部分442bとを有している。第1の部分442aは、導体層442の長手方向の中央から、図13(a)における上方に延びている。第2の部分442bは、導体層442の長手方向の中央から、図13(a)における下方に延びている。第1の部分442aには、図4(c)に示したスルーホール335aが接続されている。第2の部分442bには、図4(c)に示したスルーホール335bが接続されている。
導体層443は、互いに連結された第1の部分443aと第2の部分443bとを有している。第1の部分443aは、導体層443の長手方向の中央から、図13(a)における上方に延びている。第2の部分443bは、導体層443の長手方向の中央から、図13(a)における下方に延びている。第1の部分443aには、図4(c)に示したスルーホール336aが接続されている。第2の部分443bには、図4(c)に示したスルーホール336bが接続されている。
また、誘電体層44には、スルーホール444,445a,445b,446が形成されている。スルーホール444は、導体層441の長手方向の中央の位置において導体層441に接続されている。スルーホール445aは、第1の部分442aと第2の部分442bとの境界の近傍の部分において第1の部分442aに接続されている。スルーホール445bは、第1の部分442aと第2の部分442bとの境界の近傍の部分において第2の部分442bに接続されている。スルーホール446は、導体層443の長手方向の中央の位置において導体層443に接続されている。また、スルーホール445a,445bは、それぞれ、図4(c)に示したスルーホール335a,335bに接続されている。
導体層321(図4(b)参照)、導体層331(図4(c)参照)および導体層441は、スルーホール324a,324b,334a,334bによって電気的に接続されている。導体層321,331,441およびスルーホール324a,324b,334a,334bは、第1の実施の形態における第1のインダクタ構成部301(図2および図3参照)と同様の構成の第1のインダクタ構成部を構成している。
導体層322(図4(b)参照)、導体層332(図4(c)参照)および導体層442は、スルーホール325a,325b,335a,335bによって電気的に接続されている。導体層322,332,442およびスルーホール325a,325b,335a,335bは、第1のインダクタ構成部と同様の構成の第2のインダクタ構成部を構成している。
導体層323(図4(b)参照)、導体層333(図4(c)参照)および導体層443は、スルーホール326a,326b,336a,336bによって電気的に接続されている。導体層323,333,443およびスルーホール326a,326b,336a,336bは、第1のインダクタ構成部と同様の構成の第3のインダクタ構成部を構成している。
図13(b)に示した5層目の誘電体層45には、スルーホール454,455a,455b,456が形成されている。スルーホール454,455a,455b,456は、それぞれスルーホール444,445a,445b,446に接続されている。
図13(c)に示した6層目の誘電体層46の上面には、キャパシタ用導体層461,462が形成されている。導体層461には、スルーホール445a,455aを介して導体層442の第1の部分442aが接続されている。また、誘電体層46には、スルーホール464,465a,465b,466が形成されている。スルーホール464,465b,466は、それぞれスルーホール454,455b,456に接続されている。スルーホール465aは、導体層461に接続されていると共に、スルーホール455aに接続されている。
図13(d)に示した7層目の誘電体層47の上面には、キャパシタ用導体層471,472,473が形成されている。導体層471,472,473は、図13(d)における左側から導体層471,472,473の順に、左右方向に配列されている。導体層471は入力端子21に電気的に接続される。導体層473は出力端子22に電気的に接続される。導体層471には、スルーホール444,454,464を介して導体層441が接続されている。導体層473には、スルーホール446,456,466を介して導体層443が接続されている。
導体層472は、互いに連結された第1の部分472aと第2の部分472bとを有している。第1の部分472aは、導体層472の長手方向の中央から、図13(d)における上方に延びている。第2の部分472bは、導体層472の長手方向の中央から、図13(d)における下方に延びている。第1の部分472aには、スルーホール445a,455a,465aを介して導体層442の第1の部分442aおよび導体層461が接続されている。第2の部分472bには、スルーホール445b,455b,465bを介して導体層442の第2の部分442bが接続されている。
図11におけるインダクタ11は、電気的に接続された導体層321,331,441を含む第1のインダクタ構成部によって構成されている。第1のインダクタ構成部は、長手方向の両端に位置する第1の端部および第2の端部を有している。第1の端部は、グランド端子23に電気的に接続されて、グランドに接続され、第2の端部は、グランド端子24に電気的に接続されて、グランドに接続される。
インダクタ11のインダクタ部分11Aは、第1のインダクタ構成部のうち、スルーホール444が電気的に接続された接続箇所(導体層441に対するスルーホール444の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ11のインダクタ部分11Bは、第1のインダクタ構成部のうち、スルーホール444が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
図11におけるインダクタ212は、電気的に接続された導体層322,332,442を含む第2のインダクタ構成部によって構成されている。第2のインダクタ構成部は、長手方向の両端に位置する第1の端部および第2の端部を有している。第1の端部は、グランド端子23に接続されて、グランドに電気的に接続され、第2の端部は、グランド端子24に接続されて、グランドに電気的に接続される。
インダクタ212のインダクタ部分212Aは、第2のインダクタ構成部のうち、スルーホール445aが電気的に接続された接続箇所(導体層442に対するスルーホール445aの接続箇所)と第1の端部との間の部分によって形成されている。インダクタ212のインダクタ部分212Bは、第2のインダクタ構成部のうち、スルーホール445bが電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
図11におけるインダクタ13は、電気的に接続された導体層323,333,443を含む第3のインダクタ構成部によって構成されている。第3のインダクタ構成部は、長手方向の両端に位置する第1の端部および第2の端部を有している。第1の端部は、グランド端子23に電気的に接続されて、グランドに接続され、第2の端部は、グランド端子24に電気的に接続されて、グランドに接続される。
インダクタ13のインダクタ部分13Aは、第3のインダクタ構成部のうち、スルーホール446が電気的に接続された接続箇所(導体層443に対するスルーホール446の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ13のインダクタ部分13Bは、第3のインダクタ構成部のうち、スルーホール446が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
導体層441は、導体層471とスルーホール444,454,464を介して入力端子21に電気的に接続されている。これにより、インダクタ部分11A,11Bが、入力端子21に電気的に接続されている。
導体層443は、導体層473とスルーホール446,456,466を介して出力端子22に電気的に接続されている。これにより、インダクタ部分13A,13Bが、出力端子22に電気的に接続されている。
キャパシタ用導体層471,472,473は、誘電体層47を介して本実施の形態におけるグランド用導体層381(図5(d)参照)に対向している。図11におけるキャパシタ14は、導体層471,381および誘電体層47によって構成されている。図11におけるキャパシタ部分215Aは、導体層472の第1の部分472a、導体層381および誘電体層47によって構成されている。図11におけるキャパシタ部分215Bは、導体層472の第2の部分472b、導体層381および誘電体層47によって構成されている。図11におけるキャパシタ16は、導体層473,381および誘電体層47によって構成されている。
キャパシタ用導体層461は、誘電体層46を介してキャパシタ用導体層471,473に対向している。図11におけるキャパシタ17は、導体層461,471および誘電体層46によって構成されている。図11におけるキャパシタ18は、導体層461,473および誘電体層46によって構成されている。キャパシタ用導体層462は、誘電体層46を介してキャパシタ用導体層471,473に対向している。図11におけるキャパシタ19は、導体層462,471,473および誘電体層46によって構成されている。
図12において、符号405Aは、スルーホール445a,455a,465aによって構成されたスルーホール列を表し、符号405Bは、スルーホール445b,455b,465bによって構成されたスルーホール列を表している。スルーホール列405A,405Bは、積層体20内に設けられて、積層方向Tに延びている。スルーホール列405Aは、インダクタ部分212Aを構成する導体層442の第1の部分442aと、キャパシタ部分215Aを構成する導体層472の第1の部分472aとを電気的に接続している。スルーホール列405Bは、インダクタ部分212Bを構成する導体層442の第2の部分442bと、キャパシタ部分215Bを構成する導体層472の第2の部分472bとを電気的に接続している。
共振器205は、スルーホール列405A,405Bを含む第2のキャパシタ用接続路を有している。スルーホール列405A,405Bは、導体層442と導体層472との間において互いに並列に接続されている。従って、本実施の形態では、第2のキャパシタ用接続路は、互いに並列に接続された複数のスルーホールを含んでいる。インダクタ部分212A,212Bは、第2のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。なお、図12では、導体層461の図示を省略している。
共振器4は、直列に接続されたスルーホール444,454,464を含む第1のキャパシタ用接続路を有している。第1のキャパシタ用接続路は、積層体20内に設けられて、積層方向Tに延びている。また、第1のキャパシタ用接続路は、第1のインダクタ構成部とキャパシタ14とを電気的に接続する。第1のキャパシタ用接続路の一端は、第1のインダクタ構成部における接続箇所に電気的に接続されている。第1のキャパシタ用接続路の他端は、キャパシタ用導体層471に電気的に接続されている。インダクタ部分11A,11Bは、第1のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
同様に、共振器6は、直列に接続されたスルーホール446,456,466を含む第3のキャパシタ用接続路を有している。第3のキャパシタ用接続路は、積層体20内に設けられて、積層方向Tに延びている。また、第3のキャパシタ用接続路は、第3のインダクタ構成部とキャパシタ16とを電気的に接続する。第3のキャパシタ用接続路の一端は、第3のインダクタ構成部における接続箇所に電気的に接続されている。第3のキャパシタ用接続路の他端は、キャパシタ用導体層473に電気的に接続されている。インダクタ部分13A,13Bは、第3のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
本実施の形態では、積層体20を作製する際に、スルーホール列405A,405Bが、インダクタ用導体層442の長手方向における同一方向にずれる可能性がある。この場合でも、本実施の形態によれば、第1の実施の形態と同様に、インダクタ212のインダクタンスの変化を抑制することができる。
また、本実施の形態では、共振器205の第2のキャパシタ用接続路は、並列に接続された2つのスルーホール列405A,405Bを含んでいる。本実施の形態によれば、第2のキャパシタ用接続路が1つのスルーホール列によって構成されている場合に比べて、共振器205のQを大きくすることができる。以下、このことを示す第3のシミュレーションの結果について説明する。第3のシミュレーションでは、本実施の形態における共振器205と、スルーホール列405A,405Bの代わりに1つのスルーホール列を設けた比較例の共振器のそれぞれについて無負荷のQ(以下、Quと記す。)を求めた。比較例の共振器のQuは99.9であった。一方、共振器205のQuは105.7であった。この結果から分かるように、本実施の形態によれば、第2のキャパシタ用接続路が1つのスルーホール列によって構成されている場合に比べて、共振器205のQを大きくすることができ、その結果、バンドパスフィルタの通過帯域外における減衰量を大きくすることができる。
また、本実施の形態によれば、比較例における第2のキャパシタ用接続路を構成する1つのスルーホール列と、第1および第3のキャパシタ用接続路の各々との間の距離に比べて、スルーホール列405A,405Bの各々と、第1および第3のキャパシタ用接続路の各々との間の距離を大きくすることができる。これにより、本実施の形態によれば、共振器4,205間の誘導性結合および共振器6,205間の誘導性結合が強くなりすぎることを防止することができる。その結果、本実施の形態によれば、電子部品201の小型化が可能になる。
本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
[第3の実施の形態]
次に、本発明の第3の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品401の回路構成は、図1に示した第1の実施の形態に係る電子部品1と同じである。図14は、電子部品401の外観を示す斜視図である。電子部品401は、電子部品401の構成要素を一体化するための積層体50を備えている。積層体50は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された複数の導体層とを含み、外面を有している。
積層体50は、直方体形状をなしている。積層体50の外面は、上面50Aと、底面50Bと、4つの側面50C〜50Fとを含んでいる。上面50Aと底面50Bは互いに反対側を向き、側面50C,50Dも互いに反対側を向き、側面50E,50Fも互いに反対側を向いている。側面50C〜50Fは、上面50Aおよび底面50Bに対して垂直になっている。積層体50において、上面50Aおよび底面50Bに垂直な方向が積層方向である。側面50E,50Fは、それぞれ積層方向と直交する方向の端に位置している。
電子部品401は、更に、積層体50の底面50B上に配置された入力端子51、出力端子52およびグランド用導体層53を備えている。端子51,52の平面形状は、いずれも矩形である。入力端子51の一端部は、底面50Bと側面50Cとの間の稜線の位置に配置されている。出力端子52の一端部は、底面50Bと側面50Dとの間の稜線の位置に配置されている。グランド用導体層53の少なくとも一部は、入力端子51と出力端子52との間に配置されている。底面50Bに垂直な方向から見たときに、グランド用導体層53の外縁は、底面50Bの外縁から離れた位置に配置されている。入力端子51は、図1における入力端子2を構成している。出力端子52は、図1における出力端子3を構成している。
次に、図15ないし図17を参照して、積層体50について詳しく説明する。図15は、電子部品401の主要部分を示す説明図である。図15は、特に共振器5に対応する部分を示している。図16において(a)〜(d)は、それぞれ、上から1層目ないし4層目の誘電体層の上面を示している。図17において(a)〜(c)は、それぞれ、上から5層目ないし7層目の誘電体層の上面を示している。図17(d)は、上から7層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。
図16(a)に示した1層目の誘電体層61の上面には、導体層は形成されていない。図16(b)に示した2層目の誘電体層62の上面には、インダクタ用導体層621,622,623が形成されている。導体層621,622,623は、いずれも、図16(b)における上下方向に長い矩形形状を有している。導体層621,622,623は、図16(b)における左側から導体層621,622,623の順に、左右方向に配列されている。
導体層621は、互いに連結された第1の部分621aと第2の部分621bとを有している。第1の部分621aは、導体層621の長手方向の中央から、図16(b)における上方に延びている。第2の部分621bは、導体層621の長手方向の中央から、図16(b)における下方に延びている。
導体層622は、互いに連結された第1の部分622aと第2の部分622bとを有している。第1の部分622aは、導体層622の長手方向の中央から、図16(b)における上方に延びている。第2の部分622bは、導体層622の長手方向の中央から、図16(b)における下方に延びている。
導体層623は、互いに連結された第1の部分623aと第2の部分623bとを有している。第1の部分623aは、導体層623の長手方向の中央から、図16(b)における上方に延びている。第2の部分623bは、導体層623の長手方向の中央から、図16(b)における下方に延びている。
また、誘電体層62には、導体層621に接続されたスルーホール624a,624b,627a,627bと、導体層622に接続された625a,625b,628a,628bと、導体層623に接続された626a,626b,629a,629bが形成されている。スルーホール624aは、第1の部分621aと第2の部分621bとの境界の近傍の部分において第1の部分621aに接続されている。スルーホール624bは、第1の部分621aと第2の部分621bとの境界の近傍の部分において第2の部分621bに接続されている。スルーホール625aは、第1の部分622aと第2の部分622bとの境界の近傍の部分において第1の部分622aに接続されている。スルーホール625bは、第1の部分622aと第2の部分622bとの境界の近傍の部分において第2の部分622bに接続されている。スルーホール626aは、第1の部分623aと第2の部分623bとの境界の近傍の部分において第1の部分623aに接続されている。スルーホール626bは、第1の部分623aと第2の部分623bとの境界の近傍の部分において第2の部分623bに接続されている。
スルーホール627aは、第1の部分621aの図16(b)における上側の端部近傍の部分に接続されている。スルーホール627bは、第2の部分621bの図16(b)における下側の端部近傍の部分に接続されている。スルーホール628aは、第1の部分622aの図16(b)における上側の端部近傍の部分に接続されている。スルーホール628bは、第2の部分622bの図16(b)における下側の端部近傍の部分に接続されている。スルーホール629aは、第1の部分623aの図16(b)における上側の端部近傍の部分に接続されている。スルーホール629bは、第2の部分623bの図16(b)における下側の端部近傍の部分に接続されている。
図16(c)に示した3層目の誘電体層63の上面には、インダクタ用導体層631,632,633が形成されている。導体層631,632,633の形状および配置は、導体層621,622,623と同様である。すなわち、導体層631,632,633は、いずれも、図16(c)における上下方向に長い矩形形状を有している。導体層631,632,633は、図16(c)における左側から導体層631,632,633の順に、左右方向に配列されている。
導体層631は、導体層621と同様に、互いに連結された第1の部分631aと第2の部分631bとを有している。導体層632は、導体層622と同様に、互いに連結された第1の部分632aと第2の部分632bとを有している。導体層633は、導体層623と同様に、互いに連結された第1の部分633aと第2の部分633bとを有している。
また、誘電体層63には、導体層631に接続されたスルーホール634a,634b,637a,637bと、導体層632に接続された635a,635b,638a,638bと、導体層633に接続された636a,636b,639a,639bが形成されている。スルーホール634a,634b,635a,635b,636a,636b,637a,637b,638a,638b,639a,639bは、それぞれスルーホール624a,624b,625a,625b,626a,626b,627a,627b,628a,628b,629a,629bに接続されている。
図16(d)に示した4層目の誘電体層64の上面には、インダクタ用導体層641,642,643が形成されている。導体層641,642,643の形状および配置は、導体層621,622,623と同様である。すなわち、導体層641,642,643は、いずれも、図16(d)における上下方向に長い矩形形状を有している。導体層641,642,643は、図16(d)における左側から導体層641,642,643の順に、左右方向に配列されている。
導体層641は、導体層621と同様に、互いに連結された第1の部分641aと第2の部分641bとを有している。導体層642は、導体層622と同様に、互いに連結された第1の部分642aと第2の部分642bとを有している。導体層643は、導体層623と同様に、互いに連結された第1の部分643aと第2の部分643bとを有している。
また、誘電体層64には、導体層641に接続されたスルーホール644,647a,647bと、導体層642に接続された645,648a,648bと、導体層643に接続された646,649a,649bが形成されている。スルーホール644は、導体層641の長手方向の中央の位置において導体層641に接続されている。スルーホール645は、導体層642の長手方向の中央の位置において導体層642に接続されている。スルーホール646は、導体層643の長手方向の中央の位置において導体層643に接続されている。
スルーホール647a,647b,648a,648b,649a,649bは、それぞれスルーホール637a,637b,638a,638b,639a,639bに接続されている。スルーホール634a,634b,635a,635b,636a,636bは、それぞれ、部分641a,641b,642a,642b,643a,643bに接続されている。
導体層621,631,641は、導体層621,631に接続された複数のスルーホールによって電気的に接続されている。導体層621,631,641およびこれらを接続する複数のスルーホールは、第1のインダクタ構成部を構成している。
導体層622,632,642は、導体層622,632に接続された複数のスルーホールによって電気的に接続されている。導体層622,632,642およびこれらを接続する複数のスルーホールは、第2のインダクタ構成部を構成している。
導体層623,633,643は、導体層623,633に接続された複数のスルーホールによって電気的に接続されている。導体層623,633,643およびこれらを接続する複数のスルーホールは、第3のインダクタ構成部を構成している。
図17(a)に示した5層目の誘電体層65には、スルーホール654,655,656,657a,657b,658a,658b,659a,659bが形成されている。スルーホール654,655,656,657a,657b,658a,658b,659a,659bは、それぞれスルーホール644,645,646,647a,647b,648a,648b,649a,649bに接続されている。
図17(b)に示した6層目の誘電体層66の上面には、キャパシタ用導体層661,662が形成されている。導体層661には、スルーホール645,655を介して導体層642が接続されている。また、誘電体層66には、スルーホール664,665,666,667a,667b,668a,668b,669a,669bが形成されている。スルーホール664,666,667a,667b,668a,668b,669a,669bは、それぞれスルーホール654,656,657a,657b,658a,658b,659a,659bに接続されている。スルーホール665は、導体層661に接続されていると共に、スルーホール655に接続されている。
図17(c)に示した7層目の誘電体層67の上面には、キャパシタ用導体層671,672,673が形成されている。導体層671,672,673は、図17(c)における左側から導体層671,672,673の順に、左右方向に配列されている。導体層671には、スルーホール644,654,664を介して導体層641が接続されている。導体層672には、スルーホール645,655,665を介して導体層642,661が接続されている。導体層673には、スルーホール646,656,666を介して導体層643が接続されている。
また、誘電体層67には、スルーホール674,676,677a,677b,678a,678b,679a,679bが形成されている。スルーホール674は、導体層671に接続されている。スルーホール676は、導体層673に接続されている。スルーホール677a,677b,678a,678b,679a,679bは、それぞれスルーホール667a,667b,668a,668b,669a,669bに接続されている。
図17(d)に示した7層目の誘電体層67の下面、すなわち積層体50の底面50Bには、入力端子51、出力端子52およびグランド用導体層53が形成されている。入力端子51には、スルーホール644,654,664,674を介して導体層641,671が接続されている。出力端子52には、スルーホール646,656,666,676を介して導体層643,673が接続されている。グランド用導体層53には、スルーホール627a〜677a,627b〜677b,628a〜678a,628b〜678b,629a〜679a,629b〜679bを介して導体層621,622,623,631,632,633,641,642,643が接続されている。
本実施の形態におけるインダクタ11は、電気的に接続されたインダクタ用導体層621,631,641を含む第1のインダクタ構成部によって構成されている。第1のインダクタ構成部は、長手方向の両端に位置する第1の端部(図16(b)〜(d)における上側の端部)および第2の端部(図16(b)〜(d)における下側の端部)を有している。第1の端部は、スルーホール647a〜677aを介してグランド用導体層53に電気的に接続されて、グランドに接続される。第2の端部は、スルーホール647b〜677bを介してグランド用導体層53に電気的に接続されて、グランドに電気的に接続される。
インダクタ11のインダクタ部分11Aは、第1のインダクタ構成部のうち、スルーホール644が電気的に接続された接続箇所(導体層641に対するスルーホール644の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ11のインダクタ部分11Bは、第1のインダクタ構成部のうち、スルーホール644が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
本実施の形態におけるインダクタ12は、電気的に接続されたインダクタ用導体層622,632,642を含む第2のインダクタ構成部によって構成されている。第2のインダクタ構成部は、長手方向の両端に位置する第1の端部(図16(b)〜(d)における上側の端部)および第2の端部(図16(b)〜(d)における下側の端部)を有している。第1の端部は、スルーホール648a〜678aを介してグランド用導体層53に電気的に接続されて、グランドに接続される。第2の端部は、スルーホール648b〜678bを介してグランド用導体層53に電気的に接続されて、グランドに電気的に接続される。
インダクタ12のインダクタ部分12Aは、第2のインダクタ構成部のうち、スルーホール645が電気的に接続された接続箇所(導体層642に対するスルーホール645の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ12のインダクタ部分12Bは、第2のインダクタ構成部のうち、スルーホール645が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
本実施の形態におけるインダクタ13は、電気的に接続されたインダクタ用導体層623,633,643を含む第3のインダクタ構成部によって構成されている。第3のインダクタ構成部は、長手方向の両端に位置する第1の端部(図16(b)〜(d)における上側の端部)および第2の端部(図16(b)〜(d)における下側の端部)を有している。第1の端部は、スルーホール649a〜679aを介してグランド用導体層53に電気的に接続されて、グランドに接続される。第2の端部は、スルーホール649b〜679bを介してグランド用導体層53に電気的に接続されて、グランドに電気的に接続される。
インダクタ13のインダクタ部分13Aは、第3のインダクタ構成部のうち、スルーホール646が電気的に接続された接続箇所(導体層643に対するスルーホール646の接続箇所)と第1の端部との間の部分によって形成されている。インダクタ13のインダクタ部分13Bは、第3のインダクタ構成部のうち、スルーホール646が電気的に接続された接続箇所と第2の端部との間の部分によって形成されている。
導体層641は、スルーホール644〜674を介して入力端子51に電気的に接続されている。これにより、インダクタ部分11A,11Bが、入力端子51に電気的に接続されている。
導体層643は、スルーホール646〜676を介して出力端子52に電気的に接続されている。これにより、インダクタ部分13A,13Bが、出力端子52に電気的に接続されている。
キャパシタ用導体層671,672,673は、誘電体層67を介してグランド用導体層53に対向している。本実施の形態におけるキャパシタ14は、導体層671,53および誘電体層67によって構成されている。本実施の形態におけるキャパシタ15は、導体層672,53および誘電体層67によって構成されている。本実施の形態におけるキャパシタ16は、導体層673,53および誘電体層67によって構成されている。
キャパシタ用導体層661は、誘電体層66を介してキャパシタ用導体層671,673に対向している。本実施の形態におけるキャパシタ17は、導体層661,671および誘電体層66によって構成されている。本実施の形態におけるキャパシタ18は、導体層661,673および誘電体層66によって構成されている。キャパシタ用導体層662は、誘電体層66を介してキャパシタ用導体層671,673に対向している。本実施の形態におけるキャパシタ19は、導体層662,671,673および誘電体層66によって構成されている。
図16および図17に示した誘電体層61〜67および複数の導体層が積層されて、図14に示した積層体50が形成される。図16(a)に示した誘電体層61の上面は、上面50Aとなる。
共振器4は、直列に接続されたスルーホール644,654,664を含む第1のキャパシタ用接続路を有している。第1のキャパシタ用接続路は、積層体50内に設けられて、積層方向に延びている。また、第1のキャパシタ用接続路は、第1のインダクタ構成部とキャパシタ14とを電気的に接続する。第1のキャパシタ用接続路の一端(上端)は、第1のインダクタ構成部における前記接続箇所に電気的に接続されている。第1のキャパシタ用接続路の他端(下端)は、キャパシタ用導体層671に電気的に接続されている。インダクタ部分11A,11Bは、第1のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
また、共振器4は、直列に接続されたスルーホール647a〜677aを含む第1のグランド接続路と、直列に接続されたスルーホール647b〜677bを含む第2のグランド接続路とを有している。第1のグランド接続路は、積層体50内に設けられて、第1のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。第2のグランド接続路は、積層体50内に設けられて、第1のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。
図15に示したように、共振器5は、直列に接続されたスルーホール645,655,665を含む第2のキャパシタ用接続路605を有している。第2のキャパシタ用接続路605は、積層体50内に設けられて、積層方向に延びている。また、第2のキャパシタ用接続路605は、第2のインダクタ構成部とキャパシタ15とを電気的に接続する。第2のキャパシタ用接続路605の一端は、第2のインダクタ構成部における前記接続箇所に電気的に接続されている。第2のキャパシタ用接続路605の他端は、キャパシタ用導体層672に電気的に接続されている。インダクタ部分12A,12Bは、第2のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
また、共振器5は、直列に接続されたスルーホール648a〜678aを含む第1のグランド接続路608Aと、直列に接続されたスルーホール648b〜678bを含む第2のグランド接続路608Bとを有している。第1のグランド接続路608Aは、積層体50内に設けられて、第2のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。第2のグランド接続路608Bは、積層体50内に設けられて、第2のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。
共振器6は、直列に接続されたスルーホール646,656,666を含む第3のキャパシタ用接続路を有している。第3のキャパシタ用接続路は、積層体50内に設けられて、積層方向に延びている。また、第3のキャパシタ用接続路は、第3のインダクタ構成部とキャパシタ16とを電気的に接続する。第3のキャパシタ用接続路の一端は、第3のインダクタ構成部における前記接続箇所に電気的に接続されている。第3のキャパシタ用接続路の他端は、キャパシタ用導体層673に電気的に接続されている。インダクタ部分13A,13Bは、第3のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
また、共振器6は、直列に接続されたスルーホール649a〜679aを含む第1のグランド接続路と、直列に接続されたスルーホール649b〜679bを含む第2のグランド接続路とを有している。第1のグランド接続路は、積層体50内に設けられて、第3のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。第2のグランド接続路は、積層体50内に設けられて、第3のインダクタ構成部の一端部とグランド用導体層53とを電気的に接続する。
次に、図15に示した共振器5を例にとって、本実施の形態における効果について説明する。本実施の形態では、積層体50を作製する際に、それぞれ複数のスルーホールを含むキャパシタ用接続路605およびグランド接続路608A,608Bが、インダクタ用導体層642の長手方向における同一方向にずれる可能性がある。この場合でも、本実施の形態によれば、第1の実施の形態と同様に、インダクタ12のインダクタンスの変化を抑制することができる。このことは、共振器4,6についても当てはまる。
また、本実施の形態では、入力端子51、出力端子52およびグランド用導体層53が、積層体50の底面50Bに配置されている。これにより、本実施の形態によれば、電子部品401の実装面積を小さくすることが可能になる。
本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、隣接する2つの共振器同士が電磁界結合するように設けられた4つ以上の共振器を備えていてもよい。
本発明の電子部品は、無線LAN用の通信装置、ブルートゥース(登録商標)規格の通信装置、ワイマックス(登録商標)規格の通信装置において用いられるバンドパスフィルタとして有用である。