WO2023047812A1 - 電力分配器 - Google Patents

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WO2023047812A1
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inductor
terminal
plate electrode
laminate
circuit
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誠 尾形
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株式会社村田製作所
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    • H01P5/12—Coupling devices having more than two ports
    • H01P5/16—Conjugate devices, i.e. devices having at least one port decoupled from one other port
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    • H03H7/48—Networks for connecting several sources or loads, working on the same frequency or frequency band, to a common load or source
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    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers

Definitions

  • the present disclosure relates to power dividers, and more particularly to techniques for improving characteristics in power dividers.
  • Patent Document 1 discloses a power distribution/combining component for distributing or combining high frequency power.
  • the power distribution/combination component is connected between a common terminal and a connection point that branches the path to the first terminal and the second terminal.
  • a configuration is described that improves isolation characteristics by arranging an inductor and a capacitor respectively connected between the common terminal and connection point and the ground.
  • a power distributor as described above is used, for example, in mobile terminals such as mobile phones or smart phones, and base stations for mobile communications.
  • array antennas using a plurality of radiating elements may be adopted as antennas used in these communication devices.
  • a power divider as described above is required in order to branch the high-frequency signal into a plurality of paths and supply them to each radiating element.
  • the present disclosure has been made to solve such problems, and the purpose thereof is to suppress characteristic fluctuations of demultiplexed signals in a power divider to widen the band.
  • a power distributor includes a common terminal, a ground terminal, first and second terminals, and first and second circuits.
  • a first circuit is connected to the common terminal.
  • the second circuit is connected to the first terminal and the second terminal, branches the signal that has passed through the first circuit at a branch point, and transmits the signal to the first terminal and the second terminal.
  • the first circuit includes a first inductor and a second inductor connected in parallel between the common terminal and the branch point, a first capacitor connected between the common terminal and the ground terminal, and the branch point and the ground terminal. and a second capacitor connected between.
  • the second circuit includes third and fourth inductors, third and fourth capacitors, and a resistive element.
  • the third inductor has one end connected to the branch point and is arranged on a path from the branch point to the first terminal.
  • the fourth inductor has one end connected to the branch point and is arranged on a path from the branch point to the second terminal.
  • a third capacitor is connected between the other end of the third inductor and the ground terminal.
  • a fourth capacitor is connected between the other end of the fourth inductor and the ground terminal.
  • a resistive element is connected between the other end of the third inductor and the other end of the fourth inductor.
  • the inductor arranged between the common terminal and the branch point is composed of two inductors connected in parallel.
  • the path from the common terminal to the first terminal and the path from the common terminal to the second terminal can have a symmetrical structure. As a result, it is possible to suppress characteristic fluctuations of the demultiplexed signal and widen the band.
  • FIG. 2 is an equivalent circuit diagram of the power distributor according to Embodiment 1.
  • FIG. 1 is an external perspective view of a power distributor according to Embodiment 1.
  • FIG. 3 is an exploded perspective view of the power distributor of FIG. 2;
  • FIG. 4 is a diagram for explaining the arrangement of inductors in a laminate; It is an equivalent circuit diagram of a power divider of a comparative example.
  • FIG. 5 is a diagram for explaining the arrangement of inductors in a comparative example;
  • FIG. 10 is an external perspective view of a power distributor according to Embodiment 2;
  • FIG. 10 is an external perspective view of a power distributor according to Embodiment 2;
  • FIG. 10 is an external perspective view of a power distributor according to Embodiment 2;
  • FIG. 10 is an external perspective view of
  • FIG. 10 is an exploded perspective view of the power distributor of FIG. 9;
  • FIG. 4 is a diagram for explaining the arrangement of inductors in a laminate;
  • FIG. 1 is a first diagram showing the characteristics of the power distributor of Embodiment 2;
  • FIG. 2 is a second diagram showing characteristics of the power distributor of Embodiment 2;
  • FIG. 1 is an equivalent circuit diagram of power distributor 100 according to the first embodiment.
  • Power distributor 100 is used, for example, when distributing a common high-frequency signal to a plurality of radiating elements, such as an array antenna in which a plurality of radiating elements are arranged.
  • the power distributor 100 includes a common terminal T0, a first terminal T1, a second terminal T2, a first circuit CR1, and a second circuit CR2.
  • the first circuit CR1 is connected to the common terminal T0.
  • the second circuit CR2 is connected between the first circuit CR1 and the first terminal T1 and the second terminal T2.
  • the second circuit CR2 branches the signal supplied to the common terminal T0 and passed through the first circuit CR1, and transmits the branched signal to the first terminal T1 and the second terminal T2.
  • the first circuit CR1 includes inductors L11 and L12 and capacitors C1 and C2. Inductor L11 and inductor L12 are connected in parallel between common terminal T0 and branch point BP1 in second circuit CR2. Capacitor C1 is connected between common terminal T0 and ground terminal GND. Capacitor C2 is connected between branch point BP1 and ground terminal GND. That is, the first circuit CR1 functions as a ⁇ -type low-pass filter.
  • the second circuit CR2 includes inductors L21 and L22, capacitors C21 and C22, and a resistive element R1.
  • the inductor L21 is connected between the branch point BP1 to which the first circuit CR1 is connected and the first terminal T1.
  • the inductor L22 is connected between the branch point BP1 and the second terminal T2.
  • the capacitor C21 is connected between the first terminal T1 and the ground terminal GND.
  • Capacitor C22 is connected between second terminal T2 and ground terminal GND.
  • the resistive element R1 is connected between the first terminal T1 and the second terminal T2.
  • the inductance value of the inductor L21 is set to the same value as the inductance value of the inductor L22.
  • the capacitance value of the capacitor C21 is set to the same value as the capacitance value of the capacitor C22. That is, the impedance value of the path from the branch point BP1 to the first terminal T1 is the same as the impedance value of the path from the branch point BP1 to the second terminal T2. As a result, the power supplied to the common terminal T0 is equally divided by the second circuit CR2 and output from the first terminal T1 and the second terminal T2.
  • the first circuit CR1 forms at least one attenuation pole in the isolation characteristics of the path from the first terminal T1 to the second terminal T2. Also, one attenuation pole is formed in the isolation characteristic by the resistance element R1 included in the second circuit CR2.
  • FIG. 2 is an external perspective view of the power distributor 100
  • FIG. 3 is an exploded perspective view showing an example of the laminated structure of the power distributor 100. As shown in FIG.
  • power distributor 100 includes a rectangular parallelepiped or substantially rectangular parallelepiped laminate 110 in which a plurality of dielectric layers LY1 to LY9 are laminated in the lamination direction, and a laminate 110 provided outside laminate 110. and a resistive element R1.
  • the dielectric layers LY1 to LY9 are made of ceramic such as low temperature co-fired ceramics (LTCC) or resin.
  • LTCC low temperature co-fired ceramics
  • the inductors and capacitors in the first circuit CR1 and the second circuit CR2 in FIG. Configured.
  • the term "via” refers to a conductor provided in a dielectric layer for connecting electrodes provided on different dielectric layers. Vias are formed, for example, by conductive paste, plating, and/or metal pins.
  • the stacking direction of the dielectric layers LY1 to LY9 in the laminate 110 is defined as the "Z-axis direction", and the direction perpendicular to the Z-axis direction and along the long side of the laminate 110 is defined as the "X-axis direction.”
  • the direction along the short side of the laminate 110 is defined as the “Y-axis direction”.
  • the positive direction of the Z-axis in each drawing may be referred to as the upper side, and the negative direction may be referred to as the lower side.
  • the laminate 110 has a top surface 111, a bottom surface 112, and side surfaces 113-116.
  • the upper surface 111 is the surface of the laminate 110 in the positive Z-axis direction
  • the lower surface 112 is the surface of the laminate 110 in the negative Z-axis direction.
  • the side surface 113 is the surface of the laminate 110 in the positive direction of the X axis
  • the side surface 114 is the surface of the laminate 110 in the negative direction of the X axis.
  • the side surface 115 is the surface of the laminate 110 in the positive Y-axis direction
  • the side surface 116 is the surface of the laminate 110 in the negative Y-axis direction.
  • a directional mark DM for specifying the direction of the power distributor 100 is arranged on the upper surface 111 (dielectric layer LY1) of the laminated body 110 .
  • a plurality of external terminals (a common terminal T0, a first terminal T1, a second terminal T2 and a ground terminal GND) are arranged on side surfaces 115 and 116 of the laminate 110 for connecting the laminate 110 to other devices.
  • Each external terminal has a substantially C-shape and extends from top surface 111 through side surface 115 to bottom surface 112 or from top surface 111 through side surface 116 to bottom surface 112 .
  • a first terminal T1, a second terminal T2, and a ground terminal GND are arranged on the side surface 115 side.
  • a common terminal T0 and a ground terminal GND are arranged on the side surface 116 side.
  • the resistive element R1 is connected to the first terminal T1 and the second terminal T2.
  • the common terminal T0 is connected to the capacitor electrode PC1 arranged on the dielectric layer LY9 on the lower surface 112 side.
  • the capacitor electrode PC1 at least partially overlaps the substantially rectangular ground electrode PG1 disposed on the dielectric layer LY8 when the multilayer body 110 is viewed from the stacking direction (Z-axis direction).
  • the ground electrode PG1 is connected to the ground terminal GND.
  • the capacitor C1 in the first circuit CR1 of FIG. 1 is configured by the capacitor electrode PC1 and the ground electrode PG1.
  • the common terminal T0 is also connected to the plate electrode P10 arranged on the dielectric layer LY2.
  • the plate electrode P10 is a strip-shaped electrode extending in the X-axis direction, and is connected to the common terminal T0 at its central portion.
  • a via V11 is connected to one end of the plate electrode P10, and a via V15 is connected to the other end of the plate electrode P10.
  • the via V11 is connected to one end of a strip-shaped plate electrode PL11 arranged on the dielectric layer LY3.
  • the plate electrode PL11 has a substantially U-shaped or C-shaped shape.
  • a via V12 is connected to the other end of the plate electrode PL11.
  • the via V12 is connected to one end of a strip-shaped plate electrode PL12 arranged on the dielectric layer LY4.
  • the plate electrode PL12 has a substantially U- or C-shape.
  • a via V13 is connected to the other end of the plate electrode PL12.
  • the via V13 is connected to one end of a strip-shaped plate electrode PL13 arranged on the dielectric layer LY5.
  • the plate electrode PL13 has a substantially U- or C-shape.
  • a via V14 is connected to the other end of the plate electrode PL13.
  • the plate electrodes PL11, PL12, and PL13 are arranged so that most of the paths overlap each other when the laminate 110 is viewed from above in the lamination direction. That is, the plate electrodes PL11, PL12, PL13 and the vias V11, V12, V13, V14 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L11 in FIG.
  • the via V15 is connected to one end of a strip-shaped plate electrode PL15 arranged on the dielectric layer LY3.
  • the plate electrode PL15 has a substantially U- or C-shape.
  • a via V16 is connected to the other end of the plate electrode PL15.
  • the via V16 is connected to one end of a strip-shaped plate electrode PL16 arranged on the dielectric layer LY4.
  • the plate electrode PL16 has a substantially U- or C-shape.
  • a via V17 is connected to the other end of the plate electrode PL16.
  • the via V17 is connected to one end of a strip-shaped plate electrode PL17 arranged on the dielectric layer LY5.
  • the plate electrode PL17 has a substantially U- or C-shape.
  • a via V18 is connected to the other end of the plate electrode PL17.
  • the plate electrodes PL15, PL16, and PL17 are arranged so that most of the paths overlap each other when the laminate 110 is viewed from above in the lamination direction. That is, the plate electrodes PL15, PL16, PL17 and the vias V15, V16, V17, V18 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L12 in FIG.
  • a via V14 forming the inductor L11 and a via V18 forming the inductor L12 are connected to the plate electrode P11 arranged on the dielectric layer LY6.
  • the plate electrode P11 is a strip-shaped electrode extending in the X-axis direction. One end of the plate electrode P11 is connected to a via V14, and the other end of the plate electrode P11 is connected to a via V18.
  • the plate electrode P11 is connected in the central portion to a plate electrode P12 extending parallel to the plate electrode P11.
  • a via V19 is connected to the connecting portion P13 connecting the flat plate electrode P11 and the flat plate electrode P12.
  • the via V19 is connected to the plate electrode PC2 arranged on the dielectric layer LY7.
  • the flat plate electrode PC2 has a rectangular shape, and at least partially overlaps the ground electrode PG1 of the dielectric layer LY8 when the laminate 110 is viewed from above in the lamination direction.
  • a capacitor C2 in the first circuit CR1 of FIG. 1 is configured by the plate electrode PC2 and the ground electrode PG1.
  • the flat plate electrode P12 is a strip-shaped electrode extending in the X-axis direction. One end of the flat plate electrode P12 is connected to the flat plate electrode PL21, and the other end of the flat plate electrode P12 is connected to the flat plate electrode PL25.
  • the plate electrode PL21 is a strip-shaped electrode having a substantially U- or C-shape.
  • a via V21 is connected to the end of the plate electrode PL21 opposite to the end connected to the plate electrode P12.
  • the via V21 is connected to one end of a strip-shaped plate electrode PL22 arranged on the dielectric layer LY5.
  • the plate electrode PL22 has a substantially U- or C-shape.
  • a via V22 is connected to the other end of the plate electrode PL22.
  • the via V22 is connected to one end of a strip-shaped plate electrode PL23 arranged on the dielectric layer LY4.
  • the plate electrode PL23 has a substantially U- or C-shape.
  • a via V23 is connected to the other end of the plate electrode PL23.
  • the via V23 is connected to one end of a strip-shaped plate electrode PL24 arranged on the dielectric layer LY3.
  • the plate electrode PL24 has a substantially U-shaped or C-shaped shape.
  • the other end of plate electrode PL24 is connected to first terminal T1 arranged on side surface 115 .
  • the plate electrodes PL21, PL22, PL23, and PL24 are arranged so that most of the paths overlap each other when the laminate 110 is viewed from above in the lamination direction. That is, the flat plate electrodes PL21, PL22, PL23, PL24 and the vias V21, V22, V23 form a helical coil whose winding axis is the Z-axis. This helical coil corresponds to inductor L21 in FIG.
  • the first terminal T1 is connected to a plate-shaped capacitor electrode PC3 arranged on the dielectric layer LY9.
  • the capacitor electrode PC3 at least partially overlaps the ground electrode PG1 of the dielectric layer LY8 when the laminate 110 is viewed from above in the lamination direction.
  • a capacitor C21 in the second circuit CR2 of FIG. 1 is configured by the plate electrode PC3 and the ground electrode PG1.
  • the plate electrode PL25 on the dielectric layer LY6 is a strip-shaped electrode having a substantially U- or C-shape.
  • a via V25 is connected to the end of the plate electrode PL25 opposite to the end connected to the plate electrode P12.
  • the via V25 is connected to one end of a strip-shaped plate electrode PL26 arranged on the dielectric layer LY5.
  • the plate electrode PL26 has a substantially U- or C-shape.
  • a via V26 is connected to the other end of the plate electrode PL26.
  • the via V26 is connected to one end of a strip-shaped plate electrode PL27 arranged on the dielectric layer LY4.
  • the plate electrode PL27 has a substantially U- or C-shape.
  • a via V27 is connected to the other end of the plate electrode PL27.
  • the via V27 is connected to one end of a strip-shaped plate electrode PL28 arranged on the dielectric layer LY3.
  • the plate electrode PL28 has a substantially U- or C-shape.
  • the other end of plate electrode PL28 is connected to second terminal T2 arranged on side surface 115 .
  • the plate electrodes PL25, PL26, PL27, and PL28 are arranged so that most of the paths overlap with each other when the laminate 110 is viewed from above in the lamination direction. That is, the plate electrodes PL25, PL26, PL27, PL28 and the vias V25, V26, V27 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L22 in FIG.
  • the second terminal T2 is connected to a plate-shaped capacitor electrode PC4 arranged on the dielectric layer LY9.
  • the capacitor electrode PC4 at least partially overlaps the ground electrode PG1 of the dielectric layer LY8 when the laminate 110 is viewed from above in the lamination direction.
  • the capacitor C22 in the second circuit CR2 of FIG. 1 is configured by the capacitor electrode PC4 and the ground electrode PG1.
  • a resistance element R1 in the second circuit CR2 of FIG. 1 is connected to the first terminal T1 and the second terminal T2.
  • the resistive element R1 is configured as an individual chip resistor arranged outside the laminate 110, and external terminals of the resistive element R1 are connected to the first terminal T1 and the second terminal T2.
  • the resistive element R1 may be configured as a plate electrode PR1 arranged inside or on the upper surface 111 of the laminate 110 .
  • the plate electrode PR1 is, for example, a strip-shaped electrode arranged on the dielectric layer LY2 and extending in the X-axis direction.
  • the other end of plate electrode PR1 is connected to second terminal T2 on side surface 115 .
  • the plate electrode PR1 may be configured as a meandering electrode in order to obtain a desired resistance value.
  • FIG. 4 is a schematic plan view of the inductors L11, L12, L21, and L22 formed in the dielectric layers LY2 to LY6, viewed from the positive direction of the Z axis.
  • the inductors L11 and L12 are arranged at positions symmetrical with respect to the virtual line CL1 passing through the common terminal T0.
  • the inductor L21 and the inductor L22 are arranged at positions that are symmetrical with respect to the virtual line CL1.
  • the winding direction (CW direction: first direction) of inductor L11 is opposite to the winding direction (CCW direction: second direction) of inductor L12
  • the winding direction (CW direction) of inductor L21 is opposite to inductor L22.
  • the winding direction of inductor L11 is the same as the winding direction of inductor L21
  • the winding direction of inductor L12 is the same as the winding direction of inductor L22.
  • the path from the common terminal T0 to the first terminal T1 and the path from the common terminal T0 to the second The path to terminal T2 can be structurally symmetrical.
  • the electromagnetic field generated by the inductor can be made symmetrical.
  • FIG. 5 is an equivalent circuit diagram of a power divider 100X in a comparative example.
  • power divider 100X has a configuration in which first circuit CR1 in power divider 100 of FIG. 1 is replaced with first circuit CR1X.
  • the second circuit CR2 in the power divider 100X is similar to the power divider 100.
  • FIG. 6 is a diagram for explaining an overview of the arrangement of inductors in the power divider 100X of the comparative example, and corresponds to FIG. 4 above.
  • the structure in the case of power distributor 100X, although the structure can be substantially line-symmetrical with respect to imaginary line CL2, there is only one inductor L1 in first circuit CR1X. Therefore, the winding direction of inductor L1 is opposite to the winding direction of either inductor L21 or inductor L22. Therefore, the electromagnetic field generated by the power distributor 100X is not symmetrical, and the electromagnetic fields cancel each other between the inductors whose winding directions are opposite to each other (the inductor L1 and the inductor L22 in FIG. 6). . As a result, fluctuations may occur in the phase difference and the amplitude difference in the power divider 100X.
  • FIG. 7 is a diagram showing a comparison of the phase difference (PD) and the amplitude balance (AB) in the power divider 100 of Embodiment 1 and the power divider 100X of the comparative example.
  • the upper part of FIG. 7 shows the characteristics of the power divider 100X of the comparative example, and the lower part shows the characteristics of the power divider 100 of the first embodiment.
  • both the phase difference (line LN10) and the amplitude balance (line LN15) fluctuate greatly as the frequency increases.
  • both the phase difference (line LN11) and the amplitude balance (line LN16) are almost zero even if the frequency changes, and compared to the comparative example, the phase difference is almost zero. Phase difference and amplitude difference are improved.
  • the inductor arranged between the common terminal T0 and the branch point BP1 is composed of two parallel-connected inductors, and the laminate is planar.
  • the power distributor 100 outputs the signal input to the common terminal T0 from the first terminal T1 and the second terminal T2 has been described as an example.
  • the power divider 100 can also function as a power combiner that combines signals input to the first terminal T1 and the second terminal T2 and outputs the combined signal from the common terminal T0.
  • “Inductor L11,” “Inductor L12,” “Inductor L21,” and “Inductor L22” in Embodiment 1 correspond to “first inductor,” “second inductor,” “third inductor,” and “fourth inductor” in the present disclosure.
  • “Inductor”. “Capacitor C1,” “Capacitor C2,” “Capacitor C21,” and “Capacitor C22” in Embodiment 1 correspond to “first capacitor,” “second capacitor,” “third capacitor,” and “fourth capacitor” in the present disclosure. Capacitor”, respectively.
  • FIG. 8 is an equivalent circuit diagram of power distributor 100A according to the second embodiment.
  • the power distributor 100A has a configuration in which the second circuit CR2 in the power distributor 100 of the first embodiment is replaced with a second circuit CR2A.
  • the second circuit CR2A further includes a third circuit CR3 in addition to the configuration of the second circuit CR2 of the first embodiment.
  • description of elements that overlap with power splitter 100 of the first embodiment will not be repeated.
  • the third circuit CR3 is arranged between the configuration of the second circuit CR2 and the first terminal T1 and the second terminal T2.
  • the third circuit CR3 includes inductors L31, L32 and capacitors C31, C32.
  • the inductor L31 is connected between the inductor L21 and the first terminal T1.
  • inductors L21 and L31 are connected in series between branch point BP1 and first terminal T1.
  • Inductor L32 is connected between inductor L22 and second terminal T2. In other words, inductors L22 and L32 are connected in series between branch point BP1 and second terminal T2.
  • the capacitor C31 is connected in parallel with the resistance element R1. Also, the capacitor C32 is connected between the first terminal T1 and the second terminal T2.
  • the third circuit CR3 included in the second circuit CR2A forms a further attenuation pole in the isolation characteristics of the path from the first terminal T1 to the second terminal T2.
  • FIG. 9 is an external perspective view of the power distributor 100A
  • FIG. 10 is an exploded perspective view showing an example of the laminated structure of the power distributor 100A.
  • a power distributor 100A includes a rectangular parallelepiped or substantially rectangular parallelepiped laminate 110A in which a plurality of dielectric layers LY11 to LY23 are laminated in the lamination direction, and a laminate 110A provided outside the laminate 110A. and a resistive element R1.
  • the dielectric layers LY11 to LY23 are made of ceramic such as low temperature co-fired ceramics (LTCC) or resin, as in the first embodiment.
  • a directional mark DM for specifying the direction of the power distributor 100A is arranged on the upper surface 111 (dielectric layer LY11) of the laminate 110A. External terminals are also arranged on the side surfaces 113 and 114 of the laminate 110A. The external terminal on the side surface 114 is the first terminal T1, and the external terminal on the side surface 113 is the second terminal T2.
  • a common terminal T0 and a ground terminal GND are arranged on the side surface 116, and a ground terminal GND and connection terminals T3 and T4 are arranged on the side surface 115.
  • the resistance element R1 is connected to the connection terminals T3 and T4.
  • the common terminal T0 is connected to the capacitor electrode PC11 arranged on the dielectric layer LY23 on the lower surface 112 side.
  • the capacitor electrode PC11 at least partially overlaps the substantially rectangular ground electrode PG10 disposed on the dielectric layer LY22 when the laminate 110A is viewed from above in the lamination direction.
  • the ground electrode PG10 is connected to the ground terminal GND.
  • the capacitor C1 in the first circuit CR1 of FIG. 8 is configured by the capacitor electrode PC11 and the ground electrode PG10.
  • the common terminal T0 is also connected to the plate electrodes PL31 and PL41 arranged on the dielectric layer LY19.
  • Each of the plate electrodes PL31 and PL41 is a belt-like electrode having a substantially U-shape or C-shape, and one ends thereof are connected to each other.
  • a common terminal T0 is connected to the connecting portion between the plate electrode PL31 and the plate electrode PL41.
  • a via V31 is connected to the other end of the plate electrode PL31, and a via V41 is connected to the other end of the plate electrode PL41.
  • the via V31 is connected to one end of a strip-shaped plate electrode PL32 arranged on the dielectric layer LY18.
  • the plate electrode PL32 has a substantially U- or C-shape.
  • a via V32 is connected to the other end of the plate electrode PL32.
  • the via V32 is connected to one end of a strip-shaped plate electrode PL33 arranged on the dielectric layer LY17.
  • the plate electrode PL33 has a substantially U- or C-shape.
  • a via V33 is connected to the other end of the plate electrode PL33.
  • the via V33 is connected to one end of a strip-shaped plate electrode PL34 arranged on the dielectric layer LY16.
  • the plate electrode PL34 has a substantially U- or C-shape.
  • a via V34 is connected to the other end of the plate electrode PL34.
  • the via V34 is connected to one end of a strip-shaped plate electrode PL35 arranged on the dielectric layer LY15.
  • the plate electrode PL35 has a substantially U- or C-shape.
  • the plate electrodes PL31, PL32, PL33, PL34, and PL35 are arranged so that most of the paths overlap with each other when the laminate 110A is viewed from above in the lamination direction. That is, the plate electrodes PL31, PL32, PL33, PL34, PL35 and the vias V31, V32, V33, V34 form a helical coil with the Z-axis as the winding axis. This helical coil corresponds to inductor L11 in FIG.
  • the via V41 is connected to one end of a strip-shaped plate electrode PL42 arranged on the dielectric layer LY18.
  • the plate electrode PL42 has a substantially U- or C-shape.
  • a via V42 is connected to the other end of the plate electrode PL42.
  • the via V42 is connected to one end of a strip-shaped plate electrode PL43 arranged on the dielectric layer LY17.
  • the plate electrode PL43 has a substantially U- or C-shape.
  • a via V43 is connected to the other end of the plate electrode PL43.
  • the via V43 is connected to one end of a strip-shaped plate electrode PL44 arranged on the dielectric layer LY16.
  • the plate electrode PL44 has a substantially U-shaped or C-shaped shape.
  • a via V44 is connected to the other end of the plate electrode PL44.
  • the via V44 is connected to one end of a strip-shaped plate electrode PL45 arranged on the dielectric layer LY15.
  • the plate electrode PL45 has a substantially U- or C-shape.
  • the plate electrodes PL41, PL42, PL43, PL44, and PL45 are arranged so that most of the paths overlap each other when the laminate 110A is viewed from above in the lamination direction. That is, the plate electrodes PL41, PL42, PL43, PL44, PL45 and the vias V41, V42, V43, V44 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L12 in FIG.
  • a portion of the plate electrode PL35 overlaps a portion of the plate electrode PL45, and the other ends are shared.
  • a via V1 is connected to the common other end of the plate electrode PL35 and the plate electrode PL45.
  • the via V1 is connected to the plate electrode P20 arranged on the dielectric layer LY14 and the capacitor electrode PC14 arranged on the dielectric layer LY13.
  • Each of the plate electrode P20 and the capacitor electrode PC14 is a strip-shaped electrode extending in the X-axis direction, and is connected to the via V1 at the central portion in the extending direction.
  • Capacitor C2 in the equivalent circuit of FIG. 8 is configured by capacitor electrode PC14 and ground electrode PG11.
  • a via V51 is connected to one end of the flat plate electrode P20 on the dielectric layer LY14, and a via V61 is connected to the other end of the flat plate electrode P20.
  • the via V51 is connected to one end of the plate electrode PL51 arranged on the dielectric layer LY15.
  • the plate electrode PL51 has a substantially U- or C-shape.
  • a via V52 is connected to the other end of the plate electrode PL51.
  • the via V52 is connected to one end of a strip-shaped plate electrode PL52 arranged on the dielectric layer LY16.
  • the plate electrode PL52 has a substantially U- or C-shape.
  • a via V53 is connected to the other end of the plate electrode PL52.
  • the via V53 is connected to one end of a strip-shaped plate electrode PL53 arranged on the dielectric layer LY17.
  • the plate electrode PL53 has a substantially U-shaped or C-shaped shape.
  • a via V54 is connected to the other end of the plate electrode PL53.
  • the via V54 is connected to one end of a strip-shaped plate electrode PL54 arranged on the dielectric layer LY18.
  • the plate electrode PL53 has a substantially U-shaped or C-shaped shape.
  • the other end of the plate electrode PL53 is connected to the connection terminal T3 arranged on the side surface 115, and is also connected to one end of the strip-shaped plate electrode PL71.
  • the plate electrodes PL51, PL52, PL53, and PL54 are arranged so that most of the paths overlap with each other when the laminate 110A is viewed from above in the lamination direction. That is, the plate electrodes PL51, PL52, PL53, PL54 and the vias V51, V52, V53, V54 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L21 in FIG.
  • the via V61 is connected to one end of the plate electrode PL61 arranged on the dielectric layer LY15.
  • the plate electrode PL61 has a substantially U- or C-shape.
  • a via V62 is connected to the other end of the plate electrode PL61.
  • the via V62 is connected to one end of a strip-shaped plate electrode PL62 arranged on the dielectric layer LY16.
  • the plate electrode PL62 has a substantially U- or C-shape.
  • a via V63 is connected to the other end of the plate electrode PL62.
  • the via V63 is connected to one end of a strip-shaped plate electrode PL63 arranged on the dielectric layer LY17.
  • the plate electrode PL63 has a substantially U- or C-shape.
  • a via V64 is connected to the other end of the plate electrode PL63.
  • the via V64 is connected to one end of a strip-shaped plate electrode PL64 arranged on the dielectric layer LY18.
  • the plate electrode PL63 has a substantially U- or C-shape.
  • the other end of the plate electrode PL63 is connected to the connection terminal T4 arranged on the side surface 115, and is also connected to one end of the strip-shaped plate electrode PL81.
  • the plate electrodes PL61, PL62, PL63, and PL64 are arranged so that most of the paths overlap with each other when the laminate 110A is viewed from above in the lamination direction. That is, the plate electrodes PL61, PL62, PL63, PL64 and the vias V61, V62, V63, V64 form a helical coil with the Z-axis as the winding axis. This helical coil corresponds to inductor L22 in FIG.
  • a via V71 is connected to the other end of the plate electrode PL71 on the dielectric layer LY18.
  • the via V71 is connected to one end of a strip-shaped plate electrode PL72 arranged on the dielectric layer LY17.
  • the plate electrode PL72 has a substantially U- or C-shape.
  • a via V72 is connected to the other end of the plate electrode PL72.
  • the via V72 is connected to one end of a strip-shaped plate electrode PL73 arranged on the dielectric layer LY16.
  • the plate electrode PL73 has a substantially U- or C-shape.
  • a via V74 is connected to the other end of the plate electrode PL73.
  • the via V74 is connected to one end of a strip-shaped plate electrode PL74 arranged on the dielectric layer LY15.
  • the plate electrode PL74 has a substantially U-shaped or C-shaped shape.
  • the other end of plate electrode PL74 is connected to first terminal T1 arranged on side surface 114 .
  • the plate electrodes PL71, PL72, PL73, and PL74 are arranged so that most of the paths overlap with each other when the laminate 110A is viewed from above in the lamination direction. That is, the plate electrodes PL71, PL72, PL73, PL74 and the vias V71, V72, V73 form a helical coil having the Z-axis as the winding axis. This helical coil corresponds to inductor L31 in FIG.
  • a via V81 is connected to the other end of the plate electrode PL81 on the dielectric layer LY18.
  • the via V81 is connected to one end of a strip-shaped plate electrode PL82 arranged on the dielectric layer LY17.
  • the plate electrode PL82 has a substantially U- or C-shape.
  • a via V82 is connected to the other end of the plate electrode PL82.
  • the via V82 is connected to one end of a strip-shaped plate electrode PL83 arranged on the dielectric layer LY16.
  • the plate electrode PL83 has a substantially U- or C-shape.
  • a via V84 is connected to the other end of the plate electrode PL83.
  • the via V84 is connected to one end of a strip-shaped plate electrode PL84 arranged on the dielectric layer LY15.
  • the plate electrode PL84 has a substantially U- or C-shape.
  • the other end of plate electrode PL84 is connected to second terminal T2 arranged on side surface 113 .
  • the plate electrodes PL81, PL82, PL83, and PL84 are arranged so that most of the paths overlap each other when the laminate 110A is viewed from above in the lamination direction. That is, the flat plate electrodes PL81, PL82, PL83, PL84 and the vias V81, V82, V83 form a helical coil whose winding axis is the Z-axis. This helical coil corresponds to inductor L32 in FIG.
  • a via V2 is connected in the middle of the plate electrode PL74 in the dielectric layer LY15.
  • the via V2 is connected to the capacitor electrode PC15 arranged on the dielectric layer LY13.
  • the capacitor electrode PC15 is a strip-shaped electrode extending in the X-axis direction.
  • a via V3 is connected in the middle of the plate electrode PL84.
  • the via V3 is connected to the capacitor electrode PC16 arranged on the dielectric layer LY13.
  • the capacitor electrode PC16 is a strip-shaped electrode extending in the X-axis direction.
  • capacitor electrode PC15 When the laminate 110A is viewed from the lamination direction, part of the capacitor electrode PC15 and part of the capacitor electrode PC16 overlap with the capacitor electrode PC17 arranged on the dielectric layer LY12.
  • the capacitor electrode PC17 is a strip-shaped electrode extending in the X-axis direction.
  • Capacitor electrodes PC15, PC16, and PC17 constitute a capacitor C32 in the equivalent circuit of FIG.
  • the connection terminal T3 arranged on the side surface 115 of the laminate 110A includes the plate electrodes PL54 and PL71 arranged on the dielectric layer LY18, the capacitor electrode PC19 arranged on the dielectric layer LY20, and the dielectric layer LY23. is connected to the capacitor electrode PC12.
  • a part of the capacitor electrode PC12 arranged on the dielectric layer LY23 overlaps the ground electrode PG11 of the dielectric layer LY22.
  • Capacitor electrode PC12 and ground electrode PG11 constitute capacitor C21 in the equivalent circuit of FIG.
  • the connection terminal T4 arranged on the side surface 115 of the laminate 110A includes the plate electrodes PL64 and PL81 arranged on the dielectric layer LY18, the capacitor electrode PC20 arranged on the dielectric layer LY20, and the dielectric layer LY23. is connected to the capacitor electrode PC13.
  • a part of the capacitor electrode PC13 arranged on the dielectric layer LY23 overlaps the ground electrode PG11 of the dielectric layer LY22.
  • Capacitor electrode PC13 and ground electrode PG11 constitute capacitor C22 in the equivalent circuit of FIG.
  • Capacitor electrodes PC18, PC19, and PC20 constitute a capacitor C31 in the equivalent circuit of FIG.
  • connection terminals T3 and T4 are connected to a resistance element R1 provided outside the laminate 110A.
  • the resistive element R1 may be arranged inside the laminate 110A.
  • FIG. 11 is a schematic plan view of the inductors L11, L12, L21, L22, L31, and L32 formed in the dielectric layers LY15 to LY19, viewed from the positive direction of the Z axis.
  • the inductors L11 and L12 are arranged at positions that are symmetrical with respect to a virtual line CL2 passing through the common terminal T0.
  • the inductors L21 and L22, and the inductors L31 and L32 are also arranged at positions that are symmetrical with respect to the virtual line CL2.
  • the winding directions of the inductors L11, L21, and L31 are all the same CW direction.
  • the winding directions of the inductors L12, L22, and L32 are all the same in the CCW direction.
  • the path from the common terminal T0 to the first terminal T1 and the path from the common terminal T0 to the second terminal T2 are structurally symmetrical.
  • the inductor can be made symmetrical.
  • FIG. 12 is a diagram showing isolation between the first terminal T1 and the second terminal T2 in the power divider 100A of the second embodiment and the power divider 100X of the comparative example shown in the first embodiment. is.
  • a solid line LN20 indicates the power divider 100A of the second embodiment
  • a dashed line LN21 indicates the power divider 100X of the comparative example.
  • Attenuation poles occur at two locations near 3.5 GHz and 4.7 GHz in the power divider 100X of the comparative example.
  • power distributor 100A of the second embodiment attenuation poles are added by third circuit CR3, and attenuation poles occur at three locations near 2.7 GHz, near 3.9 GHz, and near 5.0 GHz. ing.
  • the attenuation amount in the power divider 100A of the second embodiment is generally larger than in the comparative example. Therefore, comparing frequency bandwidths that can achieve isolation of 20 dB, for example, the bandwidth BW1 of the power divider 100A is wider than the bandwidth BW2 in the comparative example (BW1>BW2). In other words, wideband isolation characteristics are realized.
  • FIG. 13 is a diagram showing the phase difference (PD) and amplitude balance (AB) between the first terminal T1 and the second terminal T2 of the power divider 100A of the second embodiment.
  • PD phase difference
  • AB amplitude balance
  • the phase difference and the Fluctuations in amplitude difference can be suppressed.
  • the “inductor L31” and “inductor L32” in the second embodiment respectively correspond to the “fifth inductor” and “sixth inductor” in the present disclosure.
  • “Capacitor C31” and “Capacitor C32” in Embodiment 1 respectively correspond to “Fifth capacitor” and “Sixth capacitor” in the present disclosure.

Landscapes

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Abstract

電力分配器（１００）は、共通端子（Ｔ０）と、接地端子（ＧＮＤ）と、第１端子（Ｔ１）と、第２端子（Ｔ２）と、共通端子に接続された第１回路（ＣＲ１）と、第２回路（ＣＲ２）とを備える。第２回路は、第１回路からの信号を分岐して第１端子および第２端子に伝達する。第１回路は、共通端子と分岐点（ＢＰ１）との間に並列に接続されたインダクタ（Ｌ１１，Ｌ１２）と、インダクタ（Ｌ１１）の各端と接地端子との間に接続されたキャパシタ（Ｃ１，Ｃ２）とを含む。第２回路は、インダクタ（Ｌ２１，Ｌ２２）と、キャパシタ（Ｃ２１，Ｃ２２）と、抵抗素子（Ｒ１）とを含む。インダクタ（Ｌ２１）は、分岐点と第１端子との間に接続される。インダクタ（Ｌ２２）は、分岐点と第２端子との間に接続される。キャパシタ（Ｃ２１）は、第１端子と接地端子との間に接続される。キャパシタ（Ｃ２２）は、第２端子と接地端子との間に接続される。抵抗素子は、第１端子と第２端子との間に接続される。

Description

電力分配器
　本開示は、電力分配器に関し、より特定的には、電力分配器における特性を向上させるための技術に関する。
　国際公開第２０２０／０４５５７６号明細書（特許文献１）は、高周波電力を分配あるいは結合するための電力分配／結合部品を開示している。国際公開第２０２０／０４５５７６号明細書（特許文献１）に開示された電力分配／結合部品においては、共通端子と、第１端子および第２端子へ経路を分岐する接続点との間に接続されたインダクタ、ならびに、当該共通端子および接続点とグランドとの間にそれぞれ接続されたキャパシタを配置することによって、アイソレーション特性を改善する構成が記載されている。
国際公開第２０２０／０４５５７６号明細書
　上述のような電力分配器は、たとえば、携帯電話またはスマートフォンなどの携帯端末、および、移動体通信の基地局などに用いられる。近年、これらの通信機器に用いられるアンテナとして、複数の放射素子を用いたアレイアンテナが採用される場合がある。この場合、高周波信号を複数の経路に分岐して各放射素子に供給するために、上記のような電力分配器が必要となる。
　このような電力分配器においては、特性のさらなる広帯域化が望まれており、それを実現するために、分波後の信号間の特性変動を抑制することが必要とされている。
　本開示は、このような課題を解決するためになされたものであって、その目的は、電力分配器において、分波後の信号の特性変動を抑制して広帯域化を図ることである。
　本開示に係る電力分配器は、共通端子と、接地端子と、第１端子および第２端子と、第１回路および第２回路とを備える。第１回路は、共通端子に接続される。第２回路は、第１端子および第２端子に接続され、第１回路を通過した信号を分岐点において分岐して第１端子および第２端子に伝達する。第１回路は、共通端子と分岐点との間に並列に接続された第１インダクタおよび第２インダクタと、共通端子と接地端子との間に接続された第１キャパシタと、分岐点と接地端子との間に接続された第２キャパシタとを含む。第２回路は、第３インダクタおよび第４インダクタと、第３キャパシタおよび第４キャパシタと、抵抗素子とを含む。第３インダクタは、一方端が分岐点に接続され、分岐点から第１端子に至る経路に配置される。第４インダクタは、一方端が分岐点に接続され、分岐点から第２端子に至る経路に配置される。第３キャパシタは、第３インダクタの他方端と接地端子との間に接続される。第４キャパシタは、第４インダクタの他方端と接地端子との間に接続される。抵抗素子は、第３インダクタの他方端と第４インダクタの他方端との間に接続される。
　本開示の電力分配器によれば、共通端子と分岐点との間に配置されるインダクタが、並列接続された２つのインダクタによって構成されている。これにより、共通端子から第１端子に至る経路、および、共通端子から第２端子に至る経路を対称的な構造とすることができる。これにより、分波後の信号の特性変動を抑制して広帯域化を図ることができる。
実施の形態１に係る電力分配器の等価回路図である。 実施の形態１に係る電力分配器の外形斜視図である。 図２の電力分配器の分解斜視図である。 積層体における各インダクタの配置を説明するための図である。 比較例の電力分配器の等価回路図である。 比較例における各インダクタの配置を説明するための図である。 実施の形態１および比較例の電力分配器における特性を示す図である。 実施の形態２に係る電力分配器の等価回路図である。 実施の形態２に係る電力分配器の外形斜視図である。 図９の電力分配器の分解斜視図である。 積層体における各インダクタの配置を説明するための図である。 実施の形態２の電力分配器の特性を示す第１図である。 実施の形態２の電力分配器の特性を示す第２図である。
　以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
　［実施の形態１］
　（電力分配器の回路構成）
　図１は、実施の形態１に係る電力分配器１００の等価回路図である。電力分配器１００は、たとえば、複数の放射素子が配列されたアレイアンテナのように、共通の高周波信号を複数の放射素子に分配するような場合に用いられる。
　図１を参照して、電力分配器１００は、共通端子Ｔ０と、第１端子Ｔ１と、第２端子Ｔ２と、第１回路ＣＲ１と、第２回路ＣＲ２とを備える。第１回路ＣＲ１は、共通端子Ｔ０に接続されている。第２回路ＣＲ２は、第１回路ＣＲ１と、第１端子Ｔ１および第２端子Ｔ２との間に接続されている。第２回路ＣＲ２は、共通端子Ｔ０に供給されて第１回路ＣＲ１を通過した信号を分岐して、第１端子Ｔ１および第２端子Ｔ２に伝達する。
　第１回路ＣＲ１は、インダクタＬ１１，Ｌ１２と、キャパシタＣ１，Ｃ２とを含む。インダクタＬ１１およびインダクタＬ１２は、共通端子Ｔ０と、第２回路ＣＲ２における分岐点ＢＰ１との間に並列に接続されている。キャパシタＣ１は、共通端子Ｔ０と接地端子ＧＮＤとの間に接続されている。キャパシタＣ２は、分岐点ＢＰ１と接地端子ＧＮＤとの間に接続されている。すなわち、第１回路ＣＲ１は、π型のローパスフィルタとして機能する。
　第２回路ＣＲ２は、インダクタＬ２１，Ｌ２２と、キャパシタＣ２１，Ｃ２２と、抵抗素子Ｒ１とを含む。インダクタＬ２１は、第１回路ＣＲ１が接続される分岐点ＢＰ１と、第１端子Ｔ１との間に接続される。インダクタＬ２２は、分岐点ＢＰ１と第２端子Ｔ２との間に接続される。
　キャパシタＣ２１は、第１端子Ｔ１と接地端子ＧＮＤとの間に接続される。キャパシタＣ２２は、第２端子Ｔ２と接地端子ＧＮＤとの間に接続される。抵抗素子Ｒ１は、第１端子Ｔ１と第２端子Ｔ２との間に接続される。
　第２回路ＣＲ２において、インダクタＬ２１のインダクタンス値は、インダクタＬ２２のインダクタンス値と同じ値に設定される。また、キャパシタＣ２１のキャパシタンス値は、キャパシタＣ２２のキャパシタンス値と同じ値に設定される。すなわち、分岐点ＢＰ１から第１端子Ｔ１に至る経路のインピーダンス値は、分岐点ＢＰ１から第２端子Ｔ２に至る経路のインピーダンス値と同じ値となる。これにより、共通端子Ｔ０に供給された電力は、第２回路ＣＲ２によって等分されて第１端子Ｔ１および第２端子Ｔ２から出力される。
　上記のような回路において、第１回路ＣＲ１によって、第１端子Ｔ１から第２端子Ｔ２に至る経路のアイソレーション特性において、少なくとも１つの減衰極が形成される。また、第２回路ＣＲ２に含まれる抵抗素子Ｒ１によって、アイソレーション特性において１つの減衰極が形成される。
　（電力分配器の構造）
　次に図２および図３を用いて、電力分配器１００の詳細な構造について説明する。図２は電力分配器１００の外形斜視図であり、図３は電力分配器１００の積層構造の一例を示す分解斜視図である。
　図２および図３を参照して、電力分配器１００は、複数の誘電体層ＬＹ１～ＬＹ９が積層方向に積層された、直方体または略直方体の積層体１１０と、積層体１１０の外部に設けられた抵抗素子Ｒ１とを含む。誘電体層ＬＹ１～ＬＹ９は、たとえば低温同時焼成セラミックス（ＬＴＣＣ：Low　Temperature　Co-fired　Ceramics）などのセラミック、あるいは樹脂により形成されている。積層体１１０の内部において、各誘電体層に設けられた複数の電極、および、誘電体層間に設けられた複数のビアによって、図１の第１回路ＣＲ１および第２回路ＣＲ２におけるインダクタおよびキャパシタが構成される。なお、本明細書において「ビア」とは、異なる誘電体層に設けられた電極を接続するために、誘電体層中に設けられる導体を示す。ビアは、たとえば、導電ペースト、めっき、および／または金属ピンなどによって形成される。
　なお、以降の説明においては、積層体１１０における誘電体層ＬＹ１～ＬＹ９の積層方向を「Ｚ軸方向」とし、Ｚ軸方向に垂直であって積層体１１０の長辺に沿った方向を「Ｘ軸方向」とし、積層体１１０の短辺に沿った方向を「Ｙ軸方向」とする。また、以下では、各図におけるＺ軸の正方向を上側、負方向を下側と称する場合がある。
　積層体１１０は上面１１１と、下面１１２と、側面１１３～１１６とを有する。上面１１１は積層体１１０のＺ軸の正方向の面であり、下面１１２は積層体１１０のＺ軸の負方向の面である。側面１１３は積層体１１０のＸ軸の正方向の面であり、側面１１４は積層体１１０のＸ軸の負方向の面である。側面１１５は積層体１１０のＹ軸の正方向の面であり、側面１１６は積層体１１０のＹ軸の負方向の面である。
　積層体１１０の上面１１１（誘電体層ＬＹ１）には、電力分配器１００の方向を特定するための方向性マークＤＭが配置されている。積層体１１０の側面１１５，１１６には、積層体１１０を他の機器と接続するための複数の外部端子（共通端子Ｔ０、第１端子Ｔ１、第２端子Ｔ２および接地端子ＧＮＤ）が配置されている。各外部端子は、略Ｃ字形状を有しており、上面１１１から側面１１５を通って下面１１２まで、あるいは、上面１１１から側面１１６を通って下面１１２まで延在している。側面１１５側には、第１端子Ｔ１、第２端子Ｔ２および接地端子ＧＮＤが配置されている。側面１１６側には、共通端子Ｔ０および接地端子ＧＮＤが配置されている。抵抗素子Ｒ１は、第１端子Ｔ１および第２端子Ｔ２に接続されている。
　共通端子Ｔ０は、下面１１２側の誘電体層ＬＹ９に配置されたキャパシタ電極ＰＣ１に接続されている。キャパシタ電極ＰＣ１は、積層体１１０を積層方向（Ｚ軸方向）から平面視した場合に、誘電体層ＬＹ８に配置された、略矩形形状の接地電極ＰＧ１と少なくとも一部が重なっている。接地電極ＰＧ１は、接地端子ＧＮＤに接続されている。キャパシタ電極ＰＣ１と接地電極ＰＧ１とによって、図１の第１回路ＣＲ１におけるキャパシタＣ１が構成される。
　また、共通端子Ｔ０は、誘電体層ＬＹ２に配置された平板電極Ｐ１０にも接続されている。平板電極Ｐ１０は、Ｘ軸方向に延在する帯状の電極であり、その中央部分において、共通端子Ｔ０と接続されている。平板電極Ｐ１０の一方端にはビアＶ１１が接続されており、平板電極Ｐ１０の他方端にはビアＶ１５が接続されている。
　ビアＶ１１は、誘電体層ＬＹ３に配置された帯状の平板電極ＰＬ１１の一方端に接続される。平板電極ＰＬ１１は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１１の他方端には、ビアＶ１２が接続される。ビアＶ１２は、誘電体層ＬＹ４に配置された帯状の平板電極ＰＬ１２の一方端に接続される。平板電極ＰＬ１２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１２の他方端には、ビアＶ１３が接続される。ビアＶ１３は、誘電体層ＬＹ５に配置された帯状の平板電極ＰＬ１３の一方端に接続される。平板電極ＰＬ１３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１３の他方端には、ビアＶ１４が接続される。
　平板電極ＰＬ１１，ＰＬ１２，ＰＬ１３は、積層体１１０を積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ１１，ＰＬ１２，ＰＬ１３およびビアＶ１１，Ｖ１２，Ｖ１３，Ｖ１４によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図１におけるインダクタＬ１１に対応する。
　ビアＶ１５は、誘電体層ＬＹ３に配置された帯状の平板電極ＰＬ１５の一方端に接続される。平板電極ＰＬ１５は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１５の他方端には、ビアＶ１６が接続される。ビアＶ１６は、誘電体層ＬＹ４に配置された帯状の平板電極ＰＬ１６の一方端に接続される。平板電極ＰＬ１６は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１６の他方端には、ビアＶ１７が接続される。ビアＶ１７は、誘電体層ＬＹ５に配置された帯状の平板電極ＰＬ１７の一方端に接続される。平板電極ＰＬ１７は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ１７の他方端には、ビアＶ１８が接続される。
　平板電極ＰＬ１５，ＰＬ１６，ＰＬ１７は、積層体１１０を積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ１５，ＰＬ１６，ＰＬ１７およびビアＶ１５，Ｖ１６，Ｖ１７，Ｖ１８によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図１におけるインダクタＬ１２に対応する。
　インダクタＬ１１を構成するビアＶ１４、および、インダクタＬ１２を構成するビアＶ１８は、誘電体層ＬＹ６に配置された平板電極Ｐ１１に接続されている。平板電極Ｐ１１はＸ軸方向に延在する帯状の電極であり、平板電極Ｐ１１の一方端にビアＶ１４が接続されており、平板電極Ｐ１１の他方端にビアＶ１８が接続されている。平板電極Ｐ１１は、中央部分において、平板電極Ｐ１１と平行に延在する平板電極Ｐ１２に接続される。
　平板電極Ｐ１１と平板電極Ｐ１２とを接続している接続部分Ｐ１３には、ビアＶ１９が接続されている。ビアＶ１９は、誘電体層ＬＹ７に配置された平板電極ＰＣ２に接続されている。平板電極ＰＣ２は矩形形状を有しており、積層体１１０を積層方向から平面視した場合に、誘電体層ＬＹ８の接地電極ＰＧ１と少なくとも一部が重なっている。平板電極ＰＣ２と接地電極ＰＧ１とによって、図１の第１回路ＣＲ１におけるキャパシタＣ２が構成される。
　平板電極Ｐ１２は、Ｘ軸方向に延在する帯状の電極であり、平板電極Ｐ１２の一方端に平板電極ＰＬ２１が接続されており、平板電極Ｐ１２の他方端に平板電極ＰＬ２５が接続されている。
　平板電極ＰＬ２１は、略Ｕ字またはＣ字形状を有する帯状の電極である。平板電極ＰＬ２１において、平板電極Ｐ１２と接続される端部とは反対の端部に、ビアＶ２１が接続される。ビアＶ２１は、誘電体層ＬＹ５に配置された帯状の平板電極ＰＬ２２の一方端に接続される。平板電極ＰＬ２２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２２の他方端には、ビアＶ２２が接続される。ビアＶ２２は、誘電体層ＬＹ４に配置された帯状の平板電極ＰＬ２３の一方端に接続される。平板電極ＰＬ２３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２３の他方端には、ビアＶ２３が接続される。ビアＶ２３は、誘電体層ＬＹ３に配置された帯状の平板電極ＰＬ２４の一方端に接続される。平板電極ＰＬ２４は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２４の他方端は、側面１１５に配置された第１端子Ｔ１に接続される。
　平板電極ＰＬ２１，ＰＬ２２，ＰＬ２３，ＰＬ２４は、積層体１１０を積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ２１，ＰＬ２２，ＰＬ２３，ＰＬ２４およびビアＶ２１，Ｖ２２，Ｖ２３によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図１におけるインダクタＬ２１に対応する。
　第１端子Ｔ１は、誘電体層ＬＹ９に配置された平板形状のキャパシタ電極ＰＣ３に接続される。キャパシタ電極ＰＣ３は、積層体１１０を積層方向から平面視した場合に、誘電体層ＬＹ８の接地電極ＰＧ１と少なくとも一部が重なっている。平板電極ＰＣ３と接地電極ＰＧ１とによって、図１の第２回路ＣＲ２におけるキャパシタＣ２１が構成される。
　誘電体層ＬＹ６における平板電極ＰＬ２５は、略Ｕ字またはＣ字形状を有する帯状の電極である。平板電極ＰＬ２５において、平板電極Ｐ１２と接続される端部とは反対の端部に、ビアＶ２５が接続される。ビアＶ２５は、誘電体層ＬＹ５に配置された帯状の平板電極ＰＬ２６の一方端に接続される。平板電極ＰＬ２６は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２６の他方端には、ビアＶ２６が接続される。ビアＶ２６は、誘電体層ＬＹ４に配置された帯状の平板電極ＰＬ２７の一方端に接続される。平板電極ＰＬ２７は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２７の他方端には、ビアＶ２７が接続される。ビアＶ２７は、誘電体層ＬＹ３に配置された帯状の平板電極ＰＬ２８の一方端に接続される。平板電極ＰＬ２８は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ２８の他方端は、側面１１５に配置された第２端子Ｔ２に接続される。
　平板電極ＰＬ２５，ＰＬ２６，ＰＬ２７，ＰＬ２８は、積層体１１０を積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ２５，ＰＬ２６，ＰＬ２７，ＰＬ２８およびビアＶ２５，Ｖ２６，Ｖ２７によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図１におけるインダクタＬ２２に対応する。
　第２端子Ｔ２は、誘電体層ＬＹ９に配置された平板形状のキャパシタ電極ＰＣ４に接続される。キャパシタ電極ＰＣ４は、積層体１１０を積層方向から平面視した場合に、誘電体層ＬＹ８の接地電極ＰＧ１と少なくとも一部が重なっている。キャパシタ電極ＰＣ４と接地電極ＰＧ１とによって、図１の第２回路ＣＲ２におけるキャパシタＣ２２が構成される。
　第１端子Ｔ１および第２端子Ｔ２には、図１の第２回路ＣＲ２における抵抗素子Ｒ１が接続される。抵抗素子Ｒ１は、図２に示したように、積層体１１０の外部に配置された個別のチップ抵抗として構成され、抵抗素子Ｒ１の外部端子が第１端子Ｔ１および第２端子Ｔ２に接続される。あるいは、抵抗素子Ｒ１は、積層体１１０の内部あるいは上面１１１に配置された平板電極ＰＲ１として構成されてもよい。図３の例においては、平板電極ＰＲ１は、たとえば、誘電体層ＬＹ２に配置されたＸ軸方向に延在する帯状の電極であり、平板電極ＰＲ１が側面１１５の第１端子Ｔ１に接続され、平板電極ＰＲ１の他方端が側面１１５の第２端子Ｔ２に接続される。なお、平板電極ＰＲ１は、所望の抵抗値を得るために、メアンダ形状の電極として構成されてもよい。
　図４は、誘電体層ＬＹ２～ＬＹ６において構成されるインダクタＬ１１，Ｌ１２、Ｌ２１，Ｌ２２の部分を、Ｚ軸の正方向から平面視した概略図である。図４に示されるように、インダクタＬ１１とインダクタＬ１２とは、共通端子Ｔ０を通る仮想線ＣＬ１に対して線対称となる位置に配置されている。また、インダクタＬ２１とインダクタＬ２２についても、仮想線ＣＬ１に対して線対称となる位置に配置されている。
　さらに、インダクタＬ１１の巻回方向（ＣＷ方向：第１方向）はインダクタＬ１２の巻回方向（ＣＣＷ方向：第２方向）とは反対であり、インダクタＬ２１の巻回方向（ＣＷ方向）はインダクタＬ２２の巻回方向（ＣＣＷ方向）とは反対である。一方、インダクタＬ１１の巻回方向はインダクタＬ２１の巻回方向と同じであり、インダクタＬ１２の巻回方向はインダクタＬ２２の巻回方向と同じである。
　このように、積層体１１０において第１回路ＣＲ１および第２回路ＣＲ２に含まれるインダクタを対称的に配置することによって、共通端子Ｔ０から第１端子Ｔ１へ至る経路、および、共通端子Ｔ０から第２端子Ｔ２へ至る経路を構造的に対称とすることができる。また、仮想線ＣＬ１に対して同じ側に配置されたインダクタの巻回方向を同じ方向とするとともに、仮想線ＣＬ１に対して反対側に配置されたインダクタの巻回方向を逆方向とすることによって、インダクタによって生じる電磁界を対称的にすることができる。
　このような構成とすることによって、構造的および電磁的に対称な構成とすることができるので、電力分配器１００における位相差および振幅差の変動を抑制することができる。また、仮想線ＣＬ１に対して同じ側に配置されたインダクタの巻回方向を同じ方向とすることによって、インダクタＬ１１およびインダクタＬ２１によって生じる電磁界同士の打ち消し合い、ならびに、インダクタＬ１２およびインダクタＬ２２によって生じる電磁界同士の打ち消し合いが防止できるため、電磁的特性の低下を抑制することができる。
　（電力分配器の特性）
　実施の形態１の電力分配器１００の特性を、比較例とともに説明する。図５は、比較例における電力分配器１００Ｘの等価回路図である。図５を参照して、電力分配器１００Ｘにおいては、図１の電力分配器１００における第１回路ＣＲ１が、第１回路ＣＲ１Ｘに置き換わった構成を有している。電力分配器１００Ｘにおける第２回路ＣＲ２は、電力分配器１００と同様である。電力分配器１００Ｘの第１回路ＣＲ１Ｘにおいては、電力分配器１００におけるインダクタＬ１１，Ｌ１２の並列回路が、単独のインダクタＬ１に置き換わった構成となっている。
　図６は、比較例の電力分配器１００Ｘにおける、各インダクタの配置の概要を説明するための図であり、上記の図４に対応する図である。図６を参照して、電力分配器１００Ｘの場合には、構造的には仮想線ＣＬ２に対してほぼ線対称な構成とすることはできるが、第１回路ＣＲ１ＸにおけるインダクタＬ１が１つであるため、インダクタＬ１の巻回方向は、インダクタＬ２１あるいはインダクタＬ２２のいずれかの巻回方向と反対になる。そのため、電力分配器１００Ｘで発生する電磁界は対称的にならず、巻回方向が互いに逆方向になるインダクタ同士（図６においては、インダクタＬ１とインダクタＬ２２）で電磁界の打ち消し合いが発生する。これより、電力分配器１００Ｘにおいて、位相差および振幅差に変動が生じ得る。
　図７は、実施の形態１の電力分配器１００および比較例の電力分配器１００Ｘにおける位相差（ＰＤ：Phase　Difference）と振幅バランス（ＡＢ：Amplitude　Balance）の比較を示す図である。図７の上段は比較例の電力分配器１００Ｘの特性であり、下段は実施の形態１の電力分配器１００の特性である。
　図７を参照して、比較例の電力分配器１００Ｘの場合には、位相差（線ＬＮ１０）および振幅バランス（線ＬＮ１５）ともに、周波数が高くなるにつれて大きく変動している。一方、実施の形態１の電力分配器１００の場合には、位相差（線ＬＮ１１）および振幅バランス（線ＬＮ１６）とも、周波数が変化してもほぼゼロとなっており、比較例に比べて位相差および振幅差が改善している。
　以上のように、実施の形態１の電力分配器１００のように、共通端子Ｔ０と分岐点ＢＰ１との間に配置されるインダクタを並列接続された２つのインダクタで構成するとともに、積層体を平面視した場合に、共通端子Ｔ０から第１端子Ｔ１までの経路と共通端子Ｔ０から第２端子Ｔ２までの経路が線対称となるように各インダクタを配置することによって、位相差および振幅差を改善することができる。
　なお、上記の説明においては、電力分配器１００が、共通端子Ｔ０に入力された信号を第１端子Ｔ１および第２端子Ｔ２から出力する場合を例として説明したが、これとは反対に、第１端子Ｔ１および第２端子Ｔ２に入力された信号を合成して共通端子Ｔ０から出力する電力合成器として電力分配器１００を機能させることも可能である。
　実施の形態１における「インダクタＬ１１」、「インダクタＬ１２」、「インダクタＬ２１」および「インダクタＬ２２」は、本開示における「第１インダクタ」、「第２インダクタ」、「第３インダクタ」および「第４インダクタ」にそれぞれ対応する。実施の形態１における「キャパシタＣ１」、「キャパシタＣ２」、「キャパシタＣ２１」および「キャパシタＣ２２」は、本開示における「第１キャパシタ」、「第２キャパシタ」、「第３キャパシタ」および「第４キャパシタ」にそれぞれ対応する。
　［実施の形態２］
　実施の形態２においては、電力分配器の第２回路にさらに回路が追加された構成について説明する。
　（電力分配器の回路構成）
　図８は、実施の形態２に係る電力分配器１００Ａの等価回路図である。電力分配器１００Ａは、実施の形態１の電力分配器１００における第２回路ＣＲ２が、第２回路ＣＲ２Ａに置き換えられた構成となっている。第２回路ＣＲ２Ａは、実施の形態１の第２回路ＣＲ２の構成に加えて、さらに第３回路ＣＲ３を含んでいる。なお、電力分配器１００Ａにおいて、実施の形態１の電力分配器１００と重複する要素の説明は繰り返さない。
　図８を参照して、第３回路ＣＲ３は、第２回路ＣＲ２の構成と第１端子Ｔ１および第２端子Ｔ２との間に配置されている。第３回路ＣＲ３は、インダクタＬ３１，Ｌ３２およびキャパシタＣ３１，Ｃ３２を含む。
　インダクタＬ３１は、インダクタＬ２１と第１端子Ｔ１との間に接続される。言い換えれば、インダクタＬ２１，Ｌ３１は、分岐点ＢＰ１と第１端子Ｔ１との間に直列に接続される。インダクタＬ３２は、インダクタＬ２２と第２端子Ｔ２との間に接続される。言い換えれば、インダクタＬ２２，Ｌ３２は、分岐点ＢＰ１と第２端子Ｔ２との間に直列に接続される。
　キャパシタＣ３１は、抵抗素子Ｒ１に並列に接続される。また、キャパシタＣ３２は、第１端子Ｔ１と第２端子Ｔ２との間に接続される。
　第２回路ＣＲ２Ａに含まれる第３回路ＣＲ３によって、第１端子Ｔ１から第２端子Ｔ２に至る経路のアイソレーション特性において、さらに１つの減衰極が形成される。
　（電力分配器の構造）
　次に図９および図１０を用いて、電力分配器１００Ａの詳細な構造について説明する。図９は電力分配器１００Ａの外形斜視図であり、図１０は電力分配器１００Ａの積層構造の一例を示す分解斜視図である。
　図９および図１０を参照して、電力分配器１００Ａは、複数の誘電体層ＬＹ１１～ＬＹ２３が積層方向に積層された、直方体または略直方体の積層体１１０Ａと、積層体１１０Ａの外部に設けられた抵抗素子Ｒ１とを含む。誘電体層ＬＹ１１～ＬＹ２３は、実施の形態１と同様に、たとえば低温同時焼成セラミックス（ＬＴＣＣ）などのセラミック、あるいは樹脂により形成されている。
　積層体１１０Ａの上面１１１（誘電体層ＬＹ１１）には、電力分配器１００Ａの方向を特定するための方向性マークＤＭが配置されている。積層体１１０Ａにおいては、側面１１３，１１４にも外部端子が配置されている。側面１１４の外部端子は第１端子Ｔ１であり、側面１１３の外部端子は第２端子Ｔ２である。また、側面１１６には共通端子Ｔ０と接地端子ＧＮＤが配置されており、側面１１５には接地端子ＧＮＤと接続端子Ｔ３，Ｔ４が配置されている。抵抗素子Ｒ１は、接続端子Ｔ３，Ｔ４に接続されている。
　共通端子Ｔ０は、下面１１２側の誘電体層ＬＹ２３に配置されたキャパシタ電極ＰＣ１１に接続されている。キャパシタ電極ＰＣ１１は、積層体１１０Ａを積層方向から平面視した場合に、誘電体層ＬＹ２２に配置された、略矩形形状の接地電極ＰＧ１０と少なくとも一部が重なっている。接地電極ＰＧ１０は、接地端子ＧＮＤに接続されている。キャパシタ電極ＰＣ１１と接地電極ＰＧ１０とによって、図８の第１回路ＣＲ１におけるキャパシタＣ１が構成される。
　また、共通端子Ｔ０は、誘電体層ＬＹ１９に配置された平板電極ＰＬ３１，ＰＬ４１にも接続されている。平板電極ＰＬ３１，ＰＬ４１の各々は、略Ｕ字またはＣ字形状を有する帯状の電極であり、互いの一方端同士が接続されている。平板電極ＰＬ３１と平板電極ＰＬ４１との接続部分に、共通端子Ｔ０が接続されている。平板電極ＰＬ３１の他方端にはビアＶ３１が接続されており、平板電極ＰＬ４１の他方端にはビアＶ４１が接続されている。
　ビアＶ３１は、誘電体層ＬＹ１８に配置された帯状の平板電極ＰＬ３２の一方端に接続される。平板電極ＰＬ３２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ３２の他方端には、ビアＶ３２が接続される。ビアＶ３２は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ３３の一方端に接続される。平板電極ＰＬ３３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ３３の他方端には、ビアＶ３３が接続される。ビアＶ３３は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ３４の一方端に接続される。平板電極ＰＬ３４は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ３４の他方端には、ビアＶ３４が接続される。ビアＶ３４は、誘電体層ＬＹ１５に配置された帯状の平板電極ＰＬ３５の一方端に接続される。平板電極ＰＬ３５は、略Ｕ字またはＣ字形状を有している。
　平板電極ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４，ＰＬ３５は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ３１，ＰＬ３２，ＰＬ３３，ＰＬ３４，ＰＬ３５およびビアＶ３１，Ｖ３２，Ｖ３３，Ｖ３４によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ１１に対応する。
　ビアＶ４１は、誘電体層ＬＹ１８に配置された帯状の平板電極ＰＬ４２の一方端に接続される。平板電極ＰＬ４２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ４２の他方端には、ビアＶ４２が接続される。ビアＶ４２は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ４３の一方端に接続される。平板電極ＰＬ４３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ４３の他方端には、ビアＶ４３が接続される。ビアＶ４３は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ４４の一方端に接続される。平板電極ＰＬ４４は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ４４の他方端には、ビアＶ４４が接続される。ビアＶ４４は、誘電体層ＬＹ１５に配置された帯状の平板電極ＰＬ４５の一方端に接続される。平板電極ＰＬ４５は、略Ｕ字またはＣ字形状を有している。
　平板電極ＰＬ４１，ＰＬ４２，ＰＬ４３，ＰＬ４４，ＰＬ４５は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ４１，ＰＬ４２，ＰＬ４３，ＰＬ４４，ＰＬ４５およびビアＶ４１，Ｖ４２，Ｖ４３，Ｖ４４によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ１２に対応する。
　誘電体層ＬＹ１５において、平板電極ＰＬ３５の一部は平板電極ＰＬ４５の一部と重複しており、互いの他方端は共通化されている。平板電極ＰＬ３５および平板電極ＰＬ４５の共通化された他方端には、ビアＶ１が接続されている。
　ビアＶ１は、誘電体層ＬＹ１４に配置された平板電極Ｐ２０、および、誘電体層ＬＹ１３に配置されたキャパシタ電極ＰＣ１４に接続される。平板電極Ｐ２０およびキャパシタ電極ＰＣ１４の各々は、いずれもＸ軸方向に延在する帯状の電極であり、延在方向の中央部分でビアＶ１に接続されている。
　積層体１１０Ａを積層方向から平面視した場合に、キャパシタ電極ＰＣ１４の一部は、誘電体層ＬＹ１２に配置された接地電極ＰＧ１１と重なっている。接地電極ＰＧ１１は、Ｘ軸方向に延在する帯状の電極である。接地電極ＰＧ１１の両方の端部は、側面１１６に配置された接地端子ＧＮＤに接続される。キャパシタ電極ＰＣ１４と接地電極ＰＧ１１とによって、図８の等価回路におけるキャパシタＣ２が構成される。
　誘電体層ＬＹ１４における平板電極Ｐ２０の一方端にはビアＶ５１が接続されており、平板電極Ｐ２０の他方端にはビアＶ６１が接続されている。ビアＶ５１は、誘電体層ＬＹ１５に配置された平板電極ＰＬ５１の一方端に接続される。平板電極ＰＬ５１は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ５１の他方端には、ビアＶ５２が接続される。ビアＶ５２は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ５２の一方端に接続される。平板電極ＰＬ５２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ５２の他方端には、ビアＶ５３が接続される。ビアＶ５３は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ５３の一方端に接続される。平板電極ＰＬ５３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ５３の他方端には、ビアＶ５４が接続される。ビアＶ５４は、誘電体層ＬＹ１８に配置された帯状の平板電極ＰＬ５４の一方端に接続される。平板電極ＰＬ５３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ５３の他方端は、側面１１５に配置された接続端子Ｔ３に接続されるとともに、帯状の平板電極ＰＬ７１の一方端に接続される。
　平板電極ＰＬ５１，ＰＬ５２，ＰＬ５３，ＰＬ５４は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ５１，ＰＬ５２，ＰＬ５３，ＰＬ５４およびビアＶ５１，Ｖ５２，Ｖ５３，Ｖ５４によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ２１に対応する。
　ビアＶ６１は、誘電体層ＬＹ１５に配置された平板電極ＰＬ６１の一方端に接続される。平板電極ＰＬ６１は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ６１の他方端には、ビアＶ６２が接続される。ビアＶ６２は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ６２の一方端に接続される。平板電極ＰＬ６２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ６２の他方端には、ビアＶ６３が接続される。ビアＶ６３は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ６３の一方端に接続される。平板電極ＰＬ６３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ６３の他方端には、ビアＶ６４が接続される。ビアＶ６４は、誘電体層ＬＹ１８に配置された帯状の平板電極ＰＬ６４の一方端に接続される。平板電極ＰＬ６３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ６３の他方端は、側面１１５に配置された接続端子Ｔ４に接続されるとともに、帯状の平板電極ＰＬ８１の一方端に接続される。
　平板電極ＰＬ６１，ＰＬ６２，ＰＬ６３，ＰＬ６４は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ６１，ＰＬ６２，ＰＬ６３，ＰＬ６４およびビアＶ６１，Ｖ６２，Ｖ６３，Ｖ６４によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ２２に対応する。
　誘電体層ＬＹ１８における平板電極ＰＬ７１の他方端には、ビアＶ７１が接続される。ビアＶ７１は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ７２の一方端に接続される。平板電極ＰＬ７２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ７２の他方端には、ビアＶ７２が接続される。ビアＶ７２は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ７３の一方端に接続される。平板電極ＰＬ７３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ７３の他方端には、ビアＶ７４が接続される。ビアＶ７４は、誘電体層ＬＹ１５に配置された帯状の平板電極ＰＬ７４の一方端に接続される。平板電極ＰＬ７４は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ７４の他方端は、側面１１４に配置された第１端子Ｔ１に接続される。
　平板電極ＰＬ７１，ＰＬ７２，ＰＬ７３，ＰＬ７４は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ７１，ＰＬ７２，ＰＬ７３，ＰＬ７４およびビアＶ７１，Ｖ７２，Ｖ７３によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ３１に対応する。
　誘電体層ＬＹ１８における平板電極ＰＬ８１の他方端には、ビアＶ８１が接続される。ビアＶ８１は、誘電体層ＬＹ１７に配置された帯状の平板電極ＰＬ８２の一方端に接続される。平板電極ＰＬ８２は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ８２の他方端には、ビアＶ８２が接続される。ビアＶ８２は、誘電体層ＬＹ１６に配置された帯状の平板電極ＰＬ８３の一方端に接続される。平板電極ＰＬ８３は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ８３の他方端には、ビアＶ８４が接続される。ビアＶ８４は、誘電体層ＬＹ１５に配置された帯状の平板電極ＰＬ８４の一方端に接続される。平板電極ＰＬ８４は、略Ｕ字またはＣ字形状を有している。平板電極ＰＬ８４の他方端は、側面１１３に配置された第２端子Ｔ２に接続される。
　平板電極ＰＬ８１，ＰＬ８２，ＰＬ８３，ＰＬ８４は、積層体１１０Ａを積層方向から平面視した場合に、互いに経路の大部分が重なるように配置されている。すなわち、平板電極ＰＬ８１，ＰＬ８２，ＰＬ８３，ＰＬ８４およびビアＶ８１，Ｖ８２，Ｖ８３によって、Ｚ軸を巻回軸とするヘリカルコイルが構成される。このヘリカルコイルは、図８におけるインダクタＬ３２に対応する。
　誘電体層ＬＹ１５において、平板電極ＰＬ７４の途中には、ビアＶ２が接続されている。ビアＶ２は、誘電体層ＬＹ１３に配置されたキャパシタ電極ＰＣ１５に接続される。キャパシタ電極ＰＣ１５は、Ｘ軸方向に延在する帯状の電極である。同様に、誘電体層ＬＹ１５において、平板電極ＰＬ８４の途中には、ビアＶ３が接続されている。ビアＶ３は、誘電体層ＬＹ１３に配置されたキャパシタ電極ＰＣ１６に接続される。キャパシタ電極ＰＣ１６は、Ｘ軸方向に延在する帯状の電極である。
　積層体１１０Ａを積層方向から平面視した場合に、キャパシタ電極ＰＣ１５の一部、および、キャパシタ電極ＰＣ１６の一部は、誘電体層ＬＹ１２に配置されたキャパシタ電極ＰＣ１７と重なっている。キャパシタ電極ＰＣ１７は、Ｘ軸方向に延在する帯状の電極である。キャパシタ電極ＰＣ１５，ＰＣ１６，ＰＣ１７によって、図８の等価回路におけるキャパシタＣ３２が構成される。
　積層体１１０Ａの側面１１５に配置された接続端子Ｔ３は、誘電体層ＬＹ１８に配置された平板電極ＰＬ５４，ＰＬ７１、誘電体層ＬＹ２０に配置されたキャパシタ電極ＰＣ１９、および、誘電体層ＬＹ２３に配置されたキャパシタ電極ＰＣ１２に接続されている。積層体１１０Ａを積層方向から平面視した場合に、誘電体層ＬＹ２３に配置されたキャパシタ電極ＰＣ１２の一部は、誘電体層ＬＹ２２の接地電極ＰＧ１１と重なっている。キャパシタ電極ＰＣ１２と接地電極ＰＧ１１とによって、図８の等価回路におけるキャパシタＣ２１が構成される。
　積層体１１０Ａの側面１１５に配置された接続端子Ｔ４は、誘電体層ＬＹ１８に配置された平板電極ＰＬ６４，ＰＬ８１、誘電体層ＬＹ２０に配置されたキャパシタ電極ＰＣ２０、および、誘電体層ＬＹ２３に配置されたキャパシタ電極ＰＣ１３に接続されている。積層体１１０Ａを積層方向から平面視した場合に、誘電体層ＬＹ２３に配置されたキャパシタ電極ＰＣ１３の一部は、誘電体層ＬＹ２２の接地電極ＰＧ１１と重なっている。キャパシタ電極ＰＣ１３と接地電極ＰＧ１１とによって、図８の等価回路におけるキャパシタＣ２２が構成される。
　誘電体層ＬＹ２０に配置されたキャパシタ電極ＰＣ１９の一部、および、キャパシタ電極ＰＣ２０の一部は、積層体１１０Ａを積層方向から平面視した場合に、誘電体層ＬＹ２１に配置されたキャパシタ電極ＰＣ１８と重なっている。キャパシタ電極ＰＣ１８，ＰＣ１９，ＰＣ２０よって、図８の等価回路におけるキャパシタＣ３１が構成される。
　図１０には示されていないが、接続端子Ｔ３，Ｔ４には、積層体１１０Ａの外部に設けられた抵抗素子Ｒ１が接続される。なお、抵抗素子Ｒ１は、積層体１１０Ａの内部に配置されていてもよい。
　図１１は、誘電体層ＬＹ１５～ＬＹ１９において構成されるインダクタＬ１１，Ｌ１２、Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２の部分を、Ｚ軸の正方向から平面視した概略図である。図１１に示されるように、インダクタＬ１１とインダクタＬ１２とは、共通端子Ｔ０を通る仮想線ＣＬ２に対して線対称となる位置に配置されている。また、インダクタＬ２１とインダクタＬ２２、および、インダクタＬ３１とインダクタＬ３２についても、仮想線ＣＬ２に対して線対称となる位置に配置されている。
　インダクタＬ１１，Ｌ２１，Ｌ３１の巻回方向はいずれもＣＷ方向で同じ方向となっている。一方、インダクタＬ１２，Ｌ２２，Ｌ３２の巻回方向はいずれもＣＣＷ方向で同じ方向となっている。
　このように、積層体１１０Ａに含まれるインダクタを対称的に配置することによって、共通端子Ｔ０から第１端子Ｔ１へ至る経路、および、共通端子Ｔ０から第２端子Ｔ２へ至る経路を構造的に対称とすることができる。さらに、仮想線ＣＬ２に対して同じ側に配置された巻回方向を同じ方向とするとともに、仮想線ＣＬ２に対して反対側に配置されたインダクタの巻回方向を逆方向とすることによって、インダクタによって生じる電磁界を対称的にすることができる。
　このような構成とすることによって、構造的および電磁的に対称な構成とすることができるので、電力分配器１００Ａにおける位相差および振幅差の変動を抑制することができる。また、仮想線ＣＬ２に対して同じ側に配置されたインダクタの巻回方向を同じ方向とすることによって、インダクタＬ１１，Ｌ２１，Ｌ３１によって生じる電磁界同士の打ち消し合い、ならびに、インダクタＬ１２，Ｌ２２，Ｌ３２によって生じる電磁界同士の打ち消し合いが防止できるため、電磁的特性の低下を抑制することができる。
　（アイソレーション特性）
　図１２は、実施の形態２の電力分配器１００Ａ、および実施の形態１で示した比較例の電力分配器１００Ｘにおける、第１端子Ｔ１と第２端子Ｔ２との間のアイソレーションを示した図である。図１２において、実線ＬＮ２０は実施の形態２の電力分配器１００Ａを示しており、破線ＬＮ２１は比較例の電力分配器１００Ｘを示している。
　図１２を参照して、比較例の電力分配器１００Ｘにおいては３．５ＧＨｚ付近および４．７ＧＨｚ付近の２箇所に減衰極が生じている。一方、実施の形態２の電力分配器１００Ａにおいては、第３回路ＣＲ３によって減衰極が追加されており、２．７ＧＨｚ付近、３．９ＧＨｚ付近、および５．０ＧＨｚ付近の３箇所に減衰極が生じている。これによって、比較例に比べて実施の形態２の電力分配器１００Ａにおける減衰量が全体的に大きくなっている。そのため、たとえば２０ｄＢのアイソレーションを達成し得る周波数帯域幅を比べると、電力分配器１００Ａの帯域幅ＢＷ１は、比較例における帯域幅ＢＷ２よりも拡大している（ＢＷ１＞ＢＷ２）。すなわち、アイソレーション特性の広帯域化が実現されている。
　図１３は、実施の形態２の電力分配器１００Ａについての、第１端子Ｔ１と第２端子Ｔ２との間の位相差（ＰＤ）と振幅バランス（ＡＢ）を示す図である。位相差（線ＬＮ３０）については、周波数が高くなるにつれて若干の位相差が生じているが、位相差は１°未満に抑えられている。また、振幅バランス（線ＬＮ３１）については、周波数の全域においてゼロｄＢが達成されている。すなわち、実施の形態２の電力分配器１００Ａの構成においても、図７で示した比較例の場合に比べて位相差および振幅差の変動が抑制されている。
　以上のように、電力分配器において、信号分岐後の回路に第３回路を追加した構成においても、インダクタを対称的に配置するとともに、インダクタの巻回方向を対称とすることによって、位相差および振幅差の変動が抑制できる。
　なお、実施の形態２における「インダクタＬ３１」および「インダクタＬ３２」は、本開示における「第５インダクタ」および「第６インダクタ」にそれぞれ対応する。実施の形態１における「キャパシタＣ３１」および「キャパシタＣ３２」は、本開示における「第５キャパシタ」および「第６キャパシタ」にそれぞれ対応する。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，１００Ａ，１００Ｘ　電力分配器、１１０，１１０Ａ　積層体、１１１　上面、１１２　下面、１１３～１１６　側面、ＢＰ１　分岐点、Ｃ１，Ｃ２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２　キャパシタ、ＣＲ１，ＣＲ１Ｘ　第１回路、ＣＲ２，ＣＲ２Ａ　第２回路、ＣＲ３　第３回路、ＤＭ　方向性マーク、ＧＮＤ　接地端子、Ｌ１，Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２　インダクタ、ＬＹ１～ＬＹ９，ＬＹ１１～ＬＹ２３　誘電体層、Ｐ１０～Ｐ１２，Ｐ２０，ＰＣ２，ＰＣ３，ＰＬ１１～ＰＬ１３，ＰＬ１５～ＰＬ１７，ＰＬ２１～ＰＬ２８，ＰＬ３１～ＰＬ３５，ＰＬ４１～ＰＬ４５，ＰＬ５１～ＰＬ５４，ＰＬ６１～ＰＬ６４，ＰＬ７１～ＰＬ７４，ＰＬ８１～ＰＬ８４，ＰＲ１　平板電極、Ｐ１３　接続部分、ＰＣ１，ＰＣ３，ＰＣ４，ＰＣ１１～ＰＣ２０　キャパシタ電極、ＰＧ１，ＰＧ１０，ＰＧ１１　接地電極、Ｒ１　抵抗素子、Ｔ０　共通端子、Ｔ１　第１端子、Ｔ２　第２端子、Ｔ３，Ｔ４　接続端子、Ｖ１～Ｖ３，Ｖ１１～Ｖ１９，Ｖ２１～Ｖ２３，Ｖ２５～Ｖ２７，Ｖ３１～Ｖ３４，Ｖ４１～Ｖ４４，Ｖ５１～Ｖ５４，Ｖ６１～Ｖ６４，Ｖ７１～Ｖ７４，Ｖ８１～Ｖ８４　ビア。

Claims (10)

  1. 　共通端子と、
    　接地端子と、
    　第１端子および第２端子と、
    　前記共通端子に接続された第１回路と、
    　前記第１端子および前記第２端子に接続され、前記第１回路を通過した信号を分岐点において分岐して前記第１端子および前記第２端子に伝達する第２回路とを備え、
    　前記第１回路は、
    　　前記共通端子と前記分岐点との間に並列に接続された第１インダクタおよび第２インダクタと、
    　　前記共通端子と前記接地端子との間に接続された第１キャパシタと、
    　　前記分岐点と前記接地端子との間に接続された第２キャパシタとを含み、
    　前記第２回路は、
    　　一方端が前記分岐点に接続され、前記分岐点から前記第１端子に至る経路に配置された第３インダクタと、
    　　一方端が前記分岐点に接続され、前記分岐点から前記第２端子に至る経路に配置された第４インダクタと、
    　　前記第３インダクタの他方端と前記接地端子との間に接続された第３キャパシタと、
    　　前記第４インダクタの他方端と前記接地端子との間に接続された第４キャパシタと、
    　　前記第３インダクタの他方端と前記第４インダクタの他方端との間に接続された抵抗素子とを含む、電力分配器。
  2. 　複数の誘電体層が積層された積層体をさらに備え、
    　前記第１インダクタ、前記第２インダクタ、前記第３インダクタおよび前記第４インダクタの各々は、前記積層体の内部に配置され、前記積層体の積層方向を巻回軸とするコイルであり、
    　前記積層体を積層方向から平面視した場合に、
    　　前記第１インダクタおよび前記第２インダクタは、前記共通端子を通る仮想線に対して線対称の位置に配置され、
    　　前記第３インダクタおよび前記第４インダクタは、前記仮想線に対して線対称の位置に配置される、請求項１に記載の電力分配器。
  3. 　前記積層体を積層方向から平面視した場合に、
    　　前記第１インダクタおよび前記第３インダクタの巻回方向は第１方向であり、
    　　前記第２インダクタおよび前記第４インダクタの巻回方向は、前記第１方向と反対の第２方向である、請求項２に記載の電力分配器。
  4. 　前記抵抗素子は、前記積層体の外部に配置される、請求項２または３に記載の電力分配器。
  5. 　前記第２回路は、
    　　前記第３インダクタの他方端と前記第１端子との間に接続された第５インダクタと、
    　　前記第４インダクタの他方端と前記第２端子との間に接続された第６インダクタと、
    　　前記抵抗素子に並列に接続された第５キャパシタと、
    　　前記第１端子と前記第２端子との間に接続された第６キャパシタとをさらに備える、請求項１に記載の電力分配器。
  6. 　複数の誘電体層が積層された積層体をさらに備え、
    　前記第１インダクタ～前記第６インダクタの各々は、前記積層体の内部に配置され、前記積層体の積層方向を巻回軸とするコイルであり、
    　前記積層体を積層方向から平面視した場合に、
    　　前記第１インダクタおよび前記第２インダクタは、前記共通端子を通る仮想線に対して線対称の位置に配置され、
    　　前記第３インダクタおよび前記第４インダクタは、前記仮想線に対して線対称の位置に配置され、
    　　前記第５インダクタおよび前記第６インダクタは、前記仮想線に対して線対称の位置に配置される、請求項５に記載の電力分配器。
  7. 　前記積層体を積層方向から平面視した場合に、
    　　前記第１インダクタ、前記第３インダクタおよび前記第５インダクタの巻回方向は第１方向であり、
    　　前記第２インダクタ、前記第４インダクタおよび前記第６インダクタの巻回方向は、前記第１方向と反対の第２方向である、請求項６に記載の電力分配器。
  8. 　前記抵抗素子は、前記積層体の外部に配置される、請求項６または７に記載の電力分配器。
  9. 　前記第１回路によって、前記第１端子から前記第２端子に至る経路のアイソレーション特性において、少なくとも１つの減衰極が生じる、請求項１～８のいずれか１項に記載の電力分配器。
  10. 　前記第２回路によって、前記第１端子から前記第２端子に至る経路のアイソレーション特性において、少なくとも１つの減衰極が生じる、請求項１～９のいずれか１項に記載の電力分配器。
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