JP2011159795A - Semiconductor device and method of fabricating the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその作製法に関し、特に、高温・高出力・高耐圧の超高周波化合物半導体電界効果トランジスタとその作製法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a high-frequency, high-output, high withstand voltage ultra-high frequency compound semiconductor field effect transistor and a manufacturing method thereof.
窒化物半導体を用いたヘテロ構造電界効果トランジスタ(Heterostructure Field Effect Transistor: HFET)は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、現在、実用化に向けて盛んに研究が行われている。今後、これらの窒化物半導体HFETの高性能化を行うためには、ソース電極およびドレイン電極と窒化物半導体との間のオーミック接触抵抗を低減し、ソース電極からチャネルまでの抵抗(アクセス抵抗)を低減することによって、素子の高速化・高利得化・低損失化(低消費電力化)を行うことが非常に重要かつ必須である。 Heterostructure field effect transistors (HFETs) using nitride semiconductors are very promising as next-generation high-frequency, high-power, high-voltage, ultrahigh-frequency transistors, and are currently promising for practical application. Research has been conducted. In the future, to improve the performance of these nitride semiconductor HFETs, the ohmic contact resistance between the source and drain electrodes and the nitride semiconductor will be reduced, and the resistance from the source electrode to the channel (access resistance) will be reduced. It is very important and essential to increase the speed, gain, and loss (reduction in power consumption) of the element by reducing the element.
現在、実用化が最も進んでいる、障壁層半導体としてAlGaN、チャネル層半導体としてGaNを用いたAlGaN/GaN HFETにおいては、オーミック接触抵抗を低減し、アクセス抵抗を低減するための工夫として、ソース電極およびドレイン電極が形成されるオーミック領域においてAlGaN障壁層半導体が削除され、AlGaN障壁層半導体に替わってチャネル層半導体であるGaN層が積層(再成長)され、ソース電極およびドレイン電極が、AlGaN障壁層上ではなく、バンドギャップのより小さいGaN層上に形成された、再成長オーミック構造が有効であることが知られている(下記非特許文献1参照)。これは、AlGaNよりもバンドギャップの小さいGaNの方が、電極金属との間のオーミック接触抵抗が小さくなり、ソース電極からチャネルまでの抵抗(アクセス抵抗)が小さくなるためである。
Currently, AlGaN / GaN HFETs that use AlGaN as the barrier layer semiconductor and GaN as the channel layer semiconductor, which are most practically used, are designed to reduce ohmic contact resistance and access resistance. In the ohmic region where the drain electrode and the drain electrode are formed, the AlGaN barrier layer semiconductor is removed, and a GaN layer that is a channel layer semiconductor is stacked (regrown) instead of the AlGaN barrier layer semiconductor, and the source electrode and the drain electrode are the AlGaN barrier layer It is known that a regrowth ohmic structure formed on a GaN layer having a smaller bandgap than the above is effective (see Non-Patent
上述の再成長オーミック構造を有するAlGaN/GaN HFETにおいて、オーミック接触抵抗をさらに低減するためには、ソース電極およびドレイン電極が形成されるオーミック領域において、GaNではなく、GaNよりもさらにバンドギャップの小さいInGaNがGaNに替わって積層(再成長)された構造を用いて、ソース電極およびドレイン電極をInGaN層上に形成することが有効な手段であるが、一方でこの場合、オーミック領域のInGaN層と、チャネル層として機能する、ゲート電極の下方に存在するGaN層との間に、伝導帯端の不連続が形成され、この伝導帯不連続が電子輸送の障壁となってしまう結果、アクセス抵抗は低減しないために、HFETの特性は向上しない。そこで、窒化物半導体HFETにおいて、オーミック接触抵抗を大きく低減し、同時に、アクセス抵抗を大きく低減し、その結果として、高性能化が可能となる新しいデバイス構造の開発が強く望まれていた。 In the AlGaN / GaN HFET having the above-mentioned regrowth ohmic structure, in order to further reduce the ohmic contact resistance, in the ohmic region where the source electrode and the drain electrode are formed, the band gap is smaller than GaN, not GaN. It is an effective means to form a source electrode and a drain electrode on the InGaN layer using a structure in which InGaN is laminated (regrown) instead of GaN. On the other hand, in this case, the InGaN layer in the ohmic region A conduction band edge discontinuity is formed between the GaN layer that functions as a channel layer and exists under the gate electrode, and this conduction band discontinuity becomes a barrier for electron transport. Since it does not decrease, the characteristics of the HFET do not improve. Therefore, in the nitride semiconductor HFET, there has been a strong demand for the development of a new device structure that greatly reduces the ohmic contact resistance and at the same time greatly reduces the access resistance, and as a result, enables high performance.
なお、下記非特許文献1は、再成長オーミック構造を用いたAlGaN/GaN HFETの報告であり、非特許文献2には、AlN、GaN、InN他、各種半導体のバンド・ラインアップ(伝導帯および価電子帯の相対位置)が示され、非特許文献3は、InNにおける表面電荷蓄積の報告である。
本発明は上記の要望に鑑みてなされたものであり、本発明が解決しようとする課題は、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、オーミック接触抵抗を大きく低減し、同時に、ソース電極からチャネルまでの抵抗(アクセス抵抗)を大きく低減し、その結果として、高速化および低損失化(低消費電力化)が可能となる半導体装置およびその作製法を提供することである。 The present invention has been made in view of the above-mentioned demands, and the problem to be solved by the present invention is to greatly reduce the ohmic contact resistance in a heterostructure field effect transistor using a nitride semiconductor, and at the same time, a source electrode It is to provide a semiconductor device and a method for manufacturing the same that can greatly reduce the resistance (access resistance) from the channel to the channel, and as a result, can achieve high speed and low loss (low power consumption).
本発明においては、上記課題を解決するために、請求項1に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体のバンドギャップが、チャネルを形成する窒化物チャネル層半導体のバンドギャップよりも小さく、かつ、前記ソース側窒化物半導体と前記窒化物チャネル層半導体との間、および、前記ドレイン側窒化物半導体と前記窒化物チャネル層半導体との間を、それぞれ、組成が連続的に変化する組成傾斜窒化物半導体を介して接続することによって、前記ソース電極と前記チャネルとの間、および、前記ドレイン電極と前記チャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消されていることを特徴とする半導体装置を構成する。
In the present invention, in order to solve the above problem, as described in
In a semiconductor device that is a heterostructure field effect transistor using a nitride semiconductor, the band gap of the source side nitride semiconductor that is in ohmic contact with the source electrode and the drain side nitride semiconductor that is in ohmic contact with the drain electrode forms a channel. Smaller than the band gap of the nitride channel layer semiconductor, and between the source side nitride semiconductor and the nitride channel layer semiconductor, and between the drain side nitride semiconductor and the nitride channel layer semiconductor. Are connected via a composition graded nitride semiconductor whose composition changes continuously, respectively, thereby connecting the source electrode and the channel and the drain electrode and the channel. The semiconducting bandgap discontinuity is eliminated. Constitute the body apparatus.
また、本発明においては、請求項2に記載のように、
請求項1に記載の半導体装置において、前記ソース側窒化物半導体およびドレイン側窒化物半導体の組成が、InXGa1-XN (ここに、0.46≦X≦1.0 である)で表され、該両窒化物半導体の表面が、前記ゲート電極の下方に存在する窒化物障壁層半導体と前記窒化物チャネル層半導体とのヘテロ界面の位置よりも、0 nm以上10 nm以下の距離だけ上方に位置することを特徴とする半導体装置を構成する。
In the present invention, as described in
2. The semiconductor device according to
また、本発明においては、請求項3に記載のように、
請求項1または2に記載の半導体装置を作製する半導体装置の作製法であって、基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程と、該成長工程後に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程と、該エッチング工程後に、前記組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程とを有することを特徴とする半導体装置の作製法を構成する。
In the present invention, as described in claim 3,
A method of manufacturing a semiconductor device according to claim 1 or 2, wherein a stacked structure including a nitride channel layer semiconductor and a nitride barrier layer semiconductor as parts on a substrate is formed by an epitaxial crystal growth method. A growth step to be formed, and an etching step in which, after the growth step, a portion of the stacked structure at a position where the composition-graded nitride semiconductor, the source-side nitride semiconductor, and the drain-side nitride semiconductor are formed is deleted by a dry etching method And a regrowth step of forming the composition-graded nitride semiconductor, the source-side nitride semiconductor, and the drain-side nitride semiconductor by an epitaxial crystal growth method after the etching step. Constitute.
本発明に係る半導体装置、その作製法においては、
ソース電極およびドレイン電極が形成されているオーミック領域の窒化物半導体(ソース側窒化物半導体およびドレイン側窒化物半導体)として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体を用い、かつ、オーミック領域の当該窒化物半導体と、ゲート電極の下方に存在するチャネル層半導体との間に、伝導帯端の不連続(すなわち、バンドギャップの不連続)が存在しないようにすることによって、高速化および低損失化(低消費電力化)が可能となる、高性能の窒化物半導体HFETを実現することが可能となる。
In the semiconductor device according to the present invention and the manufacturing method thereof,
A nitride semiconductor having a smaller band gap than the channel layer semiconductor is used as the nitride semiconductor (source-side nitride semiconductor and drain-side nitride semiconductor) in the ohmic region in which the source electrode and the drain electrode are formed, and the ohmic region Therefore, there is no conduction band edge discontinuity (that is, band gap discontinuity) between the nitride semiconductor and the channel layer semiconductor existing under the gate electrode. It is possible to realize a high-performance nitride semiconductor HFET capable of reducing loss (reducing power consumption).
特に、上記のHFETにおいて、ソース電極およびドレイン電極が形成されているオーミック領域の窒化物半導体(ソース側窒化物半導体およびドレイン側窒化物半導体)としてInXGa1-XN (0.46≦X≦1.0)を用い、かつ、当該InXGa1-XN (0.46≦X≦1.0)の表面が、ゲート電極の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するようにして、特に高性能のHFETを得ることが可能となる。 In particular, in the above HFET, In X Ga 1-X N (0.46 ≦ X ≦ 1.0) is used as the nitride semiconductor (source side nitride semiconductor and drain side nitride semiconductor) in the ohmic region where the source electrode and the drain electrode are formed. ) And the surface of the In X Ga 1-X N (0.46 ≦ X ≦ 1.0) is 0 nm or more than the position of the heterointerface between the barrier layer semiconductor and the channel layer semiconductor existing below the gate electrode It is possible to obtain a particularly high performance HFET by being present at an upper position of 10 nm or less.
(1)本発明による基本構造と作用
図1は、窒化物半導体を用いたヘテロ構造電界効果トランジスタ(Heterostructure Field Effect Transistor: HFET)の層構造および電極配置を模式的に示したもので、窒化物半導体を用いた障壁層半導体/チャネル層半導体へテロ構造1上に、ソース電極2、ゲート電極3、ドレイン電極4が配置され、電界効果トランジスタが構成されている様子が示されている。
(1) Basic Structure and Action According to the Present Invention FIG. 1 schematically shows the layer structure and electrode arrangement of a heterostructure field effect transistor (HFET) using a nitride semiconductor. A state in which a
図1において、最も一般的な窒化物半導体の層構造は、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているAlGaN/GaN HFETであるが、障壁層半導体およびチャネル層半導体が、それぞれ障壁層およびチャネル層としての作用を有する条件は、障壁層半導体のバンドギャップがチャネル層半導体のそれよりも大きいことであり、一般にこの条件を満たすヘテロ構造であれば、障壁層半導体およびチャネル層半導体が上記以外の窒化物半導体であっても、電界効果トランジスタのデバイス動作を得ることができる。すなわち、障壁層半導体としてAlN、AlGaN、InAlN、InAlGaN、GaN、InGaN等、また、チャネル層としてGaN、AlGaN、InN、InGaN、InAlN、InAlGaN等を用いて、障壁層半導体のバンドギャップがチャネル層半導体のそれよりも大きい、という条件のもとで、たとえば、AlN/AlGaN、AlGaN/AlGaN、AlGaN/InN、AlGaN/InGaN、GaN/InGaN、GaN/InN、InGaN/InGaN、InGaN/InN、InAlN/InN、InAlN/InGaN、InAlN/InAlN、InAlGaN/InN、InAlGaN/InGaN等の、さまざまな障壁層半導体/チャネル層半導体へテロ構造を構成することが可能である。 In FIG. 1, the most common layer structure of a nitride semiconductor is an AlGaN / GaN HFET in which AlGaN is used as a barrier layer semiconductor and GaN is used as a channel layer semiconductor. The condition that acts as a barrier layer and a channel layer is that the band gap of the barrier layer semiconductor is larger than that of the channel layer semiconductor. Generally, if the heterostructure satisfies this condition, the barrier layer semiconductor and the channel layer semiconductor Even if it is a nitride semiconductor other than the above, the device operation of a field effect transistor can be obtained. That is, using AlN, AlGaN, InAlN, InAlGaN, GaN, InGaN, etc. as the barrier layer semiconductor, and using GaN, AlGaN, InN, InGaN, InAlN, InAlGaN, etc. as the channel layer, the band gap of the barrier layer semiconductor is the channel layer semiconductor. For example, AlN / AlGaN, AlGaN / AlGaN, AlGaN / InN, AlGaN / InGaN, GaN / InGaN, GaN / InN, InGaN / InGaN, InGaN / InN, InAlN / InN Various barrier layer semiconductor / channel layer semiconductor heterostructures such as InAlN / InGaN, InAlN / InAlN, InAlGaN / InN, and InAlGaN / InGaN can be formed.
図1において、窒化物チャネル層半導体内の障壁層半導体/チャネル層半導体へテロ界面の近傍にはチャネル電子が存在し、これによりトランジスタ動作が実現される。その際に、ソース電極2からチャネルに注入される電子は、窒化物障壁層半導体のエネルギー障壁を乗り越えてチャネルに到達するが、この際の、ソース電極2と障壁層半導体との間のオーミック接触抵抗を低減し、ソース電極2からチャネルまでの抵抗(アクセス抵抗)を低減することが、HFETの高性能化に有効である。
In FIG. 1, channel electrons exist in the vicinity of the barrier layer semiconductor / channel layer semiconductor heterointerface in the nitride channel layer semiconductor, thereby realizing transistor operation. At this time, electrons injected from the
図2は、上述のように、ソース電極2と障壁層半導体との間のオーミック接触抵抗を低減し、ソース電極2からチャネルまでの抵抗(アクセス抵抗)を低減するためのHFET構造、すなわち、ソース電極2およびドレイン電極4が形成されるオーミック領域において障壁層半導体が削除され、障壁層半導体に替わってバンドギャップが障壁層半導体のそれよりも小さい再成長窒化物半導体5が積層され、ソース電極2およびドレイン電極4が、障壁層半導体上ではなく、バンドギャップのより小さい当該の再成長窒化物半導体5上に形成された、再成長オーミック構造を有するHFETの構造を模式的に示したものである。ここで、一般に、ソース電極2にオーミック接触する窒化物半導体5を「ソース側窒化物半導体」と呼び、ドレイン電極4にオーミック接触する窒化物半導体5を「ドレイン側窒化物半導体」と呼ぶ。
FIG. 2 shows an HFET structure for reducing the ohmic contact resistance between the
ここで、図2の構造において、再成長窒化物半導体5として、チャネル層半導体と同材料の窒化物半導体を用いることにより、素子の高性能化が可能となる。すなわち、この場合の図2のHFET構造を図1のHFET構造と比較すると、図2の構造のHFETにおいては、ソース電極2およびドレイン電極4が、障壁層半導体よりもバンドギャップの小さいチャネル層半導体と同材料の窒化物半導体上に形成されているため、電極金属との間のオーミック接触抵抗が小さくなり、ソース電極2からチャネルまでの抵抗(アクセス抵抗)が図1のHFET構造の場合に比べて小さくなる結果、図2のHFET構造において素子の高性能化が行われる(上記非特許文献1参照)。
Here, in the structure of FIG. 2, by using a nitride semiconductor of the same material as the channel layer semiconductor as the
図2に示される再成長オーミック構造を有する窒化物半導体を用いたHFETにおいて、オーミック接触抵抗をさらに低減するためには、ソース電極2およびドレイン電極4が形成されるオーミック領域(ソース側窒化物半導体およびレイン側窒化物半導体が形成されている領域)において、再成長窒化物半導体5を、チャネル層半導体と同材料の窒化物半導体ではなく、チャネル層半導体よりもさらにバンドギャップの小さい窒化物半導体が積層(再成長)された構造を用いて、ソース電極2およびドレイン電極4を当該の再成長窒化物半導体5上に形成することが有効な手段であるが、一方でこの場合、オーミック領域の再成長窒化物半導体5と、チャネル層として機能する、ゲート電極3の下方に存在するチャネル層半導体との間に、伝導帯端の不連続(すなわち、バンドギャップの不連続)が形成され、この伝導帯不連続が電子輸送の障壁となってしまう結果、アクセス抵抗は低減しないために、HFETの特性は向上しない。そこで、窒化物半導体HFETにおいて、オーミック接触抵抗を大きく低減し、同時に、アクセス抵抗を大きく低減し、その結果として、高性能化が可能となる新しいデバイス構造の開発が必要とされる。
In the HFET using the nitride semiconductor having the regrowth ohmic structure shown in FIG. 2, in order to further reduce the ohmic contact resistance, an ohmic region (source-side nitride semiconductor) in which the
図3は、上述の目的を達成するための、本発明による、再成長オーミック構造を有する窒化物半導体を用いたHFETのデバイス構造を模式的に示したものである。図3のデバイス構造においては、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体、すなわち、ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体(再成長窒化物半導体(2))が用いられており、かつ、オーミック領域の当該窒化物半導体と、ゲート電極3の下方に存在するチャネル層半導体との間に、伝導帯端の不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている組成傾斜窒化物半導体(再成長組成傾斜窒化物半導体(1))が用いられている様子が示されている。このように、ソース側窒化物半導体と窒化物チャネル層半導体との間、および、ドレイン側窒化物半導体と窒化物チャネル層半導体との間を、それぞれ、組成傾斜窒化物半導体を介して接続することによって、ソース電極2とチャネルとの間、および、ドレイン電極4とチャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消される。
FIG. 3 schematically shows a device structure of an HFET using a nitride semiconductor having a regrowth ohmic structure according to the present invention to achieve the above object. In the device structure of FIG. 3, the nitride semiconductor in the ohmic region in which the
図4は、本発明による図3の構造の作用を示すために、ソース電極2からチャネルまでのポテンシャル構造を模式的に示したもので、(a) 図2の構造において、再成長窒化物半導体5がチャネル層半導体よりもさらにバンドギャップの小さい窒化物半導体により構成された構造と、(b) 図3の構造とで、ソース電極2からチャネルまでのポテンシャル構造を比較したものである。図4には、前記(a)の場合における、再成長窒化物半導体5とチャネル層半導体との間の伝導帯不連続(すなわち、バンドギャップの不連続)が、本発明による(b)の場合には解消されている結果、ソース電極2からチャネルまでのアクセス抵抗が低減される様子が模式的に示されている。したがって、このように、図3に示される本発明によって、HFETの高性能化が可能となる。
FIG. 4 schematically shows the potential structure from the
(2)InN系オーミック構造と作用
図3に示される本発明において、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体(ソース側窒化物半導体およびドレイン側窒化物半導体(2))としては、バンドギャップの小さいInN系の窒化物半導体、すわなち、InNをはじめとする、InGaN、InAlNおよびInAlGaNを用いることが、オーミック接触抵抗を低減する上で有利である。その際には、InN系窒化物半導体の以下に記述する特徴を活用しうるように、図3の構造に特別な工夫をすることが非常に有効となる。その構造と作用を以下に説明する。
(2) InN-based ohmic structure and operation In the present invention shown in FIG. 3, the nitride semiconductor (source side nitride semiconductor and drain side nitride semiconductor (2) in the ohmic region where the
図5は、AlN、GaN、およびInNのバンド構造(伝導帯および価電子帯の位置)を、電荷中性位置(フェルミ準位に相当)に対して示したもので、AlNおよびGaNにおいては、電荷中性位置が伝導帯と価電子帯の間に存在するのに対して、InNにおいては、電荷中性位置が伝導帯よりも高い位置に存在する様子が示されている(上記非特許文献2参照)。 FIG. 5 shows the band structure of AlN, GaN, and InN (position of conduction band and valence band) with respect to the charge neutral position (corresponding to the Fermi level). In AlN and GaN, While the charge neutral position exists between the conduction band and the valence band, InN shows that the charge neutral position exists at a position higher than the conduction band. 2).
図6は、窒化物半導体の表面近傍におけるポテンシャル形状を、(a) AlN系半導体あるいはGaN系半導体、すわなち、AlN、AlGaN、あるいはGaN、の場合、および、(b) InN系半導体、すわなち、InN、InGaN、InAlN、あるいはInAlGaNにおいて、In組成が大きく、その結果、伝導帯の位置が電荷中性位置よりも低い位置に存在する場合、の2つの場合に対して示したもので、(a)のAlN系半導体あるいはGaN系半導体においては、表面近傍にエネルギー障壁が形成されているのに対して、(b)のInN系半導体においては、伝導帯の位置が電荷中性位置よりも低い位置に存在する結果、表面近傍には負のエネルギー障壁が形成される様子が示されている。したがって、(a) のAlN系半導体あるいはGaN系半導体においては、表面近傍において電子が空乏するのに対して、(b)のInN系半導体においては、表面に電子が蓄積する。実際、InNの表面においては、高電子濃度の電子が蓄積した、表面電荷蓄積層が形成されていることが実験的にも報告されている(非特許文献3参照)。したがって、InN表面近傍は、低抵抗の伝導層(表面伝導層)として活用可能である。また、当然ながら、表面電荷蓄積層の存在により、InN系半導体上に形成されたオーミック電極においては、オーミック接触抵抗も非常に小さくなる。 FIG. 6 shows the potential shape in the vicinity of the surface of the nitride semiconductor, in the case of (a) AlN-based semiconductor or GaN-based semiconductor, that is, AlN, AlGaN, or GaN, and (b) InN-based semiconductor, That is, in InN, InGaN, InAlN, or InAlGaN, the In composition is large, and as a result, the case where the conduction band exists at a position lower than the charge neutral position is shown for the two cases. In the AlN semiconductor or GaN semiconductor of (a), an energy barrier is formed near the surface, whereas in the InN semiconductor of (b), the conduction band position is higher than the charge neutral position. As a result, the negative energy barrier is formed near the surface. Therefore, in the AlN semiconductor or GaN semiconductor in (a), electrons are depleted near the surface, whereas in the InN semiconductor in (b), electrons accumulate on the surface. In fact, it has also been experimentally reported that a surface charge accumulation layer in which electrons having a high electron concentration are accumulated is formed on the surface of InN (see Non-Patent Document 3). Therefore, the vicinity of the InN surface can be used as a low-resistance conductive layer (surface conductive layer). Of course, due to the presence of the surface charge storage layer, the ohmic contact resistance of the ohmic electrode formed on the InN-based semiconductor is very small.
図7は、図3に示される本発明による構造において、ソース電極2およびドレイン電極4が形成されているオーミック領域の再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体、すわなち、InNをはじめとする、InGaN、InAlNおよびInAlGaNを用いる場合に特に有効な、再成長オーミック構造を有するHFETのデバイス構造を模式的に示したもので、図3に示される本発明による構造の特別な場合である。図7に示される本発明による構造においては、InN系半導体の表面電荷蓄積層の存在によりオーミック接触抵抗を大きく低減した上で、さらに、表面電荷蓄積層における高電子濃度の効果を活用すべく、当該のInN系半導体(2)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置の近傍(0 nm以上10 nm以下の上方)に存在する構造によって、ソース電極2からチャネルまでのアクセス抵抗を最小限にするための構造となっている様子が示されている。以下に、図7に示される構造の作用をより詳しく説明する。
7 shows an InN-based nitride semiconductor having a small band gap as the regrowth nitride semiconductor (2) in the ohmic region where the
図8は、本発明の図7に示されるように、ソース電極2およびドレイン電極4が形成されているオーミック領域の再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体が用いられている場合の、ソース電極2からチャネルまでのポテンシャル構造を模式的に示したものである。図8には、InN系半導体の表面電荷蓄積層の存在により、オーミック接触抵抗が大きく低減される様子が示されている(図4(b)と比較)。
FIG. 8 shows an InN-based nitride semiconductor having a small band gap as the regrowth nitride semiconductor (2) in the ohmic region where the
図9は、本発明の図7に示されるソース電極2からゲート電極3までの構造を拡大し、また、電子分布の様子を模式的に示したもので、InN系半導体による再成長窒化物半導体(2)の表面に高濃度の電子(表面電荷蓄積層)が分布しており、かつ、ゲート電極3の下方に存在するチャネル層半導体内の、障壁層半導体とチャネル層半導体のヘテロ界面近傍に高濃度のチャネル電子(2次元電子)が存在している様子が示されている。図9に示されるように、本発明においては、再成長InN系半導体(2)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置の近傍(0 nm以上10 nm以下の上方)に存在する構造となっており、上記の両領域での高濃度の電子分布が重なり合い、その結果、ソース電極2からチャネルまでのアクセス抵抗を最小限にするための構造となっている様子が示されている。したがって、このように、図7に示される本発明によって、ソース電極2と半導体層との間のオーミック接触抵抗を低減し、ソース電極2からチャネルまでの抵抗(アクセス抵抗)を低減することが可能となり、HFETの高性能化が可能となり、高性能の窒化物半導体HFETが実現される。
FIG. 9 is an enlarged view of the structure from the
以上で、本発明の構成とその作用がすべて示された。 As described above, the configuration and the operation of the present invention are all shown.
(3)実施の形態の効果
窒化物半導体を用いたヘテロ構造電界効果トランジスタ(Heterostructure Field Effect Transistor: HFET)において、オーミック接触抵抗を大きく低減し、同時に、ソース電極2からチャネルまでの抵抗(アクセス抵抗)を大きく低減し、その結果として、高速化および低損失化(低消費電力化)が可能となるデバイス構造によって、高性能の窒化物半導体HFETを実現するために、下記の発明が有効である。
(3) Effect of Embodiment In a heterostructure field effect transistor (HFET) using a nitride semiconductor, the ohmic contact resistance is greatly reduced, and at the same time, the resistance from the
すなわち、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体が用いられており、かつ、オーミック領域の当該窒化物半導体と、ゲート電極3の下方に存在するチャネル層半導体との間に、伝導帯端の不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造を有することを特徴とする窒化物半導体を用いたHFETを用いることによって、高性能の窒化物半導体HFETが実現される。
That is, as the nitride semiconductor in the ohmic region where the
また特に、上記の構造を有する窒化物半導体を用いたHFETにおいて、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0.46≦X≦1.0)が用いられており、かつ、当該InXGa1-XN (0.46≦X≦1.0)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在することを特徴とする、窒化物半導体を用いたHFETを用いることによって、さらに高性能の窒化物半導体HFETが実現される。
In particular, in an HFET using a nitride semiconductor having the above structure, In X Ga 1-X N (0.46 ≦ X ≦ 1.0) is used as the nitride semiconductor in the ohmic region where the
図7に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてGaN、再成長組成傾斜窒化物半導体(1)としてInX1Ga1-X1N(X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0.46≦X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nにおいては、隣接するチャネル層半導体のGaNおよび再成長窒化物半導体(2)のInX2Ga1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、InX1Ga1-X1N/GaN横方向界面においてX1=0、InX2Ga1-X2N/InX1Ga1-X1N横方向界面においてX1=X2なる設計がなされている。 In the HFET structure using the nitride semiconductor shown in FIG. 7, Al XB Ga 1-XBN (0 <XB ≦ 1.0) is used as the barrier layer semiconductor, GaN is used as the channel layer semiconductor, and the regrowth composition gradient nitride semiconductor (1) As In X1 Ga 1-X1 N (X1 is a value that continuously changes within the layer, and 0 ≦ X1 ≦ 1.0), and as a regrown nitride semiconductor (2), In X2 Ga 1-X2 N (X2 Is an HFET structure with a constant value within the range of 0.46 ≦ X2 ≦ 1.0. Here, in In X1 Ga 1-X1 N of the regrowth composition gradient nitride semiconductor (1), GaN of the adjacent channel layer semiconductor and In X2 Ga 1-X2 N of the regrowth nitride semiconductor (2) In any lateral interface, the In composition X1 is continuously changed in the layer so that no conduction band discontinuity occurs, and a composition gradient is provided. In X1 Ga 1-X1 N / GaN X1 = 0, in X2 Ga 1 -X2 N / in X1 Ga 1-X1 N X1 = X2 becomes designed laterally interface have been made in the transverse direction interface.
図10は、InXGa1-XNの伝導帯エネルギー位置のIn組成(X)依存性を示したもので、破線はGaNおよびInNの伝導帯のエネルギー位置から線形近似を用いた依存性(参考)、実線は実験によって実測された依存性であり、0.46≦X≦1.0において、InXGa1-XNの伝導帯エネルギー位置が電荷中性点のエネルギー位置よりも低い位置に存在する様子が示されており、したがって、このIn組成領域において表面電荷蓄積層が形成されることが理解できる。このことが、再成長窒化物半導体(2)のInX2Ga1-X2N において0.46≦X≦1.0なるIn組成を用いる理由である。 FIG. 10 shows the In composition (X) dependence of the conduction band energy position of In X Ga 1-X N, and the broken line shows the dependence using linear approximation from the energy position of the conduction band of GaN and InN ( Reference), the solid line is the dependence measured by experiment. When 0.46 ≦ X ≦ 1.0, the conduction band energy position of In X Ga 1-X N is lower than the energy position of the charge neutral point. Therefore, it can be understood that a surface charge accumulation layer is formed in this In composition region. This is the reason why the In composition of 0.46 ≦ X ≦ 1.0 is used in In X2 Ga 1 -X2 N of the regrown nitride semiconductor (2).
また、本実施例は、再成長窒化物半導体(2)のInX2Ga1-X2Nの表面位置(再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nの表面位置に等しい)が、ゲート電極3の下方に存在する障壁層半導体のAlXBGa1-XBNとチャネル層半導体のGaNとの間のAlXBGa1-XBN/GaNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nおよび再成長窒化物半導体(2)のInX2Ga1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。 In this example, the surface position of In X2 Ga 1-X2 N in the regrowth nitride semiconductor (2) (equal to the surface position of In X1 Ga 1-X1 N in the regrowth composition gradient nitride semiconductor (1)) ) Is less than the position of the Al XB Ga 1-XB N / GaN heterointerface between the barrier layer semiconductor Al XB Ga 1-XBN and the channel layer semiconductor GaN existing below the gate electrode 3. It is designed to exist at an upper position of 10 nm or less. This is a condition required to superimpose the electron distribution near the surface of the regrown nitride semiconductor (2) on the electron distribution of the channel electrons.When the above positional relationship is less than 0 nm, the electron distribution is This is because there is no overlap, and the electron distribution overlap becomes smaller when the thickness exceeds 10 nm. The latter condition is to supply electrons for low resistance to In X1 Ga 1-X1 N of the regrowth composition gradient nitride semiconductor (1) and In X2 Ga 1-X2 N of the regrowth nitride semiconductor (2). This is because even when doping is performed, the distribution width of high-concentration electrons near the surface is at most about 10 nm.
また、図7において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたInX1Ga1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該InX1Ga1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計値も一般に大きくなる。 Further, in FIG. 7, the magnitude relationship or ratio between the lateral layer thickness and the longitudinal layer thickness of the In X1 Ga 1 -X1 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) It can be controlled by the growth condition (regrowth condition) of the grown nitride semiconductor, and the lateral layer thickness of the In X1 Ga 1-X1 N layer is controlled to about 1-20 nm or more. It is possible. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and strain or conduction with the GaN of the channel layer When the difference in the position of the band edge is large, the design value of the lateral layer thickness generally increases.
本実施例として、図7において下記の構造を有するHFETを、下記の製造方法によって作製した。 As this example, an HFET having the following structure in FIG. 7 was produced by the following manufacturing method.
まず、基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程として、チャネル層半導体としてGaN、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N /GaNヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。 First, as a growth process for forming a laminated structure including a nitride channel layer semiconductor and a nitride barrier layer semiconductor as parts on a substrate by an epitaxial crystal growth method, GaN as a channel layer semiconductor and a layer thickness of 10 nm as a barrier layer semiconductor of Al 0.4 Ga 0.6 N Al 0.4 Ga 0.6 N / GaN heterostructures using, MBE method (MBE: Molecular Beam epitaxy) or MOVPE method (MOVPE: Metal Organic Vapor Phase epitaxy ) sapphire substrate by a crystal growth method such as I grew up.
次に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程として、ソース電極およびドレイン電極が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚40 nmのGaNをドライ・エッチング法により削除した。 Next, as an etching process in which the portion of the stacked structure at the position where the composition-graded nitride semiconductor, the source-side nitride semiconductor, and the drain-side nitride semiconductor are formed is removed by a dry etching method, the source electrode and the drain electrode are Al 0.4 Ga 0.6 N with a layer thickness of 10 nm in the ohmic region to be formed and GaN with a layer thickness of 40 nm below the layer were removed by dry etching.
次に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程として、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0、最終In組成1.0なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極の下方に存在するAl0.4Ga0.6NとGaNとの間のAl0.4Ga0.6N/GaNヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図7の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が220 GHzなる優れた高周波特性が実現された。 Next, as a regrowth process for forming a composition-graded nitride semiconductor, a source-side nitride semiconductor, and a drain-side nitride semiconductor by an epitaxial crystal growth method, a composition-graded InGaN with a vertical layer thickness of 10 nm is used as an initial In composition 0, Re-growth was performed by a crystal growth method such as MBE method or MOVPE method as a compositionally-graded InGaN layer having a linear change with a final In composition of 1.0. Under the crystal growth conditions at this time, the lateral layer thickness of the composition gradient InGaN layer was 5 nm. Subsequent to the regrowth of the composition gradient InGaN layer, InN having a vertical layer thickness of 22 nm was regrown by the same crystal growth method. As a result, the InN surface position is 2 nm above the position of the Al 0.4 Ga 0.6 N / GaN heterointerface between Al 0.4 Ga 0.6 N and GaN existing below the gate electrode. became. Here, during the regrowth of the composition-graded InGaN layer and InN layer, Si doping at a concentration of 1 × 10 19 cm −3 was performed as an electron supply for reducing the resistance. After the re-growth, an HFET having the structure shown in FIG. 7 was manufactured by a normal method for manufacturing an HFET. As a result, an excellent high frequency characteristic with a cutoff frequency of 220 GHz was realized in a device having a gate length of 0.05 μm.
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0.46≦X≦1.0)が用いられており、かつ、当該InXGa1-XN (0.46≦X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有し、かつ、当該InXGa1-XN (0.46≦X≦1.0)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図7に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体GaNのそれよりも大きい、という条件のもとで、AlN/GaNの他、InAlN/GaN、InAlGaN/GaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, AlGaN is used as the barrier layer semiconductor and GaN is used as the channel layer semiconductor. However, AlN, InAlN, and InAlGaN are used as the barrier layer semiconductor, and the band gap of the barrier layer semiconductor is the channel layer semiconductor GaN. FIG. 7 also shows the case where a barrier layer semiconductor / channel layer semiconductor heterostructure of InAlN / GaN and InAlGaN / GaN is formed in addition to AlN / GaN under the condition that it is larger than the above. All structures having the above-described features according to the present invention are within the scope of the present invention.
また、本実施例においては、図7に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 7, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)) inserted, all the structures having the above-described features according to the present invention shown in FIG. 7 are within the scope of the present invention. It is.
実施例1でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてAlXCGa1-XCN(0<XC<1.0)を用いた構造。すなわち、図7に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてAlXCGa1-XCN(0<XC<1.0、XC<XB)、再成長組成傾斜窒化物半導体(1)としてAlX11Ga1-X11N /InX12Ga1-X12N(X11およびX12は当該層内で連続的に変化する値で0≦X11, X12≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0.46≦X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N/InX12Ga1-X12Nにおいては、隣接するチャネル層半導体のAlXCGa1-XCNおよび再成長窒化物半導体層(2)のInX2Ga1-X2N とのいずれの横方向界面においても、また、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N/InX12Ga1-X12N界面においても、伝導帯の不連続が生じないようにAl組成X11およびIn組成X12が当該層内で連続的に変化させられて組成傾斜が設けられており、AlX11Ga1-X11N/AlXCGa1-XCN横方向界面においてX11=XC、InX2Ga1-X2N/InX12Ga1-X12N横方向界面においてX12=X2、また、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N /InX12Ga1-X12N界面においてX11=X12=0なる設計がなされている。またここで、再成長窒化物半導体層2のInX2Ga1-X2N において0.46≦X≦1.0なるIn組成を用いる理由は、実施例1と全く同様であり、その内容は図10に示されている。
A structure using Al XC Ga 1-XCN (0 <XC <1.0) as the channel layer semiconductor instead of GaN used as the channel layer semiconductor in Example 1. That is, in the HFET structure using the nitride semiconductor shown in FIG. 7, Al XB Ga 1-XBN (0 <XB ≦ 1.0) is used as the barrier layer semiconductor, and Al XC Ga 1-XCN (0 < X is used as the channel layer semiconductor). XC <1.0, XC <XB), Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N (X11 and X12 are values that change continuously in the layer) as regrown composition graded nitride semiconductor (1) In the range of 0 ≦ X11, X12 ≦ 1.0), In X2 Ga 1-X2 N as the regrown nitride semiconductor (2) (X2 is a constant value within the range of 0.46 ≦ X2 ≦ 1.0) HFET structure. Here, in Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N of the regrowth composition graded nitride semiconductor (1), Al XC Ga 1-XCN and the regrowth nitride of the adjacent channel layer semiconductor Al X11 Ga 1-X11 N / In X12 Ga 1-X12 of the regrowth composition graded nitride semiconductor (1) at any lateral interface with the In X2 Ga 1-X2 N of the semiconductor layer (2) Also at the N interface, the Al composition X11 and the In composition X12 are continuously changed in the layer so as not to cause a conduction band discontinuity, and a composition gradient is provided, and Al X11 Ga 1-X11 N / Al XC Ga 1-XC X11 = XC at the N lateral interface, In X2 Ga 1-X2 N / In X12 Ga 1-X12 N X12 = X2 at the lateral interface, and regrowth composition gradient nitride semiconductor (1) In this case, X11 = X12 = 0 is designed at the Al X11 Ga 1 -X11 N / In X12 Ga 1 -X12 N interface. Here, the reason why the In composition of 0.46 ≦ X ≦ 1.0 is used in In X2 Ga 1 -X2 N of the regrowth
また、本実施例は、再成長窒化物半導体(2)のInX2Ga1-X2Nの表面位置(再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nの表面位置に等しい)が、ゲート電極3の下方に存在する障壁層半導体のAlXBGa1-XBNとチャネル層半導体のAlXCGa1-XCNとの間のAlXBGa1-XBN/AlXCGa1-XCNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N/InX12Ga1-X12Nおよび再成長窒化物半導体(2)のInX2Ga1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。 In this example, the surface position of In X2 Ga 1-X2 N in the regrowth nitride semiconductor (2) (equal to the surface position of In X1 Ga 1-X1 N in the regrowth composition gradient nitride semiconductor (1)) ) Between the barrier layer semiconductor Al XB Ga 1 -XB N and the channel layer semiconductor Al XC Ga 1 -XCN existing below the gate electrode 3, but Al XB Ga 1 -XB N / Al XC Ga 1 It is designed to exist at an upper position of 0 nm or more and 10 nm or less than the position of the -XCN hetero interface. This is a condition required to superimpose the electron distribution near the surface of the regrown nitride semiconductor (2) on the electron distribution of the channel electrons.When the above positional relationship is less than 0 nm, the electron distribution is This is because there is no overlap, and the electron distribution overlap becomes smaller when the thickness exceeds 10 nm. The latter condition is that Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N of regrowth composition graded nitride semiconductor (1) and In X2 Ga 1-X2 N of regrowth nitride semiconductor (2), This is due to the fact that the distribution width of high-concentration electrons in the vicinity of the surface is only about 10 nm even when doping is performed as an electron supply for resistance reduction.
また、図7において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたAlX11Ga1-X11N/InX12Ga1-X12N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該AlX11Ga1-X11N/InX12Ga1-X12N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のAlXCGa1-XCNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。 In FIG. 7, the lateral layer thickness and the longitudinal layer thickness of the Al X11 Ga 1 -X11 N / In X12 Ga 1 -X12 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) are shown. The magnitude relation or ratio can be controlled by the deposition condition (regrowth condition) of the regrowth composition gradient nitride semiconductor, and the lateral relationship of the Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N layer can be controlled. It is possible to control the directional layer thickness to a layer thickness of about 1-20 nm or more. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and the Al XC Ga 1 -XCN of the channel layer If the distortion or the difference in the conduction band edge position is large, the lateral layer thickness design is also generally large.
本実施例として、図7において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例1と同様に、請求項3に記載の成長工程、エッチング工程および再成長工程が用いられている。 As this example, an HFET having the following structure in FIG. 7 was produced by the following manufacturing method. Also in this case, like the first embodiment, the growth process, the etching process, and the regrowth process described in claim 3 are used.
まず、チャネル層半導体としてAl0.1Ga0.9N、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N/Al0.1Ga0.9Nヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極2およびドレイン電極4が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚40 nmのAl0.1Ga0.9Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜AlX11Ga1-X11N/InX12Ga1-X12N層を、初期Al組成0.1、最終Al組成0なる線形変化の5 nm組成傾斜AlGaN層、および、初期In組成0、最終In組成1.0なる線形変化の5 nm組成傾斜InGaN層、として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜AlGaN/InGaN層の横方向層厚は5 nmであった。前記の組成傾斜AlGaN/InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極3の下方に存在するAl0.4Ga0.6NとGaNとの間のAl0.4Ga0.6N/ Al0.1Ga0.9Nヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜AlGaN/InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図7の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が180 GHzなる優れた高周波特性が実現された。
First, an Al 0.4 Ga 0.6 N / Al 0.1 Ga 0.9 N heterostructure using Al 0.1 Ga 0.9 N as a channel layer semiconductor and Al 0.4 Ga 0.6 N with a thickness of 10 nm as a barrier layer semiconductor is fabricated by MBE (MBE: Molecular The crystal was grown on a sapphire substrate by a crystal growth method such as Beam Epitaxy or MOVPE (MOVPE: Metal Organic Vapor Phase Epitaxy). Next, Al 0.4 Ga 0.6 N with a layer thickness of 10 nm and Al 0.1 Ga 0.9 N with a layer thickness of 40 nm below the ohmic region where the
チャネル層にAlGaNが用いられた本実施例2を、チャネル層にGaNが用いられた実施例1と比較すると、高周波特性においては実施例1よりも劣るものの、阻止耐圧が20%増大する、という有利な点が、本実施例2において確認された。 Compared to Example 1 in which AlGaN is used for the channel layer and Example 1 in which GaN is used for the channel layer, although the high frequency characteristics are inferior to Example 1, the blocking withstand voltage is increased by 20%. Advantages were confirmed in Example 2.
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0.46≦X≦1.0)が用いられており、かつ、当該InXGa1-XN (0.46≦X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有し、かつ、当該InXGa1-XN (0.46≦X≦1.0)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図7に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてAlGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体AlGaNのそれよりも大きい、という条件のもとで、AlN/AlGaNの他、InAlN/AlGaN、InAlGaN/AlGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, AlGaN is used as the barrier layer semiconductor and AlGaN is used as the channel layer semiconductor. However, AlN, InAlN, and InAlGaN are used as the barrier layer semiconductor, and the band gap of the barrier layer semiconductor is AlGaN. FIG. 7 also shows a case where a barrier layer semiconductor / channel layer semiconductor heterostructure of InAlN / AlGaN and InAlGaN / AlGaN is formed in addition to AlN / AlGaN under the condition that it is larger than that of All structures having the above-described features according to the present invention are within the scope of the present invention.
また、本実施例においては、図7に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 7, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)) inserted, all the structures having the above-described features according to the present invention shown in FIG. 7 are within the scope of the present invention. It is.
実施例1でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてInXCGa1-XCN(0<XC≦1.0)を用いた構造。すなわち、図7に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてInXCGa1-XCN(0<XC≦1.0)、再成長組成傾斜窒化物半導体(1)としてInX1Ga1-X1N(X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0.46≦X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nにおいては、隣接するチャネル層半導体のInXCGa1-XCNおよび再成長窒化物半導体層2のInX2Ga1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、InX1Ga1-X1N/InXCGa1-XCN横方向界面においてX1=XC、InX2Ga1-X2N/InX1Ga1-X1N横方向界面においてX1=X2なる設計がなされている。またここで、再成長窒化物半導体層2のInX2Ga1-X2N において0.46≦X≦1.0なるIn組成を用いる理由は、実施例1と全く同様であり、その内容は図10に示されている。
A structure using In XC Ga 1-XCN (0 <XC ≦ 1.0) as a channel layer semiconductor instead of GaN used as a channel layer semiconductor in Example 1. That is, in the HFET structure using the nitride semiconductor shown in FIG. 7, Al XB Ga 1-XBN (0 <XB ≦ 1.0) is used as the barrier layer semiconductor, and In XC Ga 1-XCN (0 < X ) is used as the channel layer semiconductor. XC ≦ 1.0), In X1 Ga 1-X1 N as regrown composition graded nitride semiconductor (1) (X1 is a value that continuously changes in the layer, and 0 ≦ X1 ≦ 1.0), regrown nitriding HFET structure with In X2 Ga 1-X2 N (X2 is a constant value within the range of 0.46 ≦ X2 ≦ 1.0) as the physical semiconductor (2). Here, in In X1 Ga 1 -X1 N of the regrowth composition gradient nitride semiconductor (1), In XC Ga 1 -XCN of the adjacent channel layer semiconductor and In X2 Ga 1 of the regrowth
また、本実施例は、再成長窒化物半導体(2)のInX2Ga1-X2Nの表面位置(再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nの表面位置に等しい)が、ゲート電極3の下方に存在する障壁層半導体のAlXBGa1-XBNとチャネル層半導体のInXCGa1-XCNとの間のAlXBGa1-XBN/InXCGa1-XCNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nおよび再成長窒化物半導体(2)のInX2Ga1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。 In this example, the surface position of In X2 Ga 1-X2 N in the regrowth nitride semiconductor (2) (equal to the surface position of In X1 Ga 1-X1 N in the regrowth composition gradient nitride semiconductor (1)) ) Between the barrier layer semiconductor Al XB Ga 1-XB N and the channel layer semiconductor In XC Ga 1-XC N existing below the gate electrode 3, but Al XB Ga 1-XB N / In XC Ga 1 It is designed to exist at an upper position of 0 nm or more and 10 nm or less than the position of the -XCN hetero interface. This is a condition required to superimpose the electron distribution near the surface of the regrown nitride semiconductor (2) on the electron distribution of the channel electrons.When the above positional relationship is less than 0 nm, the electron distribution is This is because there is no overlap, and the electron distribution overlap becomes smaller when the thickness exceeds 10 nm. The latter condition is to supply electrons for low resistance to In X1 Ga 1-X1 N of the regrowth composition gradient nitride semiconductor (1) and In X2 Ga 1-X2 N of the regrowth nitride semiconductor (2). This is because even when doping is performed, the distribution width of high-concentration electrons near the surface is at most about 10 nm.
また、図7において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたInX1Ga1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該InX1Ga1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のInGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。 Further, in FIG. 7, the magnitude relationship or ratio between the lateral layer thickness and the longitudinal layer thickness of the In X1 Ga 1 -X1 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) It can be controlled by the growth composition gradient nitride semiconductor deposition conditions (regrowth conditions), and the lateral thickness of the In X1 Ga 1-X1 N layer is set to about 1-20 nm or more. It is possible to control. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and strain or conduction with the InGaN of the channel layer is large. If the band edge position is significantly different, the lateral layer thickness design is generally larger.
本実施例として、図7において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例1と同様に、請求項3に記載の成長工程、エッチング工程および再成長工程が用いられている。 As this example, an HFET having the following structure in FIG. 7 was produced by the following manufacturing method. Also in this case, like the first embodiment, the growth process, the etching process, and the regrowth process described in claim 3 are used.
まず、チャネル層半導体としてIn0.4Ga0.6N、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N/In0.2Ga0.8Nヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極2およびドレイン電極4が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚40 nmのIn0.2Ga0.8Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0.2、最終In組成1.0なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極3の下方に存在するAl0.4Ga0.6NとIn0.2Ga0.8Nとの間のAl0.4Ga0.6N/In0.2Ga0.8Nヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図7の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が240 GHzなる優れた高周波特性が実現された。
First, an Al 0.4 Ga 0.6 N / In 0.2 Ga 0.8 N heterostructure using In 0.4 Ga 0.6 N as a channel layer semiconductor and Al 0.4 Ga 0.6 N with a thickness of 10 nm as a barrier layer semiconductor is fabricated by MBE (MBE: Molecular The crystal was grown on a sapphire substrate by a crystal growth method such as Beam Epitaxy or MOVPE (MOVPE: Metal Organic Vapor Phase Epitaxy). Next, Al 0.4 Ga 0.6 N with a layer thickness of 10 nm and In 0.2 Ga 0.8 N with a layer thickness of 40 nm below the ohmic region where the
チャネル層にInGaNが用いられた本実施例3を、チャネル層にGaNが用いられた実施例1と比較すると、本実施例3においては結晶成長条件のより厳密な制御が必要とされるという不利な点が存在するものの、高周波特性においては実施例1よりも優れているという有利な点が確認された。 Compared with Example 1 in which InGaN is used for the channel layer and Example 1 in which GaN is used for the channel layer, this Example 3 has the disadvantage that stricter control of crystal growth conditions is required. However, it was confirmed that the high frequency characteristic was superior to that of Example 1.
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0.46≦X≦1.0)が用いられており、かつ、当該InXGa1-XN (0.46≦X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有し、かつ、当該InXGa1-XN (0.46≦X≦1.0)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図7に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてInGaNが用いられているが、障壁層半導体としてAlN、AlGaN、GaN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体InGaNのそれよりも大きい、という条件のもとで、AlN/InGaN、AlGaN/InGaN、GaN/InGaN、InGaN/InGaN、InAlN/InGaN、InAlGaN/InGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this example, AlGaN is used as the barrier layer semiconductor and InGaN is used as the channel layer semiconductor. However, the band gap of the barrier layer semiconductor is increased by using AlN, AlGaN, GaN, InAlN, and InAlGaN as the barrier layer semiconductor. Barrier layer semiconductor / channel layer semiconductor heterogeneous AlN / InGaN, AlGaN / InGaN, GaN / InGaN, InGaN / InGaN, InAlN / InGaN, InAlGaN / InGaN under the condition that it is larger than that of channel layer semiconductor InGaN Even if the structure is constructed, all structures having the above-described features according to the present invention shown in FIG. 7 are within the scope of the present invention.
また、本実施例においては、図7に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図7に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 7, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)) inserted, all the structures having the above-described features according to the present invention shown in FIG. 7 are within the scope of the present invention. It is.
実施例1をその特別な場合として含む下記の構造。すなわち、図3に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてGaN、再成長組成傾斜窒化物半導体(1)としてInX1Ga1-X1N(X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0<X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nにおいては、隣接するチャネル層半導体のGaNおよび再成長窒化物半導体層2のInX2Ga1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、InX1Ga1-X1N/GaN横方向界面においてX1=0、InX2Ga1-X2N/InX1Ga1-X1N横方向界面においてX1=X2なる設計がなされている。
The following structure comprising Example 1 as its special case. That is, in the HFET structure using the nitride semiconductor shown in FIG. 3, Al XB Ga 1-XBN (0 <XB ≦ 1.0) is used as the barrier layer semiconductor, GaN is used as the channel layer semiconductor, and the regrowth composition gradient nitride semiconductor ( 1) In X1 Ga 1-X1 N (X1 is a value that continuously changes within the layer, and 0 ≦ X1 ≦ 1.0), and regrowth nitride semiconductor (2) In X2 Ga 1-X2 N (X2 is a constant value within the layer, and 0 <X2 ≦ 1.0) HFET structure. Here, in In X1 Ga 1 -X1 N of the regrowth composition graded nitride semiconductor (1), either GaN of the adjacent channel layer semiconductor or In X2 Ga 1 -X2 N of the regrowth
また、図3において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたInX1Ga1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該InX1Ga1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。 Further, in FIG. 3, the magnitude relationship or ratio between the lateral layer thickness and the longitudinal layer thickness of the In X1 Ga 1 -X1 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) It can be controlled by the growth composition gradient nitride semiconductor deposition conditions (regrowth conditions), and the lateral thickness of the In X1 Ga 1-X1 N layer is set to about 1-20 nm or more. It is possible to control. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and strain or conduction with the GaN of the channel layer If the band edge position is significantly different, the lateral layer thickness design is generally larger.
本実施例として、図3において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例1と同様に、請求項3に記載の成長工程、エッチング工程および再成長工程が用いられている。 As this example, an HFET having the following structure in FIG. 3 was produced by the following manufacturing method. Also in this case, like the first embodiment, the growth process, the etching process, and the regrowth process described in claim 3 are used.
まず、チャネル層半導体としてGaN、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N /GaNヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極2およびドレイン電極4が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚20 nmのGaNをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0、最終In組成0.4なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚30 nmのIn0.4Ga0.6Nを同様の結晶成長法によって再成長を行った。その結果、In0.4Ga0.6Nの表面位置は、ゲート電極3の下方に存在するAl0.4Ga0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびIn0.4Ga0.6N層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図3の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が200 GHzなる優れた高周波特性が実現された。
First, an Al 0.4 Ga 0.6 N / GaN heterostructure using GaN as the channel layer semiconductor and Al 0.4 Ga 0.6 N with a thickness of 10 nm as the barrier layer semiconductor is fabricated by MBE (MBE: Molecular Beam Epitaxy) or MOVPE (MOVPE) : Grown on sapphire substrate by crystal growth method such as Metal Organic Vapor Phase Epitaxy). Next, after removing Al 0.4 Ga 0.6 N having a layer thickness of 10 nm and GaN having a layer thickness of 20 nm below the ohmic region in which the
ソース電極2およびドレイン電極4を形成するオーミック領域の窒化物半導体層にIn0.4Ga0.6Nが用いられた本実施例4を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例1と比較すると、高周波特性においては実施例1よりも劣るという不利な点が存在するものの、本実施例4においては、実施例1で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。
Example 4 in which In 0.4 Ga 0.6 N was used for the nitride semiconductor layer in the ohmic region for forming the
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0<X≦1.0)が用いられており、かつ、当該InXGa1-XN (0<X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体GaNのそれよりも大きい、という条件のもとで、AlN/GaNの他、InAlN/GaN、InAlGaN/GaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, AlGaN is used as the barrier layer semiconductor and GaN is used as the channel layer semiconductor. However, AlN, InAlN, and InAlGaN are used as the barrier layer semiconductor, and the band gap of the barrier layer semiconductor is the channel layer semiconductor GaN. In addition to AlN / GaN, a barrier layer semiconductor / channel layer semiconductor heterostructure consisting of InAlN / GaN and InAlGaN / GaN is also shown in FIG. All structures having the above-described features according to the present invention are within the scope of the present invention.
また、本実施例においては、図3に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 3, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the inserted so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)), all the structures having the above-described features according to the present invention shown in FIG. 3 are all within the scope of the present invention. It is.
実施例2をその特別な場合として含む下記の構造で、実施例4でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてAlXCGa1-XCN(0<XC<1.0)を用いた構造。すなわち、図3に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてAlXCGa1-XCN(0<XC<1.0、XC<XB)、再成長組成傾斜窒化物半導体(1)としてAlX11Ga1-X11N /InX12Ga1-X12N(X11およびX12は当該層内で連続的に変化する値で0≦X11, X12≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0≦X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N/InX12Ga1-X12Nにおいては、隣接するチャネル層半導体のAlXCGa1-XCNおよび再成長窒化物半導体層2のInX2Ga1-X2N とのいずれの横方向界面においても、また、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N/InX12Ga1-X12N界面においても、伝導帯の不連続が生じないようにAl組成X11およびIn組成X12が当該層内で連続的に変化させられて組成傾斜が設けられており、AlX11Ga1-X11N/AlXCGa1-XCN横方向界面においてX11=XC、InX2Ga1-X2N/InX12Ga1-X12N横方向界面においてX12=X2、また、再成長組成傾斜窒化物半導体(1)のAlX11Ga1-X11N /InX12Ga1-X12N界面においてX11=X12=0なる設計がなされている。
In the following structure including Example 2 as a special case, Al XC Ga 1-XCN (0 <XC <1.0) is used as the channel layer semiconductor instead of GaN used as the channel layer semiconductor in Example 4. Structure using. That is, in the HFET structure using the nitride semiconductor shown in FIG. 3, Al XB Ga 1-XBN (0 <XB ≦ 1.0) as the barrier layer semiconductor and Al XC Ga 1-XCN (0 < XC <1.0, XC <XB), Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N (X11 and X12 are values that vary continuously in the layer) In the range of 0 ≦ X11, X12 ≦ 1.0), In X2 Ga 1-X2 N as the regrown nitride semiconductor (2) (X2 is a constant value within the range 0 ≦ X2 ≦ 1.0) HFET structure. Here, in Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N of the regrowth composition graded nitride semiconductor (1), Al XC Ga 1-XCN and the regrowth nitride of the adjacent channel layer semiconductor At any lateral interface of the
また、図3において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたAlX11Ga1-X11N/InX12Ga1-X12N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該AlX11Ga1-X11N/InX12Ga1-X12N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のAlXCGa1-XCNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。 In FIG. 3, the lateral layer thickness and the longitudinal layer thickness of the Al X11 Ga 1 -X11 N / In X12 Ga 1 -X12 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) are shown. The magnitude relation or ratio can be controlled by the deposition condition (regrowth condition) of the regrowth composition gradient nitride semiconductor, and the lateral relationship of the Al X11 Ga 1-X11 N / In X12 Ga 1-X12 N layer can be controlled. It is possible to control the directional layer thickness to a layer thickness of about 1-20 nm or more. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and the Al XC Ga 1 -XCN of the channel layer If the distortion or the difference in the conduction band edge position is large, the lateral layer thickness design is also generally large.
本実施例として、図3において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例1と同様に、請求項3に記載の成長工程、エッチング工程および再成長工程が用いられている。 As this example, an HFET having the following structure in FIG. 3 was produced by the following manufacturing method. Also in this case, like the first embodiment, the growth process, the etching process, and the regrowth process described in claim 3 are used.
まず、チャネル層半導体としてAl0.1Ga0.9N、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N/Al0.1Ga0.9Nヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極2およびドレイン電極4が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚20 nmのAl0.1Ga0.9Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜AlX11Ga1-X11N/InX12Ga1-X12N層を、初期Al組成0.1、最終Al組成0なる線形変化の5 nm組成傾斜AlGaN層、および、初期In組成0、最終In組成0.4なる線形変化の5 nm組成傾斜InGaN層、として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜AlGaN/InGaN層の横方向層厚は5 nmであった。前記の組成傾斜AlGaN/InGaN層の再成長に引き続き、縦方向層厚30 nmのIn0.4Ga0.6Nを同様の結晶成長法によって再成長を行った。その結果、In0.4Ga0.6Nの表面位置は、ゲート電極3の下方に存在するAl0.4Ga0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜AlGaN/InGaN層およびIn0.4Ga0.6N層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図7の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が160 GHzなる優れた高周波特性が実現された。
First, an Al 0.4 Ga 0.6 N / Al 0.1 Ga 0.9 N heterostructure using Al 0.1 Ga 0.9 N as a channel layer semiconductor and Al 0.4 Ga 0.6 N with a thickness of 10 nm as a barrier layer semiconductor is fabricated by MBE (MBE: Molecular The crystal was grown on a sapphire substrate by a crystal growth method such as Beam Epitaxy or MOVPE (MOVPE: Metal Organic Vapor Phase Epitaxy). Next, Al 0.4 Ga 0.6 N having a layer thickness of 10 nm and Al 0.1 Ga 0.9 N having a layer thickness of 20 nm below the ohmic region where the
ソース電極2およびドレイン電極4を形成するオーミック領域の窒化物半導体層にIn0.4Ga0.6Nが用いられた本実施例5を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例2と比較すると、高周波特性においては実施例2よりも劣るという不利な点が存在するものの、本実施例5においては、実施例2で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。
Example 5 in which In 0.4 Ga 0.6 N was used for the nitride semiconductor layer in the ohmic region for forming the
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0≦X≦1.0)が用いられており、かつ、当該InXGa1-XN (0≦X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてAlGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体AlGaNのそれよりも大きい、という条件のもとで、AlN/AlGaNの他、InAlN/AlGaN、InAlGaN/AlGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, AlGaN is used as the barrier layer semiconductor and AlGaN is used as the channel layer semiconductor. However, AlN, InAlN, and InAlGaN are used as the barrier layer semiconductor, and the band gap of the barrier layer semiconductor is AlGaN. In addition to AlN / AlGaN, a barrier layer semiconductor / channel layer semiconductor heterostructure consisting of InAlN / AlGaN and InAlGaN / AlGaN is also shown in FIG. All structures having the above-described features according to the present invention are within the scope of the present invention.
また、本実施例においては、図3に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 3, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the inserted so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)), all the structures having the above-described features according to the present invention shown in FIG. 3 are all within the scope of the present invention. It is.
実施例3をその特別な場合として含む下記の構造で、実施例4でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてInXCGa1-XCN(0<XC≦1.0)を用いた構造。すなわち、図3に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAlXBGa1-XBN(0<XB≦1.0)、チャネル層半導体としてInXCGa1-XCN(0<XC≦1.0)、再成長組成傾斜窒化物半導体(1)としてInX1Ga1-X1N(X1は当該層内で連続的に変化する値で0<X1≦1.0の範囲内)、再成長窒化物半導体(2)としてInX2Ga1-X2N(X2は当該層内で一定値で0<X2≦1.0の範囲内)としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のInX1Ga1-X1Nにおいては、隣接するチャネル層半導体のInXCGa1-XCNおよび再成長窒化物半導体層2のInX2Ga1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、InX1Ga1-X1N/InXCGa1-XCN横方向界面においてX1=XC、InX2Ga1-X2N/InX1Ga1-X1N横方向界面においてX1=X2なる設計がなされている。
In XC Ga 1-XCN (0 <XC ≦ 1.0) as a channel layer semiconductor, instead of GaN used as a channel layer semiconductor in Example 4 with the following structure including Example 3 as its special case Structure using. That is, in the HFET structure using the nitride semiconductor shown in FIG. 3, Al XB Ga 1-XBN (0 <XB ≦ 1.0) is used as the barrier layer semiconductor, and In XC Ga 1-XCN (0 < X ) is used as the channel layer semiconductor. XC ≦ 1.0), In X1 Ga 1-X1 N as regrowth composition graded nitride semiconductor (1) (X1 is a value that continuously changes in the layer, and 0 <X1 ≦ 1.0), regrowth nitridation HFET structure with In X2 Ga 1-X2 N (X2 is a constant value within the range of 0 <X2 ≦ 1.0) as the physical semiconductor (2). Here, in In X1 Ga 1 -X1 N of the regrowth composition gradient nitride semiconductor (1), In XC Ga 1 -XCN of the adjacent channel layer semiconductor and In X2 Ga 1 of the regrowth
また、図3において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたInX1Ga1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件(再成長条件)によって制御することが可能であり、当該InX1Ga1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のInX2Ga1-X2NのIn組成X2が大きく、チャネル層のInGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。 Further, in FIG. 3, the magnitude relationship or ratio between the lateral layer thickness and the longitudinal layer thickness of the In X1 Ga 1 -X1 N layer subjected to the composition gradient of the regrowth composition gradient nitride semiconductor (1) It can be controlled by the growth composition gradient nitride semiconductor deposition conditions (regrowth conditions), and the lateral thickness of the In X1 Ga 1-X1 N layer is set to about 1-20 nm or more. It is possible to control. Here, the lateral layer thickness of the composition gradient layer is such that the In composition X2 of In X2 Ga 1 -X2 N of the regrowth nitride semiconductor (2) is large, and strain or conduction with the InGaN of the channel layer is large. If the band edge position is significantly different, the lateral layer thickness design is generally larger.
本実施例として、図3において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例1と同様に、請求項3に記載の成長工程、エッチング工程および再成長工程が用いられている。 As this example, an HFET having the following structure in FIG. 3 was produced by the following manufacturing method. Also in this case, like the first embodiment, the growth process, the etching process, and the regrowth process described in claim 3 are used.
まず、チャネル層半導体としてIn0.4Ga0.6N、障壁層半導体として層厚10 nmのAl0.4Ga0.6Nを用いたAl0.4Ga0.6N/In0.2Ga0.8Nヘテロ構造を、MBE法(MBE: Molecular Beam Epitaxy)あるいはMOVPE法(MOVPE: Metal Organic Vapor Phase Epitaxy)等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極2およびドレイン電極4が形成されるオーミック領域の層厚10 nmのAl0.4Ga0.6Nおよびその下方の層厚20 nmのIn0.2Ga0.8Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0.2、最終In組成0.4なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚30 nmのIn0.4Ga0.6Nを同様の結晶成長法によって再成長を行った。その結果、In0.4Ga0.6Nの表面位置は、ゲート電極3の下方に存在するAl0.4Ga0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびIn0.4Ga0.6N層の再成長の際には、低抵抗化のための電子供給として1×1019 cm-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図7の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が220 GHzなる優れた高周波特性が実現された。
First, an Al 0.4 Ga 0.6 N / In 0.2 Ga 0.8 N heterostructure using In 0.4 Ga 0.6 N as a channel layer semiconductor and Al 0.4 Ga 0.6 N with a thickness of 10 nm as a barrier layer semiconductor is fabricated by MBE (MBE: Molecular The crystal was grown on a sapphire substrate by a crystal growth method such as Beam Epitaxy or MOVPE (MOVPE: Metal Organic Vapor Phase Epitaxy). Next, Al 0.4 Ga 0.6 N with a layer thickness of 10 nm and In 0.2 Ga 0.8 N with a layer thickness of 20 nm below the ohmic region where the
ソース電極2およびドレイン電極4を形成するオーミック領域の窒化物半導体層にIn0.4Ga0.6Nが用いられた本実施例6を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例3と比較すると、高周波特性においては実施例3よりも劣るという不利な点が存在するものの、本実施例6においては、実施例3で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。
Example 6 in which In 0.4 Ga 0.6 N was used for the nitride semiconductor layer in the ohmic region for forming the
ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極2およびドレイン電極4が形成されているオーミック領域の窒化物半導体としてInXGa1-XN (0<X≦1.0)が用いられており、かつ、当該InXGa1-XN (0<X≦1.0)と、ゲート電極3の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造(組成傾斜層)を有し、かつ、当該InXGa1-XN (0<X≦1.0)の表面位置が、ゲート電極3の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図7に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴有する構造は、本発明の範囲内である。
Here, the heterostructure composed of the channel layer semiconductor and the barrier layer semiconductor of this embodiment is not only on the sapphire substrate, but also on the SiC (silicon carbide) substrate or Si (silicon) substrate, or on these substrates. The
また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてInGaNが用いられているが、障壁層半導体としてAlN、AlGaN、GaN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体InGaNのそれよりも大きい、という条件のもとで、AlN/InGaN、AlGaN/InGaN、GaN/InGaN、InGaN/InGaN、InAlN/InGaN、InAlGaN/InGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this example, AlGaN is used as the barrier layer semiconductor and InGaN is used as the channel layer semiconductor. However, the band gap of the barrier layer semiconductor is increased by using AlN, AlGaN, GaN, InAlN, and InAlGaN as the barrier layer semiconductor. Barrier layer semiconductor / channel layer semiconductor heterogeneous AlN / InGaN, AlGaN / InGaN, GaN / InGaN, InGaN / InGaN, InAlN / InGaN, InAlGaN / InGaN under the condition that it is larger than that of channel layer semiconductor InGaN Even if the structure is constructed, all structures having the above-described features according to the present invention shown in FIG. 3 are within the scope of the present invention.
また、本実施例においては、図3に示されるように、ゲート電極3が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極3と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造(すなわちMIS構造(MIS: Metal-Insulator-Semiconductor))であっても、図3に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。 In this embodiment, as shown in FIG. 3, the gate electrode 3 is formed immediately above the barrier layer semiconductor layer. However, as a device structure, an insulating film is formed between the gate electrode 3 and the barrier layer semiconductor. Even the inserted so-called insulated gate structure (that is, MIS structure (MIS: Metal-Insulator-Semiconductor)), all the structures having the above-described features according to the present invention shown in FIG. 3 are all within the scope of the present invention. It is.
1:障壁層半導体/チャネル層半導体へテロ構造、2:ソース電極、3:ゲート電極、4:ドレイン電極、5:再成長窒化物半導体。 1: barrier layer semiconductor / channel layer semiconductor heterostructure, 2: source electrode, 3: gate electrode, 4: drain electrode, 5: regrown nitride semiconductor.
Claims (3)
ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体のバンドギャップが、チャネルを形成する窒化物チャネル層半導体のバンドギャップよりも小さく、かつ、
前記ソース側窒化物半導体と前記窒化物チャネル層半導体との間、および、前記ドレイン側窒化物半導体と前記窒化物チャネル層半導体との間を、それぞれ、組成が連続的に変化する組成傾斜窒化物半導体を介して接続することによって、前記ソース電極と前記チャネルとの間、および、前記ドレイン電極と前記チャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消されていることを特徴とする半導体装置。 In a semiconductor device which is a heterostructure field effect transistor using a nitride semiconductor,
The band gap of the source side nitride semiconductor in ohmic contact with the source electrode and the drain side nitride semiconductor in ohmic contact with the drain electrode is smaller than the band gap of the nitride channel layer semiconductor forming the channel, and
A composition-graded nitride whose composition changes continuously between the source-side nitride semiconductor and the nitride channel layer semiconductor and between the drain-side nitride semiconductor and the nitride channel layer semiconductor, respectively. By connecting via a semiconductor, the discontinuity of the semiconductor band gap in the electric path connecting the source electrode and the channel and between the drain electrode and the channel is eliminated. A featured semiconductor device.
前記ソース側窒化物半導体およびドレイン側窒化物半導体の組成が、InXGa1-XN (ここに、0.46≦X≦1.0 である)で表され、該両窒化物半導体の表面が、前記ゲート電極の下方に存在する窒化物障壁層半導体と前記窒化物チャネル層半導体とのヘテロ界面の位置よりも、0 nm以上10 nm以下の距離だけ上方に位置することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The composition of the source-side nitride semiconductor and the drain-side nitride semiconductor is represented by In X Ga 1-X N (where 0.46 ≦ X ≦ 1.0), and the surfaces of both nitride semiconductors are the gate A semiconductor device, wherein the semiconductor device is located above a heterointerface between the nitride barrier layer semiconductor existing below the electrode and the nitride channel layer semiconductor by a distance of 0 nm to 10 nm.
基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程と、
該成長工程後に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程と、
該エッチング工程後に、前記組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程とを有することを特徴とする半導体装置の作製法。 A method for manufacturing a semiconductor device for manufacturing the semiconductor device according to claim 1,
A growth step of forming a laminated structure including a nitride channel layer semiconductor and a nitride barrier layer semiconductor as a part on a substrate by an epitaxial crystal growth method;
After the growth step, an etching step of removing a portion of the laminated structure at a position where the composition gradient nitride semiconductor, the source side nitride semiconductor and the drain side nitride semiconductor are formed by a dry etching method;
And a regrowth step of forming the composition-graded nitride semiconductor, the source-side nitride semiconductor, and the drain-side nitride semiconductor by an epitaxial crystal growth method after the etching step.
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