JP2009302191A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To fully enhance gain and efficiency and fully widen a band by not increasing parasitic capacitance, while keeping cost low, for example, when a high-frequency device is realized using a high resistance semiconductor substrate. <P>SOLUTION: A semiconductor device is provided with: a semiconductor substrate 1; and a compound semiconductor layer 2 which is formed on the semiconductor substrate 1. An impurity, which is not a dopant for the semiconductor substrate 1, exists in a region which includes an interface between the semiconductor substrate 1 and the compound semiconductor layer 2, and its proximity. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、例えば窒化物を用いた高電子移動度トランジスタ(HEMT)に用いて好適の半導体装置に関する。   The present invention relates to a semiconductor device suitable for use in, for example, a high electron mobility transistor (HEMT) using nitride.

近年、基板上に、AlGaN層やGaN層を結晶成長させ、GaN層を電子走行層として用いるGaN−HEMTの開発が活発に行なわれている。
GaN−HEMTは、GaNのバンドギャップは3.4eVであり、バンドギャップが1.4eVであるGaAsに比べて大きいため、高耐圧での動作が期待されている。
例えば、高耐圧のGaN−HEMTを増幅器として用いると、電流電圧特性を示すグラフ上において、大きな負荷インピーダンスに対応する負荷線上での動作が可能となる。この結果、高効率動作が可能になる。
In recent years, GaN-HEMTs have been actively developed in which an AlGaN layer or a GaN layer is grown on a substrate and the GaN layer is used as an electron transit layer.
Since GaN-HEMT has a band gap of GaN of 3.4 eV and larger than that of GaAs having a band gap of 1.4 eV, it is expected to operate at a high breakdown voltage.
For example, when a high breakdown voltage GaN-HEMT is used as an amplifier, it is possible to operate on a load line corresponding to a large load impedance on a graph showing current-voltage characteristics. As a result, highly efficient operation is possible.

また、例えば熱伝導率の高いSiC基板を使用すると、移動度が高いHEMTを実現することが可能となり、パッケージに搭載してもデバイスの熱抵抗を小さくすることができる。
特開2006−165207号公報 Pradeeo Rajagopal et al., “ MOCVD AlGaN/GaN HEMTs on Si: Challenges and Issues”, Material Research Society Symposium Proceedings, vol. 798, pp.61-66 (2003).
For example, when a SiC substrate having a high thermal conductivity is used, a high mobility HEMT can be realized, and the thermal resistance of the device can be reduced even when mounted on a package.
JP 2006-165207 A Pradeeo Rajagopal et al., “MOCVD AlGaN / GaN HEMTs on Si: Challenges and Issues”, Material Research Society Symposium Proceedings, vol. 798, pp. 61-66 (2003).

ところで、GaN−HEMTを例えば高周波デバイスとして用いる場合、半絶縁性SiC基板を用いることになるが、半絶縁性SiC基板(高抵抗SiC基板)は非常に高価である。
このため、代替の基板として、例えば高抵抗Si基板を用いることが考えられる。
しかしながら、高抵抗Si基板を用いると、その上に成長させる結晶層との界面及びその近傍にGaが混入し、p型導電性を有するものとなる場合がある。
By the way, when GaN-HEMT is used as a high frequency device, for example, a semi-insulating SiC substrate is used, but a semi-insulating SiC substrate (high resistance SiC substrate) is very expensive.
For this reason, it is conceivable to use, for example, a high resistance Si substrate as an alternative substrate.
However, when a high-resistance Si substrate is used, Ga may be mixed at the interface with the crystal layer grown on the Si substrate and in the vicinity thereof to have p-type conductivity.

これは、高抵抗Si基板上に形成されたGaN層から高抵抗Si基板にGaが拡散してしまったり、以前の結晶成長工程において成長装置に付着したGaが、結晶成長前に高抵抗Si基板の表面に再付着し、高抵抗Si基板内に拡散してしまったりするためである。
このように、高抵抗Si基板と結晶層との界面及びその近傍にGaが混入し、p型導電性を有するものとなると、寄生容量の原因となり、この結果、利得が低下し、帯域が狭くなり、効率が低下することになる。なお、高抵抗InP基板や高抵抗GaAs基板を用いる場合も同様である。
This is because Ga diffuses from the GaN layer formed on the high-resistance Si substrate to the high-resistance Si substrate, or the Ga adhered to the growth apparatus in the previous crystal growth process is high-resistance Si substrate before crystal growth This is because it reattaches to the surface of the metal and diffuses into the high resistance Si substrate.
As described above, when Ga is mixed into the interface between the high-resistance Si substrate and the crystal layer and in the vicinity thereof and has p-type conductivity, it causes parasitic capacitance, resulting in a decrease in gain and a narrow band. As a result, the efficiency is lowered. The same applies when a high resistance InP substrate or a high resistance GaAs substrate is used.

また、代替の基板として、例えば高抵抗GaN基板を用いることも考えられる。
しかしながら、高抵抗GaN基板を用いると、空気内に存在するSiが表面に付着し、これが結晶成長の前処理で取り除けずに残留してしまうため、高抵抗GaN基板とその上に成長させる結晶層(成長層)との界面及びその近傍がn型導電性を有するものとなる場合がある。
Further, for example, a high resistance GaN substrate may be used as an alternative substrate.
However, if a high-resistance GaN substrate is used, Si present in the air adheres to the surface, which remains without being removed by the pretreatment for crystal growth, so that the high-resistance GaN substrate and the crystal layer grown thereon The interface with the (growth layer) and the vicinity thereof may have n-type conductivity.

このように、高抵抗GaN基板と結晶層との界面及びその近傍にSiが混入し、n型導電性を有するものとなると、寄生容量の原因となり、この結果、利得が低下し、帯域が狭くなり、効率が低下することになる。なお、高抵抗サファイア基板を用いる場合も同様である。
そこで、例えば高抵抗半導体基板を用いて高周波デバイスを実現する場合などに、コストを低く抑えながら、寄生容量が増加しないようにし、利得及び効率を十分に高め、帯域を十分に広くしたい。
Thus, when Si is mixed at the interface between the high-resistance GaN substrate and the crystal layer and in the vicinity thereof and has n-type conductivity, it causes parasitic capacitance, resulting in a decrease in gain and a narrow band. As a result, the efficiency is lowered. The same applies when a high-resistance sapphire substrate is used.
Therefore, for example, when a high-frequency device is realized using a high-resistance semiconductor substrate, it is desired that the parasitic capacitance is not increased while the cost is kept low, the gain and efficiency are sufficiently increased, and the bandwidth is sufficiently widened.

このため、本半導体装置は、半導体基板と、半導体基板上に形成された化合物半導体層とを備え、半導体基板に対してドーパントにならない不純物が、半導体基板と化合物半導体層との界面及びその近傍を含む領域に存在することを要件とする。
本半導体装置の製造方法は、半導体基板上に、少なくとも1層の化合物半導体層を成長させ、半導体基板に対してドーパントにならない不純物を、表面側から半導体基板の内部まで達するように導入し、化合物半導体層上に、残りの化合物半導体層を成長させることを要件とする。
For this reason, this semiconductor device includes a semiconductor substrate and a compound semiconductor layer formed on the semiconductor substrate, and impurities that are not dopants to the semiconductor substrate are present at and near the interface between the semiconductor substrate and the compound semiconductor layer. It must be present in the containing area.
In this method of manufacturing a semiconductor device, at least one compound semiconductor layer is grown on a semiconductor substrate, and an impurity that is not a dopant is introduced into the semiconductor substrate so as to reach the inside of the semiconductor substrate from the surface side. It is a requirement to grow the remaining compound semiconductor layer on the semiconductor layer.

したがって、本半導体装置及びその製造方法によれば、例えば高抵抗半導体基板を用いて高周波デバイスを実現する場合などに、コストを低く抑えながら、寄生容量が増加しないようにし、利得及び効率を十分に高め、帯域を十分に広くすることができるという利点がある。   Therefore, according to the present semiconductor device and its manufacturing method, for example, when a high-frequency device is realized using a high-resistance semiconductor substrate, the parasitic capacitance is not increased while the cost is kept low, and the gain and efficiency are sufficiently increased. There is an advantage that the bandwidth can be sufficiently widened.

以下、図面により、本実施形態にかかる半導体装置及びその製造方法について説明する。
[第1実施形態]
まず、第1実施形態にかかる半導体装置及びその製造方法について、図1〜図4を参照しながら説明する。
Hereinafter, the semiconductor device and the manufacturing method thereof according to the present embodiment will be described with reference to the drawings.
[First Embodiment]
First, the semiconductor device and the manufacturing method thereof according to the first embodiment will be described with reference to FIGS.

本実施形態にかかる半導体装置は、高抵抗半導体基板を用いた高周波デバイス(高周波用途の電子素子)である。
以下、本発明を、窒化物を用いた高電子移動度トランジスタ(High Electron Mobility Transistor;HEMT;GaN−HEMT;化合物半導体を用いた電界効果型半導体装置)に適用した場合を例に挙げて説明する。
The semiconductor device according to the present embodiment is a high-frequency device (electronic element for high-frequency applications) using a high-resistance semiconductor substrate.
Hereinafter, a case where the present invention is applied to a high electron mobility transistor (HEMT; GaN-HEMT; field effect semiconductor device using a compound semiconductor) using nitride will be described as an example. .

本GaN−HEMTは、高抵抗Si基板(高抵抗半導体基板)上に、窒素を含む複数の半導体結晶層(化合物半導体層;III族窒化物層;ここではGa又はAlを含む窒化物層;窒素含有層)を積層させてなるHEMT構造を備える。
具体的には、本GaN−HEMTは、図1に示すように、(111)面の単結晶Si(シリコン)からなる高抵抗Si基板1上に、AlN下地層2(例えば厚さ0.1μm)、i−GaNバッファ層(ノンドープバッファ層)3、AlGaN/GaN超格子層4、i−GaN電子走行層5、i−AlGaN層(ノンドープ層)6、n−AlGaN電子供給層7、n−GaN保護層(キャップ層)8がこの順番に積層された半導体積層構造を備える。ここでは、AlGaN/GaN超格子層4、i−GaN電子走行層5、i−AlGaN層6、n−AlGaN電子供給層7、n−GaN保護層8によって、GaN−HEMT構造が構成される。
The GaN-HEMT includes a plurality of semiconductor crystal layers containing nitrogen (compound semiconductor layer; group III nitride layer; nitride layer containing Ga or Al here) on a high-resistance Si substrate (high-resistance semiconductor substrate); nitrogen The HEMT structure is formed by laminating a content layer.
Specifically, as shown in FIG. 1, the present GaN-HEMT has an AlN underlayer 2 (for example, a thickness of 0.1 μm) on a high-resistance Si substrate 1 made of (111) -plane single crystal Si (silicon). ), I-GaN buffer layer (non-doped buffer layer) 3, AlGaN / GaN superlattice layer 4, i-GaN electron transit layer 5, i-AlGaN layer (non-doped layer) 6, n-AlGaN electron supply layer 7, n- A GaN protective layer (cap layer) 8 has a semiconductor laminated structure in which these layers are laminated in this order. Here, the AlGaN / GaN superlattice layer 4, the i-GaN electron transit layer 5, the i-AlGaN layer 6, the n-AlGaN electron supply layer 7, and the n-GaN protective layer 8 constitute a GaN-HEMT structure.

ここで、高抵抗Si基板1は、抵抗率が例えば100Ω・cm以上のSi基板である。なお、高抵抗Si基板は、少なくとも、その上に形成される結晶層(ここではAlN下地層2)との界面近傍[例えば界面(表面)から10μm程度]の抵抗率が100Ω・cm以上であれば良い。このように、Si基板1を用いることでコストを低く抑えることができる。   Here, the high resistance Si substrate 1 is a Si substrate having a resistivity of, for example, 100 Ω · cm or more. Note that the resistivity of the high-resistance Si substrate is at least 100 Ω · cm or more in the vicinity of the interface with the crystal layer (here, the AlN underlayer 2) formed thereon (for example, about 10 μm from the interface (surface)). It ’s fine. Thus, the cost can be kept low by using the Si substrate 1.

ノンドープバッファ層3は、ノンドープの高抵抗GaNで形成されており、その厚さは0.1μmである。
電子走行層5は、ノンドープの高移動度GaNで形成されており、その厚さは2μmである。
ノンドープ層6は、ノンドープのAl0.25Ga0.75Nで形成されており、その厚さは5nmである。
The non-doped buffer layer 3 is made of non-doped high-resistance GaN and has a thickness of 0.1 μm.
The electron transit layer 5 is made of non-doped high mobility GaN and has a thickness of 2 μm.
The non-doped layer 6 is made of non-doped Al 0.25 Ga 0.75 N and has a thickness of 5 nm.

電子供給層7は、電子走行層5よりも電子親和力の小さな化合物半導体材料、具体的には、Siが4×1018cm−3だけドープされたn型Al0.25Ga0.75Nで形成されており、その厚さは10nmである。
そして、図1に示すように、電子供給層7の一部の領域上に、ソース電極9及びドレイン電極10が、相互に離隔して設けられている。
The electron supply layer 7 is a compound semiconductor material having an electron affinity smaller than that of the electron transit layer 5, specifically, n-type Al 0.25 Ga 0.75 N doped with Si by 4 × 10 18 cm −3. It is formed and its thickness is 10 nm.
As shown in FIG. 1, the source electrode 9 and the drain electrode 10 are provided apart from each other on a partial region of the electron supply layer 7.

ソース電極9及びドレイン電極10は、電子供給層7に接するTa層と、その上に配置されたAl層からなる層構造を有し、電子供給層7にオーミックに接続されている。なお、ここでは、Ta層とAl層との界面に相互拡散によってTaAl層が形成されている。
また、ソース電極9とドレイン電極10との間の電子供給層7の表面は、保護層8で覆われている。
The source electrode 9 and the drain electrode 10 have a layer structure composed of a Ta layer in contact with the electron supply layer 7 and an Al layer disposed thereon, and are ohmicly connected to the electron supply layer 7. Here, a TaAl 3 layer is formed by mutual diffusion at the interface between the Ta layer and the Al layer.
The surface of the electron supply layer 7 between the source electrode 9 and the drain electrode 10 is covered with a protective layer 8.

保護層8は、Siが5×1018cm−3だけドープされたn型のGaNで形成されており、その厚さは7nmである。
さらに、図1に示すように、保護層8の一部の領域上に、ソース電極9及びドレイン電極10のいずれからも離隔して、ゲート電極11が設けられている。
ゲート電極11は、保護層8に接するNi層と、その上に配置されたAu層との2層構造を有する。ここでは、ゲート長は0.5μm、ユニットゲート幅は300μmである。なお、ユニットゲート幅とは、1個当たりのゲート幅であって、ゲート電極11によって二次元電子ガス(2DEG;two dimensional electron gas)の濃度が制御される領域の幅である。
The protective layer 8 is made of n-type GaN doped with Si by 5 × 10 18 cm −3 and has a thickness of 7 nm.
Further, as shown in FIG. 1, a gate electrode 11 is provided on a partial region of the protective layer 8 so as to be separated from both the source electrode 9 and the drain electrode 10.
The gate electrode 11 has a two-layer structure of a Ni layer in contact with the protective layer 8 and an Au layer disposed thereon. Here, the gate length is 0.5 μm and the unit gate width is 300 μm. The unit gate width is a gate width per one, and is a width of a region in which the concentration of two-dimensional electron gas (2DEG) is controlled by the gate electrode 11.

なお、ゲート長及びユニットゲート幅はこれに限られるものではない。
例えば高効率増幅器として使用する場合、ゲート長は、0.3μm〜0.7μmの範囲内とすることが好ましく、0.5μm〜0.6μmの範囲内とすることがより好ましい。ゲート長を長くすると、利得が低下し、歪特性も劣化する。ゲート長が0.3μmよりも短くなると、耐圧が例えば200V以下まで低下し、ピンチオフ特性の劣化によって効率が低下し、素子の信頼性が低下する。また、ユニットゲート幅は、200μm〜350μmの範囲内とすることが好ましく、250μm〜300μmの範囲内とすることがより好ましい。ユニットゲート幅を広くすると、ドハティ増幅器の利得が低下し、ユニットゲート幅を狭くすると、取り出せる最大出力が低下する。
The gate length and unit gate width are not limited to this.
For example, when used as a high efficiency amplifier, the gate length is preferably in the range of 0.3 μm to 0.7 μm, and more preferably in the range of 0.5 μm to 0.6 μm. When the gate length is increased, the gain is lowered and the distortion characteristics are also deteriorated. When the gate length is shorter than 0.3 μm, the withstand voltage is lowered to, for example, 200 V or less, the efficiency is lowered due to the deterioration of the pinch-off characteristic, and the reliability of the element is lowered. The unit gate width is preferably in the range of 200 μm to 350 μm, and more preferably in the range of 250 μm to 300 μm. Increasing the unit gate width decreases the gain of the Doherty amplifier, and decreasing the unit gate width decreases the maximum output that can be extracted.

また、図1に示すように、ゲート電極11とソース電極9との間の保護層8の表面、及び、ゲート電極11とドレイン電極10との間の保護層8の表面は、絶縁膜(ここではSiN膜)12で覆われている。
ところで、高抵抗Si基板1を用いる場合、高抵抗Si基板1とその上に成長させる結晶層(ここではAlN下地層2)との界面及びその近傍にGaが混入し、p型導電性を有するものとなり、電気的に活性化してしまう。つまり、高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍に、Gaが混入した層、即ち、ドーパント(Ga)を有するのに抵抗率が例えば100Ω・cm以上の高抵抗になっている層が形成されてしまう。これが寄生容量の原因となる。
In addition, as shown in FIG. 1, the surface of the protective layer 8 between the gate electrode 11 and the source electrode 9 and the surface of the protective layer 8 between the gate electrode 11 and the drain electrode 10 are insulated films (here Then, it is covered with a SiN film) 12.
By the way, when the high resistance Si substrate 1 is used, Ga is mixed into the interface between the high resistance Si substrate 1 and a crystal layer (AlN underlayer 2 in this case) grown thereon and in the vicinity thereof, and has p-type conductivity. Become electrically activated. That is, the resistivity is, for example, 100 Ω · cm or more even though it has a Ga mixed layer, that is, a dopant (Ga) at and near the interface between the high-resistance Si substrate 1 and the crystal layer (here, the AlN underlayer 2). A layer having a high resistance is formed. This causes parasitic capacitance.

そこで、本実施形態では、図1に示すように、高抵抗Si基板1、AlN下地層2、i−GaNバッファ層3に、Arがイオン注入によって導入されている。これにより、高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍(高抵抗Si基板1の表面及びその近傍)のp型導電性を有する部分を含む領域を不活性化している。
なお、ここでは、高抵抗Si基板1、AlN下地層2及びi−GaNバッファ層3に、半導体基板1に対してドーパントにならない不純物を導入するようにしているが、これに限られるものではない。例えば、高抵抗Si基板1及びAlN下地層2に、半導体基板1に対してドーパントにならない不純物を導入するようにしても良い。
Therefore, in this embodiment, as shown in FIG. 1, Ar is introduced into the high-resistance Si substrate 1, the AlN underlayer 2, and the i-GaN buffer layer 3 by ion implantation. As a result, the region including the p-type conductive portion at the interface between the high resistance Si substrate 1 and the crystal layer (here, the AlN underlayer 2) and in the vicinity thereof (the surface of the high resistance Si substrate 1 and the vicinity thereof) is excluded. It is activated.
Here, impurities that do not become dopants to the semiconductor substrate 1 are introduced into the high-resistance Si substrate 1, the AlN underlayer 2 and the i-GaN buffer layer 3, but the present invention is not limited to this. . For example, impurities that are not dopants to the semiconductor substrate 1 may be introduced into the high resistance Si substrate 1 and the AlN underlayer 2.

このように、本実施形態では、高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域にArが存在することになる。なお、Arが注入されている領域を不活性領域という。
なお、本実施形態では、Arをイオン注入しているが、これに限られるものではない。
例えば、半導体基板に対してドーパントにならない不純物を、半導体基板と結晶層との界面及びその近傍を含む領域に導入すれば良い。
Thus, in the present embodiment, Ar exists in the region including the interface between the high resistance Si substrate 1 and the crystal layer (here, the AlN underlayer 2) and the vicinity thereof. Note that a region where Ar is implanted is referred to as an inactive region.
In this embodiment, Ar is ion-implanted, but the present invention is not limited to this.
For example, an impurity that does not become a dopant with respect to the semiconductor substrate may be introduced into a region including the interface between the semiconductor substrate and the crystal layer and the vicinity thereof.

具体的には、高抵抗Si基板1に対してドーパントにならない不純物として、Ar,O,H,He,Bの中の少なくとも一つを導入すれば良い。例えば、この中の一つだけを導入しても良いし、2つ以上のものを導入するようにしても良い。また、イオン注入の際の注入エネルギを段階的に変えるようにしても良い。これらの方法によって不活性領域を深くすることができる。   Specifically, at least one of Ar, O, H, He, and B may be introduced as an impurity that does not become a dopant for the high-resistance Si substrate 1. For example, only one of them may be introduced, or two or more may be introduced. Further, the implantation energy at the time of ion implantation may be changed stepwise. The inactive region can be deepened by these methods.

また、例えば、熱拡散や電子線照射等の方法によって不純物を導入するようにしても良い。
このように、高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域に、高抵抗Si基板1に対してドーパントにならない不純物(ここではAr)を導入することで寄生容量、特に出力容量が増加しないようにすることができる。つまり、高抵抗Si基板1の高抵抗性を維持しながら、寄生容量成分を持たないようにすることができる。
Further, for example, impurities may be introduced by a method such as thermal diffusion or electron beam irradiation.
In this way, impurities (Ar here) that do not become dopants to the high resistance Si substrate 1 are introduced into the region including the interface between the high resistance Si substrate 1 and the crystal layer (here, the AlN underlayer 2) and the vicinity thereof. By doing so, it is possible to prevent the parasitic capacitance, particularly the output capacitance, from increasing. That is, it is possible to keep the high resistance of the high resistance Si substrate 1 and to have no parasitic capacitance component.

次に、本実施形態にかかる半導体装置(GaN−HEMT)の製造方法について、図2を参照しながら説明する。
まず、図2(A)に示すように、高抵抗Si基板1(ここでは単結晶Si基板)上に、AlN下地層2、i−GaNバッファ層3を、例えば有機金属気相エピタキシ(MOVPE)法によって順に成長させる(1回目の成長)。例えば、Al原料としてトリメチルアルミニウム、Ga原料としてトリメチルガリウム、N原料としてアンモニアを用いれば良い。
Next, a method for manufacturing the semiconductor device (GaN-HEMT) according to the present embodiment will be described with reference to FIG.
First, as shown in FIG. 2A, an AlN underlayer 2 and an i-GaN buffer layer 3 are formed on a high-resistance Si substrate 1 (here, a single crystal Si substrate) by, for example, metal organic vapor phase epitaxy (MOVPE). Growing in order according to the law (first growth). For example, trimethylaluminum may be used as the Al material, trimethylgallium as the Ga material, and ammonia as the N material.

ここで、一旦、成長装置から取り出し、図2(B)に示すように、高抵抗Si基板1に対してドーパントにならない不純物を、表面側から高抵抗Si基板1の内部[少なくとも高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域]まで達するように、イオン注入する。ここでは、イオン注入種はArであり、エネルギは100keVである。   Here, once taken out from the growth apparatus, as shown in FIG. 2B, impurities that do not become dopants to the high resistance Si substrate 1 are introduced into the high resistance Si substrate 1 from the surface side [at least the high resistance Si substrate. 1 and a region including the vicinity of the interface between the crystal layer 1 and the crystal layer (the AlN underlayer 2 in this case). Here, the ion implantation species is Ar, and the energy is 100 keV.

なお、本実施形態では、i−GaNバッファ層3を成長させた後に成長装置から取り出して、半導体基板に対してドーパントにならない不純物を導入するようにしているが、これに限られるものではない。例えば、AlN下地層2を成長させた後、i−GaNバッファ層3を成長させる前に、成長装置から取り出し、半導体基板に対してドーパントにならない不純物を導入するようにしても良い。つまり、半導体基板に対してドーパントにならない不純物を導入する前に、半導体基板上に少なくとも1層の結晶層を成長させ、半導体基板に対してドーパントにならない不純物を導入した後に、その結晶層上に残りの結晶層(ここではGaN−HEMT構造、又は、i−GaNバッファ層及びGaN−HEMT構造)を成長させれば良い。   In the present embodiment, after the i-GaN buffer layer 3 is grown, the i-GaN buffer layer 3 is taken out from the growth apparatus and impurities that do not become dopants are introduced into the semiconductor substrate. However, the present invention is not limited to this. For example, after the AlN underlayer 2 is grown and before the i-GaN buffer layer 3 is grown, it may be taken out from the growth apparatus and an impurity that does not become a dopant may be introduced into the semiconductor substrate. That is, before introducing an impurity that does not become a dopant into a semiconductor substrate, at least one crystal layer is grown on the semiconductor substrate, and after introducing an impurity that does not become a dopant into the semiconductor substrate, The remaining crystal layer (here, a GaN-HEMT structure, or an i-GaN buffer layer and a GaN-HEMT structure) may be grown.

ここで、図3は、高抵抗Si基板1上にAlN下地層2を成長させた後、このAlN下地層2の表面からArを注入した場合の注入量と注入表面からの距離との関係を示す図である。
図3に示すように、イオン注入されたArの注入量のピークは、高抵抗Si基板1とAlN下地層2との界面にあり、約3×1020cm−3である。また、高抵抗Si基板1の内部にも注入表面から300nmの深さまでArが注入される。つまり、Ar注入量のプロファイルは、注入表面から300nm(基板表面から200nm)の深さまでテールをひいたプロファイルとなっている。なお、このようにしてArが注入された領域が不活性領域となる。
Here, FIG. 3 shows the relationship between the implantation amount and the distance from the implantation surface when ArN is implanted from the surface of the AlN foundation layer 2 after the AlN foundation layer 2 is grown on the high resistance Si substrate 1. FIG.
As shown in FIG. 3, the peak of the amount of Ar ion-implanted is at the interface between the high-resistance Si substrate 1 and the AlN underlayer 2 and is about 3 × 10 20 cm −3 . Ar is also implanted into the high resistance Si substrate 1 to a depth of 300 nm from the implantation surface. That is, the profile of the Ar implantation amount is a profile in which the tail is drawn to a depth of 300 nm from the implantation surface (200 nm from the substrate surface). Note that the region into which Ar is implanted in this way becomes an inactive region.

このようにして不純物(ここではAr)を注入することによって、高抵抗Si基板1と結晶層(ここではAlN下地層2)との界面及びその近傍の活性化を防ぐことができるため、後述のようにHEMT(トランジスタ)を作製した後も寄生容量が増加することはない。
その後、再び成長装置に戻して、図2(C)に示すように、i−GaNバッファ層3上に、AlGaN/GaN超格子層4、i−GaN電子走行層5、i−AlGaN層6、n−AlGaN電子供給層7、n−GaN保護層8を、例えば有機金属気相エピタキシ(MOVPE)法によって順に成長させる(2回目の成長)。例えば、Al原料としてトリメチルアルミニウム、Ga原料としてトリメチルガリウム、N原料としてアンモニアを用いれば良い。また、例えば、Siドーパント原料としてシランを用いれば良い。
By injecting impurities (Ar here), activation of the interface between the high resistance Si substrate 1 and the crystal layer (AlN underlayer 2 here) and the vicinity thereof can be prevented. Thus, the parasitic capacitance does not increase even after the HEMT (transistor) is manufactured.
After that, returning to the growth apparatus again, as shown in FIG. 2C, on the i-GaN buffer layer 3, an AlGaN / GaN superlattice layer 4, an i-GaN electron transit layer 5, an i-AlGaN layer 6, The n-AlGaN electron supply layer 7 and the n-GaN protective layer 8 are sequentially grown by, for example, a metal organic vapor phase epitaxy (MOVPE) method (second growth). For example, trimethylaluminum may be used as the Al material, trimethylgallium as the Ga material, and ammonia as the N material. Further, for example, silane may be used as the Si dopant raw material.

次いで、図示しないが、n−GaN保護層8上にレジスト膜を形成した後、素子分離パターンを形成し、例えば窒素をイオン注入することによって素子分離を行なう。その後、レジスト膜を除去する。
次に、図2(D)に示すように、n−AlGaN電子供給層7上にソース電極9及びドレイン電極10を形成する。
Next, although not shown, after forming a resist film on the n-GaN protective layer 8, an element isolation pattern is formed, and element isolation is performed by ion implantation of nitrogen, for example. Thereafter, the resist film is removed.
Next, as illustrated in FIG. 2D, the source electrode 9 and the drain electrode 10 are formed on the n-AlGaN electron supply layer 7.

つまり、まず、n−GaN保護層8上に、新たなレジスト膜を形成し、露光及び現像を行なって、ソース電極9及びドレイン電極10を形成する領域に開口を形成する。
次いで、全面に、例えば厚さ10nmのTa膜、及び、例えば厚さ280nmのAl膜を、例えば蒸着によって順番に堆積させる。
次に、レジスト膜を剥離することによって、ソース電極9及びドレイン電極10を形成する領域以外の領域のTa膜及びAl膜を除去する。
That is, first, a new resist film is formed on the n-GaN protective layer 8, and exposure and development are performed to form openings in regions where the source electrode 9 and the drain electrode 10 are to be formed.
Next, a Ta film having a thickness of 10 nm and an Al film having a thickness of 280 nm, for example, are sequentially deposited on the entire surface by, for example, vapor deposition.
Next, by removing the resist film, the Ta film and the Al film in a region other than the region where the source electrode 9 and the drain electrode 10 are formed are removed.

続いて、例えば、ラピッドサーマルアニール(RTA)装置を用いて、窒素雰囲気の下で、550℃で1分間の熱処理を行なう。この熱処理によって、Ta膜とAl膜との界面にTaAl膜が形成される。
このようにして、n−AlGaN電子供給層7上に、ソース電極9及びドレイン電極10が形成される。
Subsequently, for example, heat treatment is performed at 550 ° C. for 1 minute under a nitrogen atmosphere using a rapid thermal annealing (RTA) apparatus. By this heat treatment, a TaAl 3 film is formed at the interface between the Ta film and the Al film.
In this way, the source electrode 9 and the drain electrode 10 are formed on the n-AlGaN electron supply layer 7.

次いで、図2(D)に示すように、例えばプラズマ化学気相成長(PE−CVD)によって、全面にSiN膜(絶縁膜)12を形成する。
次に、図2(D)に示すように、n−GaN保護層8上にゲート電極11を形成する。
つまり、まず、SiN膜12上に、新たなレジスト膜を形成し、露光及び現像を行なって、ゲート電極11を形成する領域に開口を形成する。
Next, as shown in FIG. 2D, a SiN film (insulating film) 12 is formed on the entire surface by, for example, plasma enhanced chemical vapor deposition (PE-CVD).
Next, as illustrated in FIG. 2D, the gate electrode 11 is formed on the n-GaN protective layer 8.
That is, first, a new resist film is formed on the SiN film 12, and exposure and development are performed to form an opening in a region where the gate electrode 11 is to be formed.

次いで、全面に、例えば厚さ10nmのNi膜、例えば厚さ200nmのAu膜を、例えば蒸着によって順番に堆積させる。
次に、レジスト膜を、その上に堆積しているNi膜及びAu膜とともに剥離する。
このようにして、n−GaN保護層8上に、Ni膜とAu膜との2層構造を有するゲート電極11が形成される。
Next, a 10 nm thick Ni film, for example, a 200 nm thick Au film, for example, is sequentially deposited on the entire surface by, for example, vapor deposition.
Next, the resist film is peeled off together with the Ni film and Au film deposited thereon.
Thus, the gate electrode 11 having a two-layer structure of the Ni film and the Au film is formed on the n-GaN protective layer 8.

その後、図示しないが、全面にSiN膜(絶縁膜)を形成した後、ソース電極9、ドレイン電極10、ゲート電極11に対応する領域に開口を形成して、ソース電極9、ドレイン電極10、ゲート電極11の上面を露出させる。
したがって、本実施形態にかかる半導体装置(GaN−HEMT)及びその製造方法によれば、例えば高抵抗半導体基板を用いて高周波デバイスを実現する場合などに、コストを低く抑えながら、寄生容量が増加しないようにし、利得及び効率を十分に高め、帯域を十分に広くすることができるという利点がある。
Thereafter, although not shown, after an SiN film (insulating film) is formed on the entire surface, openings are formed in regions corresponding to the source electrode 9, the drain electrode 10, and the gate electrode 11, and the source electrode 9, the drain electrode 10, and the gate are formed. The upper surface of the electrode 11 is exposed.
Therefore, according to the semiconductor device (GaN-HEMT) and the manufacturing method thereof according to the present embodiment, for example, when realizing a high frequency device using a high resistance semiconductor substrate, the parasitic capacitance does not increase while keeping the cost low. Thus, there are advantages that the gain and efficiency can be sufficiently increased and the bandwidth can be sufficiently widened.

ここで、図4は、上述のようにして、Si基板1上に作製したGaN−HEMTにおける利得(dB)、効率(%)、出力(W/mm)、帯域(MHz)、出力容量(fF/mm)を、Si基板を用いるがイオン注入を行なっていないもの、SiC(炭化シリコン)基板を用いたものと比較して示している。
図4に示すように、Si基板1を用いるがイオン注入を行なっていないものは、利得が低く、効率及び出力も低下しているのに対し、上述のように、Si基板1を用いてイオン注入を行なったものでは、利得、効率及び出力のいずれも向上し、SiC基板を用いたものと同等の特性を得ることができることがわかる。これは、図4に示すように、寄生容量、特に出力容量が低下したためである。また、出力容量の低下によって、利得の帯域の広い整合をとることが可能となる。Si基板1を用いるがイオン注入を行なっていないものに対し、Si基板1を用いてイオン注入を行なったものでは、図4に示すように、利得が±0.2dBの領域内となる帯域が広がっていることがわかる。
Here, FIG. 4 shows gain (dB), efficiency (%), output (W / mm), band (MHz), output capacitance (fF) in the GaN-HEMT fabricated on the Si substrate 1 as described above. / Mm) in comparison with those using a Si substrate but not ion-implanted, and using a SiC (silicon carbide) substrate.
As shown in FIG. 4, when the Si substrate 1 is used but the ion implantation is not performed, the gain is low and the efficiency and the output are reduced. It can be seen that with the implantation, all of gain, efficiency, and output are improved, and characteristics equivalent to those using the SiC substrate can be obtained. This is because the parasitic capacitance, particularly the output capacitance, has decreased as shown in FIG. In addition, it is possible to achieve wide matching of gain bands due to a decrease in output capacitance. In contrast to the case where the Si substrate 1 is used but the ion implantation is not performed, the case where the ion implantation is performed using the Si substrate 1, as shown in FIG. 4, has a band in which the gain is within a range of ± 0.2 dB. You can see that it is spreading.

なお、上述の実施形態では、高抵抗Si基板1を用い、このSi基板1に対してドーパントにならない不純物としてArを導入するようにしているが、これに限られるものではない。例えば、高抵抗半導体基板として、高抵抗InP基板や高抵抗GaAs基板を用い、その上に上述の実施形態と同様の結晶層(GaN層を含むHEMT構造を含む)を形成し、半導体基板に対してドーパントにならない不純物として、Ar,O,H,He,Bの中の少なくとも一つを導入するようにしても良い。
[第2実施形態]
次に、第2実施形態にかかる半導体装置及びその製造方法について、図5を参照しながら説明する。
In the above-described embodiment, the high-resistance Si substrate 1 is used and Ar is introduced as an impurity that does not become a dopant to the Si substrate 1, but the present invention is not limited to this. For example, a high-resistance InP substrate or a high-resistance GaAs substrate is used as the high-resistance semiconductor substrate, and a crystal layer (including a HEMT structure including a GaN layer) similar to that in the above-described embodiment is formed thereon, At least one of Ar, O, H, He, and B may be introduced as an impurity that does not become a dopant.
[Second Embodiment]
Next, a semiconductor device and a manufacturing method thereof according to the second embodiment will be described with reference to FIG.

本実施形態にかかる半導体装置(GaN−HEMT)及びその製造方法は、上述の第1実施形態のものが高抵抗Si基板を用いているのに対し、高抵抗GaN基板を用いている点が異なる。
つまり、本GaN−HEMTは、図5に示すように、高抵抗GaN基板(高抵抗半導体基板)1A上に、窒素を含む複数の半導体結晶層(化合物半導体層;III族窒化物層;ここではGa又はAlを含む窒化物層;窒素含有層)を積層させてなるHEMT構造を備える。
The semiconductor device (GaN-HEMT) and the manufacturing method thereof according to the present embodiment are different from those of the first embodiment described above in that a high-resistance Si substrate is used, whereas a high-resistance GaN substrate is used. .
That is, as shown in FIG. 5, the present GaN-HEMT has a plurality of semiconductor crystal layers containing nitrogen (compound semiconductor layer; group III nitride layer; on a high resistance GaN substrate (high resistance semiconductor substrate)) 1A. A HEMT structure in which a nitride layer containing Ga or Al; a nitrogen-containing layer) is stacked is provided.

具体的には、本GaN−HEMTは、図5に示すように、単結晶GaN(窒化ガリウム)からなる高抵抗GaN基板1A上に、AlN下地層2(例えば厚さ0.1μm)、i−GaNバッファ層(ノンドープバッファ層)3、AlGaN/GaN超格子層4、i−GaN電子走行層5、i−AlGaN層(ノンドープ層)6、n−AlGaN電子供給層7、n−GaN保護層(キャップ層)8がこの順番に積層された半導体積層構造を備える。なお、図5では、上述の第1実施形態のもの(図1参照)と同一のものには同一の符号を付している。   Specifically, as shown in FIG. 5, the present GaN-HEMT is formed on a high resistance GaN substrate 1A made of single crystal GaN (gallium nitride), an AlN underlayer 2 (for example, thickness 0.1 μm), i− GaN buffer layer (non-doped buffer layer) 3, AlGaN / GaN superlattice layer 4, i-GaN electron transit layer 5, i-AlGaN layer (non-doped layer) 6, n-AlGaN electron supply layer 7, n-GaN protective layer ( (Cap layer) 8 has a semiconductor laminated structure in which the layers are laminated in this order. In FIG. 5, the same components as those in the first embodiment described above (see FIG. 1) are denoted by the same reference numerals.

ここで、高抵抗GaN基板1Aは、抵抗率が例えば100Ω・cm以上のGaN基板である。なお、高抵抗GaN基板1Aは、少なくとも、その上に形成される結晶層(ここではAlN下地層)との界面近傍[例えば界面(表面)から10μm程度]の抵抗率が100Ω・cm以上であれば良い。このように、GaN基板1Aを用いることでコストを低く抑えることができる。   Here, the high-resistance GaN substrate 1A is a GaN substrate having a resistivity of, for example, 100 Ω · cm or more. The high-resistance GaN substrate 1A has at least a resistivity of 100 Ω · cm or more in the vicinity of the interface (for example, about 10 μm from the interface (surface)) with the crystal layer (here, the AlN underlayer) formed thereon. It ’s fine. Thus, the cost can be kept low by using the GaN substrate 1A.

ところで、高抵抗GaN基板1Aを用いる場合、高抵抗GaN基板1Aとその上に成長させる結晶層(ここではAlN下地層2)との界面及びその近傍にSi(残留Si)が混入し、n型導電性を有するものとなってしまう。つまり、高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍に、Siが混入した層(Si−GaN層)、即ち、ドーパント(Si)を有するのに抵抗率が例えば100Ω・cm以上の高抵抗になっている層が形成されてしまう。これが寄生容量の原因となる。   By the way, when the high-resistance GaN substrate 1A is used, Si (residual Si) is mixed at the interface between the high-resistance GaN substrate 1A and a crystal layer (here, the AlN underlayer 2) grown on the high-resistance GaN substrate 1A, and in the vicinity thereof. It will have conductivity. That is, the resistivity of the layer containing Si (Si-GaN layer), that is, the dopant (Si), at the interface between the high resistance GaN substrate 1A and the crystal layer (here, the AlN underlayer 2) and in the vicinity thereof. However, a layer having a high resistance of, for example, 100 Ω · cm or more is formed. This causes parasitic capacitance.

そこで、本実施形態では、図5に示すように、高抵抗GaN基板1A、AlN下地層2、i−GaNバッファ層3に、Arがイオン注入によって導入されている。これにより、高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍(高抵抗GaN基板1Aの表面及びその近傍)のn型導電性を有する部分を含む領域を不活性化している。   Therefore, in this embodiment, as shown in FIG. 5, Ar is introduced into the high resistance GaN substrate 1A, the AlN underlayer 2, and the i-GaN buffer layer 3 by ion implantation. As a result, the region including the n-type conductive portion at the interface between the high resistance GaN substrate 1A and the crystal layer (here, the AlN underlayer 2) and in the vicinity thereof (the surface of the high resistance GaN substrate 1A and the vicinity thereof) is excluded. It is activated.

なお、ここでは、高抵抗GaN基板1A、AlN下地層2及びi−GaNバッファ層3に、半導体基板1Aに対してドーパントにならない不純物を導入するようにしているが、これに限られるものではない。例えば、高抵抗GaN基板1A及びAlN下地層2に、半導体基板1Aに対してドーパントにならない不純物を導入するようにしても良い。
このように、本実施形態では、高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域にArが存在することになる。なお、Arが注入されている領域を不活性領域という。
Here, impurities that are not dopants to the semiconductor substrate 1A are introduced into the high-resistance GaN substrate 1A, the AlN underlayer 2 and the i-GaN buffer layer 3, but this is not restrictive. . For example, impurities that do not become dopants to the semiconductor substrate 1A may be introduced into the high-resistance GaN substrate 1A and the AlN underlayer 2.
Thus, in the present embodiment, Ar exists in the region including the interface between the high resistance GaN substrate 1A and the crystal layer (here, the AlN underlayer 2) and the vicinity thereof. Note that a region where Ar is implanted is referred to as an inactive region.

なお、本実施形態では、Arをイオン注入しているが、これに限られるものではない。
例えば、半導体基板に対してドーパントにならない不純物を、半導体基板と結晶層との界面及びその近傍を含む領域に導入すれば良い。
具体的には、半導体基板に対してドーパントにならない不純物として、Ar,N,O,H,P,He,Bの中の少なくとも一つを導入すれば良い。例えば、この中の一つだけを導入しても良いし、2つ以上のものを導入するようにしても良い。また、イオン注入の際の注入エネルギを段階的に変えるようにしても良い。これらの方法によって不活性領域を深くすることができる。
In this embodiment, Ar is ion-implanted, but the present invention is not limited to this.
For example, an impurity that does not become a dopant with respect to the semiconductor substrate may be introduced into a region including the interface between the semiconductor substrate and the crystal layer and the vicinity thereof.
Specifically, at least one of Ar, N, O, H, P, He, and B may be introduced as an impurity that does not become a dopant for the semiconductor substrate. For example, only one of them may be introduced, or two or more may be introduced. Further, the implantation energy at the time of ion implantation may be changed stepwise. The inactive region can be deepened by these methods.

また、例えば、熱拡散や電子線照射等の方法によって不純物を導入するようにしても良い。
このように、高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域に、高抵抗GaN基板1Aに対してドーパントにならない不純物(ここではAr)を導入することで寄生容量が増加しないようにすることができる。つまり、高抵抗GaN基板1Aの高抵抗性を維持しながら、寄生容量成分を持たないようにすることができる。
Further, for example, impurities may be introduced by a method such as thermal diffusion or electron beam irradiation.
As described above, an impurity (here, Ar) that does not serve as a dopant to the high resistance GaN substrate 1A is introduced into the region including the interface between the high resistance GaN substrate 1A and the crystal layer (here, the AlN underlayer 2) and the vicinity thereof. By doing so, the parasitic capacitance can be prevented from increasing. That is, it is possible to prevent the parasitic capacitance component from being maintained while maintaining the high resistance of the high-resistance GaN substrate 1A.

なお、その他の構成の詳細は、上述の第1実施形態のものと同様であるため、ここでは説明を省略する。
次に、本実施形態にかかる半導体装置(GaN−HEMT)の製造方法について説明する。
まず、上述の第1実施形態の場合[図2(A)参照]と同様に、高抵抗GaN基板1A上に、AlN下地層2、i−GaNバッファ層3を、例えば有機金属気相エピタキシ(MOVPE)法によって順に成長させる(1回目の成長)。
Other details of the configuration are the same as those of the first embodiment described above, and thus the description thereof is omitted here.
Next, a method for manufacturing the semiconductor device (GaN-HEMT) according to the present embodiment will be described.
First, as in the case of the first embodiment described above (see FIG. 2A), the AlN underlayer 2 and the i-GaN buffer layer 3 are formed on the high-resistance GaN substrate 1A by, for example, metal organic vapor phase epitaxy ( MOVPE) method is used for sequential growth (first growth).

次に、上述の第1実施形態の場合[図2(B)参照]と同様に、一旦、成長装置から取り出し、高抵抗GaN基板1Aに対してドーパントにならない不純物を、表面側から高抵抗GaN基板1Aの内部[少なくとも高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍を含む領域]まで達するように、イオン注入する。
このようにして不純物(ここではAr)を注入することによって、高抵抗GaN基板1Aと結晶層(ここではAlN下地層2)との界面及びその近傍の活性化を防ぐことができるため、後述のようにHEMT(トランジスタ)を作製した後も寄生容量が増加することはない。
Next, in the same manner as in the case of the first embodiment described above (see FIG. 2B), impurities that do not become dopants with respect to the high-resistance GaN substrate 1A are once extracted from the growth apparatus. Ions are implanted so as to reach the inside of the substrate 1A [at least the region including the interface between the high-resistance GaN substrate 1A and the crystal layer (here, the AlN underlayer 2) and its vicinity).
By injecting impurities (here Ar) in this way, activation of the interface between the high resistance GaN substrate 1A and the crystal layer (here AlN underlayer 2) and the vicinity thereof can be prevented. Thus, the parasitic capacitance does not increase even after the HEMT (transistor) is manufactured.

その後、上述の第1実施形態の場合[図2(C)参照]と同様に、再び成長装置に戻して、i−GaNバッファ層3上に、AlGaN/GaN超格子層4、i−GaN電子走行層5、i−AlGaN層6、n−AlGaN電子供給層7、n−GaN保護層8を、例えば有機金属気相エピタキシ(MOVPE)法によって順に成長させる(2回目の成長)。
なお、その他の製造方法の詳細は、上述の第1実施形態のものと同様であるため、ここでは説明を省略する。
Thereafter, in the same manner as in the case of the first embodiment described above (see FIG. 2C), it is returned to the growth apparatus again, and the AlGaN / GaN superlattice layer 4 and i-GaN electrons are formed on the i-GaN buffer layer 3. The traveling layer 5, the i-AlGaN layer 6, the n-AlGaN electron supply layer 7, and the n-GaN protective layer 8 are sequentially grown by, for example, a metal organic vapor phase epitaxy (MOVPE) method (second growth).
The details of the other manufacturing methods are the same as those of the first embodiment described above, and the description thereof is omitted here.

したがって、本実施形態にかかる半導体装置(GaN−HEMT)及びその製造方法によれば、例えば高抵抗半導体基板を用いて高周波デバイスを実現する場合などに、コストを低く抑えながら、寄生容量が増加しないようにし、利得及び効率を十分に高め、帯域を十分に広くすることができるという利点がある。
なお、上述の実施形態では、高抵抗GaN基板1Aを用い、このGaN基板1Aに対してドーパントにならない不純物としてArを導入するようにしているが、これに限られるものではない。例えば、高抵抗半導体基板として、高抵抗サファイア基板を用い、その上に上述の実施形態と同様の結晶層(GaN層を含むHEMT構造を含む)を形成し、半導体基板に対してドーパントにならない不純物として、Ar,N,O,H,P,He,Bの中の少なくとも一つを導入するようにしても良い。
[その他]
なお、本発明は、上述した各実施形態及びその変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更、改良、組み合わせ等が可能である。
Therefore, according to the semiconductor device (GaN-HEMT) and the manufacturing method thereof according to the present embodiment, for example, when realizing a high frequency device using a high resistance semiconductor substrate, the parasitic capacitance does not increase while keeping the cost low. Thus, there are advantages that the gain and efficiency can be sufficiently increased and the bandwidth can be sufficiently widened.
In the above-described embodiment, the high-resistance GaN substrate 1A is used, and Ar is introduced as an impurity that does not become a dopant to the GaN substrate 1A. However, the present invention is not limited to this. For example, a high-resistance sapphire substrate is used as a high-resistance semiconductor substrate, and a crystal layer (including a HEMT structure including a GaN layer) similar to that in the above-described embodiment is formed thereon, and impurities that do not serve as dopants to the semiconductor substrate As described above, at least one of Ar, N, O, H, P, He, and B may be introduced.
[Others]
The present invention is not limited to the configurations described in the above-described embodiments and modifications thereof, and various modifications, improvements, combinations, and the like are possible without departing from the spirit of the present invention.

例えば、半導体基板上に形成される結晶層(化合物半導体層;半導体積層構造;HEMT構造)は、上述の各実施形態のものに限られるものではない。
例えば図6に示すように、高抵抗半導体基板1(1A)上に、AlN下地層2、i−GaN電子走行層5、n−AlGaN電子供給層7、n−GaN保護層8を順に積層させた半導体積層構造を備えるものとしても良い。なお、図6では、上述の各実施形態(図1、図5参照)のものと同一のものには同一の符号を付している。また、例えば、電子供給層を、AlGaNに代えて、AlGaInNによって形成しても良い。また、例えば、Inの組成比を制御して、電子供給層のバンドギャップを調整することによって、HEMTのしきい値を変化させることができる。また、例えば、電子走行層、電子供給層等の各層を、他の化合物半導体材料(例えばAlInN、InN、InGaNなど)によって形成しても良い。
For example, the crystal layer (compound semiconductor layer; semiconductor stacked structure; HEMT structure) formed on the semiconductor substrate is not limited to those of the above-described embodiments.
For example, as shown in FIG. 6, an AlN underlayer 2, an i-GaN electron transit layer 5, an n-AlGaN electron supply layer 7, and an n-GaN protective layer 8 are sequentially laminated on the high resistance semiconductor substrate 1 (1 </ b> A). It is also possible to provide a semiconductor laminated structure. In FIG. 6, the same components as those in the above-described embodiments (see FIGS. 1 and 5) are denoted by the same reference numerals. For example, the electron supply layer may be formed of AlGaInN instead of AlGaN. Further, for example, the HEMT threshold value can be changed by adjusting the band gap of the electron supply layer by controlling the In composition ratio. Further, for example, each layer such as an electron transit layer and an electron supply layer may be formed of other compound semiconductor materials (for example, AlInN, InN, InGaN, etc.).

また、例えば、上述の各実施形態では、高抵抗半導体基板を用いたHEMT(高周波デバイス)を例に挙げて説明しているが、これに限られるものではなく、本発明は半導体基板を用いた半導体装置に広く適用することができる。   Further, for example, in each of the above-described embodiments, the HEMT (high frequency device) using a high-resistance semiconductor substrate is described as an example. However, the present invention is not limited to this, and the present invention uses a semiconductor substrate. It can be widely applied to semiconductor devices.

本発明の第1実施形態にかかる半導体装置(GaN−HEMT)の構成を示す模式的断面図である。It is a typical sectional view showing the composition of the semiconductor device (GaN-HEMT) concerning a 1st embodiment of the present invention. (A)〜(D)は、本発明の第1実施形態にかかる半導体装置(GaN−HEMT)の製造方法を説明するための模式的断面図である。(A)-(D) are typical sectional drawings for demonstrating the manufacturing method of the semiconductor device (GaN-HEMT) concerning 1st Embodiment of this invention. 本発明の第1実施形態にかかる半導体装置(GaN−HEMT)におけるAr注入量と注入表面からの距離の関係を示す図である。It is a figure which shows the relationship between Ar injection amount and the distance from the injection | pouring surface in the semiconductor device (GaN-HEMT) concerning 1st Embodiment of this invention. 本発明の第1実施形態にかかる半導体装置(GaN−HEMT)の効果を説明するための図である。It is a figure for demonstrating the effect of the semiconductor device (GaN-HEMT) concerning 1st Embodiment of this invention. 本発明の第2実施形態にかかる半導体装置(GaN−HEMT)の構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the semiconductor device (GaN-HEMT) concerning 2nd Embodiment of this invention. 本発明の各実施形態にかかる半導体装置(GaN−HEMT)の変形例の構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the modification of the semiconductor device (GaN-HEMT) concerning each embodiment of this invention.

符号の説明Explanation of symbols

1 高抵抗Si基板
1A 高抵抗GaN基板
2 AlN下地層
3 i−GaNバッファ層(ノンドープバッファ層)
4 AlGaN/GaN超格子層
5 i−GaN電子走行層
6 i−AlGaN層(ノンドープ層)
7 n−AlGaN電子供給層
8 n−GaN保護層
9 ソース電極
10 ドレイン電極
11 ゲート電極
12 絶縁膜(SiN膜)
1 High resistance Si substrate 1A High resistance GaN substrate 2 AlN underlayer 3 i-GaN buffer layer (non-doped buffer layer)
4 AlGaN / GaN superlattice layer 5 i-GaN electron transit layer 6 i-AlGaN layer (non-doped layer)
7 n-AlGaN electron supply layer 8 n-GaN protective layer 9 source electrode 10 drain electrode 11 gate electrode 12 insulating film (SiN film)

Claims (6)

半導体基板と、
前記半導体基板上に形成された化合物半導体層とを備え、
前記半導体基板に対してドーパントにならない不純物が、前記半導体基板と前記化合物半導体層との界面及びその近傍を含む領域に存在することを特徴とする半導体装置。
A semiconductor substrate;
A compound semiconductor layer formed on the semiconductor substrate,
The semiconductor device characterized in that an impurity which does not become a dopant with respect to the semiconductor substrate is present in a region including an interface between the semiconductor substrate and the compound semiconductor layer and the vicinity thereof.
前記半導体基板に対してドーパントにならない不純物が、Ar,N,O,H,P,He,Bの中の少なくとも一つであることを特徴とする、請求項1記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the impurity which does not become a dopant with respect to the semiconductor substrate is at least one of Ar, N, O, H, P, He, and B. 前記化合物半導体層が、Ga又はAlを含む窒化物層であることを特徴とする、請求項1又は2記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the compound semiconductor layer is a nitride layer containing Ga or Al. 前記半導体基板が、高抵抗Si基板であることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate is a high-resistance Si substrate. 前記半導体基板が、高抵抗GaN基板であることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate is a high-resistance GaN substrate. 半導体基板上に、少なくとも1層の化合物半導体層を成長させ、
前記半導体基板に対してドーパントにならない不純物を、表面側から前記半導体基板の内部まで達するように導入し、
前記化合物半導体層上に、残りの結晶層を成長させることを特徴とする半導体装置の製造方法。
Growing at least one compound semiconductor layer on the semiconductor substrate;
Impurities that do not become dopants to the semiconductor substrate are introduced so as to reach the inside of the semiconductor substrate from the surface side,
A method of manufacturing a semiconductor device, comprising growing a remaining crystal layer on the compound semiconductor layer.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187654A (en) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Hemt composed of group-iii nitride semiconductor, and method of manufacturing the same
JP2011253913A (en) * 2010-06-01 2011-12-15 Sumitomo Electric Ind Ltd Semiconductor device
WO2012014883A1 (en) * 2010-07-29 2012-02-02 日本碍子株式会社 Epitaxial substrate for semiconductor element, semiconductor element, pn junction diode, and production method for epitaxial substrate for semiconductor element
JP2012049465A (en) * 2010-08-30 2012-03-08 Advanced Power Device Research Association Nitride-based compound semiconductor, nitride-based compound semiconductor element, and method of manufacturing the nitride-based compound semiconductor element
JP2017183696A (en) * 2016-03-28 2017-10-05 エヌエックスピー ユーエスエイ インコーポレイテッドNXP USA,Inc. Semiconductor device with enhanced resistivity region and method for manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174735A (en) * 1989-12-04 1991-07-29 Hitachi Cable Ltd Compound semiconductor wafer
JPH08153683A (en) * 1994-11-30 1996-06-11 Fujitsu Ltd Compound semiconductor device on silicon substrate and its manufacture
JPH0974106A (en) * 1995-09-07 1997-03-18 Sumitomo Chem Co Ltd Epitaxial substrate for field effect transistor
JPH11330093A (en) * 1998-05-07 1999-11-30 Nippon Steel Corp Semiconductor substrate
JP2000022135A (en) * 1998-07-06 2000-01-21 Toshiba Corp Field effect transistor
JP2001007320A (en) * 1999-06-25 2001-01-12 Japan Energy Corp Epitaxially grown compound semiconductor wafer and semiconductor device
JP2003197643A (en) * 2001-12-26 2003-07-11 Hitachi Cable Ltd Epitaxial wafer for field effect transistor and field effect transistor
JP2007103451A (en) * 2005-09-30 2007-04-19 Toshiba Corp Semiconductor device and its manufacturing method
JP2007273649A (en) * 2006-03-30 2007-10-18 Eudyna Devices Inc Semiconductor device, substrate for manufacturing same, and its manufacturing method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174735A (en) * 1989-12-04 1991-07-29 Hitachi Cable Ltd Compound semiconductor wafer
JPH08153683A (en) * 1994-11-30 1996-06-11 Fujitsu Ltd Compound semiconductor device on silicon substrate and its manufacture
JPH0974106A (en) * 1995-09-07 1997-03-18 Sumitomo Chem Co Ltd Epitaxial substrate for field effect transistor
JPH11330093A (en) * 1998-05-07 1999-11-30 Nippon Steel Corp Semiconductor substrate
JP2000022135A (en) * 1998-07-06 2000-01-21 Toshiba Corp Field effect transistor
JP2001007320A (en) * 1999-06-25 2001-01-12 Japan Energy Corp Epitaxially grown compound semiconductor wafer and semiconductor device
JP2003197643A (en) * 2001-12-26 2003-07-11 Hitachi Cable Ltd Epitaxial wafer for field effect transistor and field effect transistor
JP2007103451A (en) * 2005-09-30 2007-04-19 Toshiba Corp Semiconductor device and its manufacturing method
JP2007273649A (en) * 2006-03-30 2007-10-18 Eudyna Devices Inc Semiconductor device, substrate for manufacturing same, and its manufacturing method

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187654A (en) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Hemt composed of group-iii nitride semiconductor, and method of manufacturing the same
JP2011253913A (en) * 2010-06-01 2011-12-15 Sumitomo Electric Ind Ltd Semiconductor device
WO2012014883A1 (en) * 2010-07-29 2012-02-02 日本碍子株式会社 Epitaxial substrate for semiconductor element, semiconductor element, pn junction diode, and production method for epitaxial substrate for semiconductor element
US9024325B2 (en) 2010-07-29 2015-05-05 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor element, semiconductor element, PN junction diode, and method for manufacturing an epitaxial substrate for semiconductor element
JP2012049465A (en) * 2010-08-30 2012-03-08 Advanced Power Device Research Association Nitride-based compound semiconductor, nitride-based compound semiconductor element, and method of manufacturing the nitride-based compound semiconductor element
JP2017183696A (en) * 2016-03-28 2017-10-05 エヌエックスピー ユーエスエイ インコーポレイテッドNXP USA,Inc. Semiconductor device with enhanced resistivity region and method for manufacturing the same
US10128364B2 (en) 2016-03-28 2018-11-13 Nxp Usa, Inc. Semiconductor devices with an enhanced resistivity region and methods of fabrication therefor
JP2018182351A (en) * 2016-03-28 2018-11-15 エヌエックスピー ユーエスエイ インコーポレイテッドNXP USA,Inc. Semiconductor devices with enhanced resistivity region and methods of fabrication thereof

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