JP2001007320A - Epitaxially grown compound semiconductor wafer and semiconductor device - Google Patents

Epitaxially grown compound semiconductor wafer and semiconductor device

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JP2001007320A
JP2001007320A JP11180564A JP18056499A JP2001007320A JP 2001007320 A JP2001007320 A JP 2001007320A JP 11180564 A JP11180564 A JP 11180564A JP 18056499 A JP18056499 A JP 18056499A JP 2001007320 A JP2001007320 A JP 2001007320A
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JP
Japan
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layer
semiconductor wafer
buffer layer
gaas
undoped
Prior art date
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Application number
JP11180564A
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Japanese (ja)
Inventor
操 ▲高▼草木
Misao Takakusaki
Masaru Ota
優 太田
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Eneos Corp
Original Assignee
Japan Energy Corp
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Filing date
Publication date
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  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

PROBLEM TO BE SOLVED: To suppress effects of a deep level which is formed of impurities and the like, which exist in the interface between a substrate and an epitaxial layer, and to obtain a semiconductor wafer having a buffer layer structure which has satisfactory reproducibility. SOLUTION: This wafer is an epitazially grown compound semiconductor wafer formed into a structure, where a buffer layer is formed on a GaAs substrate 2 and an active layer 1 is formed on the buffer layer. In this case, the buffer layer consists of an undoped AlGaAs layer 4 which is formed on the surface of the substrate, and an undoped GaAs layer 3 which is formed on this undoped AlGaAs layer, and the layer 4 is formed in such a way that the layer 4 is formed thinner than the layers 1 and 3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、エピタキシャル成
長化合物半導体ウェーハ及びこれを用いた電界効果型ト
ランジスタ(高電子移動度トランジスタ(HEMT:Hi
gh Electron Mobility Transistor)を含む、以下FE
Tと称する。)等の半導体装置に関し、特に半絶縁性半
導体基板とエピタキシャル層との界面に存在する不純物
による影響を抑制したエピタキシャル成長化合物半導体
ウェーハ及びこれを用いた半導体装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an epitaxially grown compound semiconductor wafer and a field effect transistor (high electron mobility transistor (HEMT: HiMT) using the same.
gh Electron Mobility Transistor)
Called T. In particular, the present invention relates to an epitaxially grown compound semiconductor wafer in which the influence of impurities present at the interface between a semi-insulating semiconductor substrate and an epitaxial layer is suppressed, and a semiconductor device using the same.

【0002】[0002]

【従来の技術】従来の一般的なGaAsFETは、半絶
縁性GaAs基板(以下、基板と称する)上に化合物半
導体活性層(以下、活性層と称する)が形成され、該活
性層上に電極が形成されてなるものであった。しかし、
かかる構成のGaAsFETに用いられる半導体ウェー
ハにあっては、基板と活性層の界面に存在する欠陥や不
純物等により、電子移動度が低下したり、キャリアの補
償が生じたりして、高性能のFET等の半導体装置を得
るには品質が充分でなかった。
2. Description of the Related Art In a conventional general GaAs FET, a compound semiconductor active layer (hereinafter, referred to as an active layer) is formed on a semi-insulating GaAs substrate (hereinafter, referred to as a substrate), and electrodes are formed on the active layer. It was formed. But,
In a semiconductor wafer used for a GaAs FET having such a configuration, a defect or an impurity existing at the interface between the substrate and the active layer causes a decrease in electron mobility or compensation of carriers, resulting in a high-performance FET. The quality was not enough to obtain such a semiconductor device.

【0003】そこで、基板と活性層との界面に存在する
欠陥や不純物の影響を防ぐために、基板と活性層の間に
高抵抗のバッファ層を形成する技術が開発され、現在広
く用いられている。半絶縁性GaAs基板/バッファ層
/活性層で構成される半導体ウェーハにおいて、高抵抗
のバッファ層として、アンドープGaAs層やアンドー
プAlGaAs層、AlGaAs/GaAs超格子を用
いた構造が提案されている(特開昭54−12261
号、特開昭58−107679号)。また、バッファ層
の高抵抗化のため、バッファ層に酸素をドープする方法
(特開平4−328822号)も提案されている。
In order to prevent the influence of defects and impurities existing at the interface between the substrate and the active layer, a technique for forming a high-resistance buffer layer between the substrate and the active layer has been developed and is now widely used. . In a semiconductor wafer composed of a semi-insulating GaAs substrate / buffer layer / active layer, a structure using an undoped GaAs layer, an undoped AlGaAs layer, or an AlGaAs / GaAs superlattice as a high-resistance buffer layer has been proposed. Kaikai 54-12261
No., JP-A-58-107679). Further, in order to increase the resistance of the buffer layer, a method of doping oxygen into the buffer layer (JP-A-4-328822) has been proposed.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、高抵抗
のバッファ層としてアンドープGaAs層やアンドープ
AlGaAs層を用いた半導体ウェーハでは、バッファ
層は静的に高抵抗となっているものの、FETとして動
作させた場合に、基板とエピタキシャル層の界面に存在
する不純物等により形成されると考えられる深い準位の
影響を完全になくすことは難しい。また、バッファ層と
してAlGaAs/GaAs超格子を用いた半導体ウェ
ーハでは、基板とバッファ層の界面の影響を小さくする
ことには効果は見られるが、超格子内に形成される量子
準位がFETの特性に影響を与えたり、エピタキシャル
成長するAlGaAs層の純度によりバッファ層の抵抗
が変化したりするという問題点があった。
However, in a semiconductor wafer using an undoped GaAs layer or an undoped AlGaAs layer as a high-resistance buffer layer, the buffer layer was statically high in resistance, but was operated as an FET. In this case, it is difficult to completely eliminate the influence of a deep level which is considered to be formed by impurities or the like existing at the interface between the substrate and the epitaxial layer. Further, in a semiconductor wafer using an AlGaAs / GaAs superlattice as the buffer layer, although the effect of reducing the influence of the interface between the substrate and the buffer layer can be seen, the quantum level formed in the superlattice is lower than that of the FET. There is a problem that the characteristics are affected, and the resistance of the buffer layer changes depending on the purity of the AlGaAs layer grown epitaxially.

【0005】本発明は、上記の欠点を解決するためにな
されたもので、本発明の目的は、基板とエピタキシャル
層との界面に存在する不純物等により形成される深い準
位の影響を抑え、かつ再現性のよいバッファ層構造を有
する半導体ウェーハを提供することにある。
The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to suppress the influence of deep levels formed by impurities and the like existing at the interface between a substrate and an epitaxial layer. Another object of the present invention is to provide a semiconductor wafer having a reproducible buffer layer structure.

【0006】[0006]

【課題を解決するための手段】本願において開示される
発明の概要を説明すれば、下記のとおりである。
The summary of the invention disclosed in the present application is as follows.

【0007】すなわち、GaAs基板上にバッファ層が
形成され、その上に活性層が形成されてなるエピタキシ
ャル成長化合物半導体ウェーハ(以下、半導体ウェーハ
と略する。)において、上記バッファ層はGaAs基板
表面に形成されるアンドープAlGaAs層と該アンド
ープAlGaAs層上に形成されるアンドープGaAs
層とからなり、前記アンドープAlGaAs層は前記活
性層及びアンドープGaAs層よりも薄くなるようにし
た。このバッファ層の構造によると、GaAs基板とエ
ピタキシャル層との界面に存在する不純物等により形成
される深い準位の影響を抑えることができるとともに、
アンドープAlGaAs層を薄くすることにより、Al
GaAs層中の酸素等の不純物濃度の変動による特性の
変動を小さくできるため、高品質の半導体ウェーハを再
現性よく提供できる。
That is, in an epitaxially grown compound semiconductor wafer (hereinafter abbreviated as a semiconductor wafer) in which a buffer layer is formed on a GaAs substrate and an active layer is formed thereon, the buffer layer is formed on the surface of the GaAs substrate. Undoped AlGaAs layer and undoped GaAs formed on the undoped AlGaAs layer
The undoped AlGaAs layer is made thinner than the active layer and the undoped GaAs layer. According to the structure of the buffer layer, it is possible to suppress the influence of the deep level formed by impurities and the like existing at the interface between the GaAs substrate and the epitaxial layer,
By making the undoped AlGaAs layer thin, Al
Variations in characteristics due to variations in the concentration of impurities such as oxygen in the GaAs layer can be reduced, so that a high-quality semiconductor wafer can be provided with good reproducibility.

【0008】さらに、上記バッファ層を構成するアンド
ープAlGaAs層の膜厚を20nm以下、好ましくは
5〜15nmとするとよい。
Further, the thickness of the undoped AlGaAs layer constituting the buffer layer may be set to 20 nm or less, preferably 5 to 15 nm.

【0009】上記半導体ウェーハを基板として用い、活
性層の表面に電極を形成した半導体装置は高周波特性に
優れている。
A semiconductor device using the above semiconductor wafer as a substrate and having electrodes formed on the surface of an active layer has excellent high frequency characteristics.

【0010】[0010]

【発明の実施の形態】以下、本発明の半導体ウェーハの
好適な実施形態を図面に基づいて説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.

【0011】本実施形態はGaAsFETに用いられる
半導体ウェーハに本発明を適用した例である。MBE法
(分子線エピタキシャル成長法)を用いてエピタキシャ
ル成長を行ない本実施形態の半導体ウェーハを作製し
た。
This embodiment is an example in which the present invention is applied to a semiconductor wafer used for a GaAs FET. The semiconductor wafer of this embodiment was manufactured by performing epitaxial growth using MBE (molecular beam epitaxial growth).

【0012】図1は本実施形態の半導体ウェーハの断面
構造図である。本実施形態の半導体ウェーハは、半絶縁
性GaAs基板2上にアンドープAlGaAs層4、ア
ンドープGaAs層3、活性層1を順次積層した構造と
なっている。バッファ層がアンドープAlGaAs層4
とアンドープGaAs層3とで構成されている。半絶縁
性GaAs基板2の厚さは600μm、アンドープAl
GaAs層4の厚さは10nm、アンドープGaAs層
3の厚さは600nmで、活性層1の厚さは300nm
である。また、活性層1のキャリア濃度は1.5×10
17cm―3である。
FIG. 1 is a sectional structural view of a semiconductor wafer according to this embodiment. The semiconductor wafer of this embodiment has a structure in which an undoped AlGaAs layer 4, an undoped GaAs layer 3, and an active layer 1 are sequentially stacked on a semi-insulating GaAs substrate 2. Buffer layer is undoped AlGaAs layer 4
And an undoped GaAs layer 3. The thickness of the semi-insulating GaAs substrate 2 is 600 μm, and undoped Al
The thickness of the GaAs layer 4 is 10 nm, the thickness of the undoped GaAs layer 3 is 600 nm, and the thickness of the active layer 1 is 300 nm.
It is. The carrier concentration of the active layer 1 is 1.5 × 10
17 cm- 3 .

【0013】本実施形態の半導体ウェーハについて、成
長温度に対するバッファ層からのリーク電流の変化を調
べるために、上記構造のバッファ層及び活性層を、43
0℃、530℃、580℃の成長温度でそれぞれエピタ
キシャル成長させた。さらに、バッファ層からのリーク
電流を測定するために図4に示すようなサンプルを作成
した。図4に示すサンプルは、各半導体ウェーハの活性
層上に直径200μmの円形電極10を形成し、さらに
電極10の外側に30μm隔てて囲むように電極20を
形成した後、これらの電極をマスクとして活性層をエッ
チングしてバッファ層を剥き出しにしたものである。各
サンプルについて、電極10と電極20の間に50Vの
電圧を印加したときに流れる電流を測定し、これをバッ
ファ層からのリーク電流とした。
In the semiconductor wafer of this embodiment, the buffer layer and the active layer having the above-described structure are connected to each other in order to examine the change in the leak current from the buffer layer with respect to the growth temperature.
Epitaxial growth was performed at growth temperatures of 0 ° C., 530 ° C., and 580 ° C., respectively. Further, a sample as shown in FIG. 4 was prepared to measure a leak current from the buffer layer. In the sample shown in FIG. 4, a circular electrode 10 having a diameter of 200 μm is formed on the active layer of each semiconductor wafer, and an electrode 20 is formed so as to surround the electrode 10 at a distance of 30 μm. The buffer layer is exposed by etching the active layer. For each sample, a current flowing when a voltage of 50 V was applied between the electrode 10 and the electrode 20 was measured, and this was defined as a leak current from the buffer layer.

【0014】各サンプルについて測定した結果を図5に
示す。本実施形態の半導体ウェーハの場合、どの温度で
バッファ層を成長させたサンプルに関してもバッファ層
からのリーク電流は100nA未満であり、成長温度に
依存せず安定しているといえる。
FIG. 5 shows the result of measurement for each sample. In the case of the semiconductor wafer of the present embodiment, the leakage current from the buffer layer is less than 100 nA for the sample in which the buffer layer is grown at any temperature, and it can be said that the sample is stable regardless of the growth temperature.

【0015】また、本実施形態の半導体ウェーハの活性
層表面にソース電極、ドレイン電極、ゲート電極を形成
してFETを作製し、その高周波特性を調べるために雑
音指数(NF)と利得(Gain)を測定した結果、雑
音指数が0.52dBで、利得が11.1dBであった。
Further, a source electrode, a drain electrode, and a gate electrode are formed on the active layer surface of the semiconductor wafer of this embodiment to manufacture an FET, and a noise figure (NF) and a gain (Gain) are obtained in order to examine a high frequency characteristic thereof. As a result, the noise figure was 0.52 dB and the gain was 11.1 dB.

【0016】本発明者は、本実施形態の効果を確認する
ために、従来のバッファ構造をした半導体ウェーハ及び
FETを作製して比較実験を行なった。
In order to confirm the effect of the present embodiment, the present inventor manufactured a conventional semiconductor wafer and FET having a buffer structure and performed a comparative experiment.

【0017】(比較例1)比較例1は従来の代表的なバ
ッファ構造である高抵抗アンドープGaAs層をバッフ
ァ層とした半導体ウェーハであり、バッファ層及び活性
層は前述の実施形態と同様にMBE法(分子線エピタキ
シャル成長法)によりエピタキシャル成長させて形成し
た。
Comparative Example 1 Comparative Example 1 is a semiconductor wafer in which a high resistance undoped GaAs layer, which is a conventional typical buffer structure, is used as a buffer layer, and the buffer layer and the active layer are formed by MBE in the same manner as in the above-described embodiment. It was formed by epitaxial growth by a method (molecular beam epitaxial growth method).

【0018】図2は比較例1の半導体ウェーハの断面構
造図であり、バッファ層の構成のみが本実施形態と異な
る。比較例1ではアンドープGaAs層5をバッファ層
としており、その厚さは600nmである。なお、半絶
縁性GaAs基板2の厚さ、活性層1の厚さ及びキャリ
ア濃度については本実施形態の半導体ウェーハと同じで
ある。
FIG. 2 is a sectional structural view of a semiconductor wafer of Comparative Example 1, which differs from this embodiment only in the configuration of the buffer layer. In Comparative Example 1, the undoped GaAs layer 5 was used as a buffer layer, and its thickness was 600 nm. Note that the thickness of the semi-insulating GaAs substrate 2, the thickness of the active layer 1, and the carrier concentration are the same as those of the semiconductor wafer of the present embodiment.

【0019】比較例1について、本実施形態を測定した
のと同様にしてバッファ層からのリーク電流を測定し
た。各サンプルについて測定した結果を図5に示す。比
較例1の半導体ウェーハの場合、成長温度が高かったも
のほど、バッファ層からのリーク電流が大きくなり、そ
のリーク電流の大きさはいずれも10000nA以上で
あった。
For Comparative Example 1, the leak current from the buffer layer was measured in the same manner as in this embodiment. FIG. 5 shows the measurement results of each sample. In the case of the semiconductor wafer of Comparative Example 1, the higher the growth temperature, the larger the leakage current from the buffer layer, and the magnitude of the leakage current was 10,000 nA or more.

【0020】また、比較例1の半導体ウェーハの活性層
表面にソース電極、ドレイン電極、ゲート電極を形成し
てFETを作製し、その高周波特性を調べるために雑音
指数(NF)と利得(Gain)を測定した結果、雑音
指数が0.64dBで、利得が10.8dBであった。
A source electrode, a drain electrode, and a gate electrode were formed on the active layer surface of the semiconductor wafer of Comparative Example 1 to fabricate an FET, and a noise figure (NF) and a gain (Gain) were obtained in order to examine high-frequency characteristics. As a result, the noise figure was 0.64 dB and the gain was 10.8 dB.

【0021】(比較例2)比較例2は従来の他の代表的
なバッファ構造であるAlGaAs/GaAs超格子を
バッファ層とした半導体ウェーハであり、バッファ層及
び活性層は前記実施形態と同様にMBE法(分子線エピ
タキシャル成長法)によりエピタキシャル成長させて形
成した。
Comparative Example 2 Comparative Example 2 is a semiconductor wafer using an AlGaAs / GaAs superlattice as a buffer layer, which is another typical buffer structure of the related art, and the buffer layer and the active layer are the same as in the above embodiment. It was formed by epitaxial growth by MBE (molecular beam epitaxial growth).

【0022】図3は比較例2の半導体ウェーハの断面構
造図あり、バッファ層の構成のみが本実施形態と異な
る。比較例2ではAlGaAs/GaAs超格子層6を
バッファ層としており、その厚さはAlGaAs(15
nm)/GaAs(5nm)×20周期でトータル40
0nmである。なお、半絶縁性GaAs基板の厚さ、活
性層の厚さ及びキャリア濃度については本実施形態の半
導体ウェーハと同じである。
FIG. 3 is a sectional view of a semiconductor wafer of Comparative Example 2, which differs from this embodiment only in the structure of the buffer layer. In Comparative Example 2, the AlGaAs / GaAs superlattice layer 6 was used as a buffer layer, and its thickness was AlGaAs (15).
nm) / GaAs (5 nm) × 20 cycles for a total of 40
0 nm. The thickness of the semi-insulating GaAs substrate, the thickness of the active layer, and the carrier concentration are the same as those of the semiconductor wafer of the present embodiment.

【0023】比較例2について、本実施形態を測定した
のと同様にしてバッファ層からのリーク電流を測定し
た。ただし、成長温度は430℃、530℃の2点のみ
とした。各サンプルについて測定した結果を図5に示
す。比較例2の半導体ウェーハの場合、430℃で成長
させたサンプルに対してはバッファ層からのリーク電流
が10000nA以上となったが、530℃で成長させ
たサンプルに対しては急激にバッファ層からのリーク電
流は減少し100nA未満となった。
With respect to Comparative Example 2, the leakage current from the buffer layer was measured in the same manner as in this embodiment. However, only two growth temperatures of 430 ° C. and 530 ° C. were used. FIG. 5 shows the measurement results of each sample. In the case of the semiconductor wafer of Comparative Example 2, the leakage current from the buffer layer was 10,000 nA or more for the sample grown at 430 ° C. Leak current decreased to less than 100 nA.

【0024】また、比較例2の半導体ウェーハの活性層
表面にソース電極、ドレイン電極、ゲート電極を形成し
てFETを作製し、その高周波特性を調べるために雑音
指数(NF)と利得(Gain)を測定した結果、雑音
指数が0.55dBで、利得が11.1dBであった。
A source electrode, a drain electrode, and a gate electrode were formed on the active layer surface of the semiconductor wafer of Comparative Example 2 to fabricate an FET, and a noise figure (NF) and a gain (Gain) were obtained in order to examine the high-frequency characteristics. As a result, the noise figure was 0.55 dB and the gain was 11.1 dB.

【0025】以上のことから、バッファ層からのリーク
電流は、本実施形態の半導体ウェーハの方が比較例1,
2に比べて小さく、かつ成長温度に依存せず安定してい
るといえる。また、高周波特性を雑音指数(NF)と利
得(Gain)により評価した結果を表1に示すが、雑
音指数(NF)で比較すると本実施形態が最も低くなっ
ており、界面の影響を受けずに特性が向上していること
がわかる。これより、本実施形態の半導体ウェーハによ
れば、GaAs基板とエピタキシャル層との界面に存在
する不純物等により形成される深い準位の影響が抑える
ことができ、このウェーハを用いることにより高周波特
性に優れた高品質の半導体装置を生産できる。
From the above, the leakage current from the buffer layer was smaller in the semiconductor wafer of the present embodiment than in the comparative examples 1 and 2.
It can be said that it is smaller than that of No. 2 and stable regardless of the growth temperature. Table 1 shows the results of evaluating the high-frequency characteristics by using a noise figure (NF) and a gain (Gain). When compared with the noise figure (NF), this embodiment is the lowest, and is not affected by the interface. It can be seen that the characteristics have been improved. Thus, according to the semiconductor wafer of the present embodiment, it is possible to suppress the influence of the deep level formed by the impurities and the like existing at the interface between the GaAs substrate and the epitaxial layer. An excellent high quality semiconductor device can be produced.

【0026】[0026]

【表1】 [Table 1]

【0027】本実施形態はFETに用いられる半導体ウ
ェーハについて説明したが、本発明はこれに限定される
ものではない。例えば、前記実施形態の半導体ウェーハ
の活性層の表面にn型AlGaAs等からなる電子供給
層を形成することにより、HEMTに用いる半導体ウェ
ーハとすることも可能である。
Although the present embodiment has described the semiconductor wafer used for the FET, the present invention is not limited to this. For example, by forming an electron supply layer made of n-type AlGaAs or the like on the surface of the active layer of the semiconductor wafer of the above embodiment, the semiconductor wafer used for HEMT can be obtained.

【0028】なお、アンドープGaAsバッファ層の中
に薄いAlGaAs層があっても、本発明と同じ効果が
得られることは明らかであり、このような構造も本発明
の範囲内に含まれることは言うまでもない。
It is clear that the same effects as those of the present invention can be obtained even if a thin AlGaAs layer is present in the undoped GaAs buffer layer, and it goes without saying that such a structure is also included in the scope of the present invention. No.

【0029】[0029]

【発明の効果】本願において開示される発明は、GaA
s基板上にバッファ層が形成され、その上に活性層が形
成されてなるエピタキシャル成長化合物半導体ウェーハ
において、上記バッファ層はGaAs基板表面に形成さ
れるアンドープAlGaAs層と該アンドープAlGa
As層上に形成されるアンドープGaAs層とからな
り、前記アンドープAlGaAs層は前記活性層及びア
ンドープGaAs層よりも薄くなるようにしたので、G
aAs基板とエピタキシャル層との界面に存在する不純
物等により形成される深い準位の影響を抑えることがで
き、アンドープAlGaAs層を薄くすることにより、
AlGaAs層中の酸素等の不純物濃度の変動による特
性の変動を小さくできるため、高品質の半導体ウェーハ
を提供でき、この半導体ウェーハを用いることにより高
性能の半導体装置を製造することができる。
The invention disclosed in the present application is based on GaAs.
In an epitaxially grown compound semiconductor wafer having a buffer layer formed on an s substrate and an active layer formed thereon, the buffer layer comprises an undoped AlGaAs layer formed on the surface of the GaAs substrate and the undoped AlGa layer.
And an undoped GaAs layer formed on the As layer. The undoped AlGaAs layer is thinner than the active layer and the undoped GaAs layer.
The influence of the deep level formed by impurities and the like existing at the interface between the aAs substrate and the epitaxial layer can be suppressed, and by making the undoped AlGaAs layer thin,
Since fluctuations in characteristics due to fluctuations in the concentration of impurities such as oxygen in the AlGaAs layer can be reduced, a high-quality semiconductor wafer can be provided, and a high-performance semiconductor device can be manufactured by using this semiconductor wafer.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本実施形態の半導体ウェーハの断面図である。FIG. 1 is a cross-sectional view of a semiconductor wafer of the present embodiment.

【図2】比較例1の半導体ウェーハの断面図である。FIG. 2 is a cross-sectional view of a semiconductor wafer of Comparative Example 1.

【図3】比較例2の半導体ウェーハの断面図である。FIG. 3 is a cross-sectional view of a semiconductor wafer of Comparative Example 2.

【図4】バッファ層からのリーク電流を測定するときに
用いたサンプルの概略構成図である。
FIG. 4 is a schematic configuration diagram of a sample used when measuring a leak current from a buffer layer.

【図5】各温度でバッファ層及び活性層を成長させた半
導体ウェーハに対してバッファ層からのリーク電流を測
定した結果を示すグラフである。
FIG. 5 is a graph showing a result of measuring a leak current from a buffer layer for a semiconductor wafer on which a buffer layer and an active layer are grown at each temperature.

【符号の説明】[Explanation of symbols]

1 活性層 2 半絶縁性GaAs基板 3 アンドープGaAsバッファ層 4 アンドープAlGaAsバッファ層 5 高抵抗GaAsバッファ層 6 GaAs/AlGaAs超格子バッファ層 Reference Signs List 1 active layer 2 semi-insulating GaAs substrate 3 undoped GaAs buffer layer 4 undoped AlGaAs buffer layer 5 high-resistance GaAs buffer layer 6 GaAs / AlGaAs superlattice buffer layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/201 Fターム(参考) 5F052 DA05 DB06 GC04 JA10 5F102 FA01 GB01 GC01 GD01 GJ05 GK05 GK06 GK08 HC01 5F103 AA04 DD03 DD05 HH03 LL09 RR06 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/201 F-term (Reference) 5F052 DA05 DB06 GC04 JA10 5F102 FA01 GB01 GC01 GD01 GJ05 GK05 GK06 GK08 HC01 5F103 AA04 DD03 DD05 HH03 LL09 RR06

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 GaAs基板上にバッファ層が形成さ
れ、その上に活性層が形成されてなるエピタキシャル成
長化合物半導体ウェーハにおいて、上記バッファ層はG
aAs基板表面に形成されたアンドープAlGaAs層
と該アンドープAlGaAs層上に形成されたアンドー
プGaAs層とからなり、前記アンドープAlGaAs
層は前記活性層及びアンドープGaAs層よりも薄いこ
とを特徴とするエピタキシャル成長化合物半導体ウェー
ハ。
1. An epitaxially grown compound semiconductor wafer having a buffer layer formed on a GaAs substrate and an active layer formed thereon, wherein the buffer layer is formed of G
an undoped AlGaAs layer formed on the surface of an aAs substrate and an undoped GaAs layer formed on the undoped AlGaAs layer;
An epitaxially grown compound semiconductor wafer, wherein the layer is thinner than the active layer and the undoped GaAs layer.
【請求項2】 上記バッファ層を構成するアンドープA
lGaAs層の膜厚は20nm以下、好ましくは5〜1
5nmであることを特徴とする請求項1に記載のエピタ
キシャル成長化合物半導体ウェーハ。
2. An undoped A constituting said buffer layer
The thickness of the lGaAs layer is 20 nm or less, preferably 5 to 1 nm.
2. The epitaxially grown compound semiconductor wafer according to claim 1, wherein the thickness is 5 nm.
【請求項3】 請求項1又は請求項2に記載のエピタキ
シャル成長化合物半導体ウェーハを基板として用い、エ
ピタキシャル成長層の表面に電極を形成してなることを
特徴とする半導体装置。
3. A semiconductor device comprising the epitaxially grown compound semiconductor wafer according to claim 1 or 2 as a substrate and electrodes formed on the surface of the epitaxially grown layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302191A (en) * 2008-06-11 2009-12-24 Fujitsu Ltd Semiconductor device and its manufacturing method
WO2010119666A1 (en) * 2009-04-15 2010-10-21 住友化学株式会社 Method for measuring electrical characteristics of semiconductor substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311904A (en) * 1999-04-27 2000-11-07 Hitachi Cable Ltd Compound semiconductor epitaxial wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311904A (en) * 1999-04-27 2000-11-07 Hitachi Cable Ltd Compound semiconductor epitaxial wafer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302191A (en) * 2008-06-11 2009-12-24 Fujitsu Ltd Semiconductor device and its manufacturing method
WO2010119666A1 (en) * 2009-04-15 2010-10-21 住友化学株式会社 Method for measuring electrical characteristics of semiconductor substrate
CN102396059A (en) * 2009-04-15 2012-03-28 住友化学株式会社 Method for measuring electrical characteristics of semiconductor substrate
US8610450B2 (en) 2009-04-15 2013-12-17 Sumitomo Chemical Company, Limited Method of measuring electrical characteristics of semiconductor wafer

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