JP5495838B2

JP5495838B2 - Field effect transistor

Info

Publication number: JP5495838B2
Application number: JP2010032281A
Authority: JP
Inventors: 就彦前田; 正伸廣木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-02-17
Filing date: 2010-02-17
Publication date: 2014-05-21
Anticipated expiration: 2030-02-17
Also published as: JP2011171422A

Description

本発明は、電界効果型トランジスタに係り、特に、分極電荷埋め込みチャネル構造の電界効果型トランジスタに関する。 The present invention relates to a field effect transistor, and more particularly to a field effect transistor having a polarization charge buried channel structure.

窒化物半導体を用いた電界効果型トランジスタ（Field Effect Transistor（FET）、ＧａＮ系ＦＥＴ、ヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor: HFET）を含む）は、次世代の高温、高出力、高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。 Field effect using nitride semiconductor transistor (Field Effect Transistor (FET), GaN -based FET, heterostructure field effect transistor (Heterostructure Field Effect Transistor: HFET) including) the high temperature of the next generation, high-output, high It is very promising as a high-voltage transistor withstand voltage, and is actively researched for practical use.

上記したＦＥＴのうちＧａＮ系のＨＦＥＴは、通常、極性面上（すなわちｃ軸方向）に形成されるため、ヘテロ界面に大きな分極電荷が存在する。このため、キャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリア（チャネル電子（２次元電子））がチャネルに誘起される。 Of the above-described FETs, GaN-based HFETs are usually formed on the polar plane (that is, in the c-axis direction), and therefore there is a large polarization charge at the heterointerface. For this reason, carriers (channel electrons (two-dimensional electrons)) that contribute to conduction are induced in the channel without doping for carrier supply.

このため、ＧａＮ系のＨＦＥＴは、大電流が得られやすいという有利な面があるため、一般的に、いわゆるデプレション型のデバイス動作に向いている。また、これと相反するエンハンスメント型のデバイス動作も可能ではあることが報告されているものの、エンハンスメント型のデバイス動作には不向きであり、高い正のしきい値電圧を得ることが困難であることが、非特許文献１に記載されている。 For this reason, a GaN-based HFET has an advantageous aspect that a large current is easily obtained, and thus is generally suitable for a so-called depletion type device operation. Although it has been reported that enhancement-type device operation contrary to this is possible, it is not suitable for enhancement-type device operation, and it may be difficult to obtain a high positive threshold voltage. Non-Patent Document 1.

なお、デプレション型のデバイスとは、しきい値電圧が負の値であって、ノーマリーオン型とも呼ばれるデバイスである。デプレション型のデバイス動作とは、ゲートに電圧を印加しない状態、すなわちゲート電圧ゼロの場合であってもドレイン電圧の印加によってドレイン電流が流れ、ゲートに負の電圧を印加することによってドレイン電流がゼロになる（すなわちピンチオフする）デバイス動作をいう。 Note that a depletion type device is a device whose threshold voltage is a negative value and is also referred to as a normally-on type. The depletion type device operation is a state in which no voltage is applied to the gate, that is, even when the gate voltage is zero, the drain current flows by applying the drain voltage, and the drain current is generated by applying a negative voltage to the gate. Device operation that goes to zero (ie, pinches off).

一方、エンハンスメント型のデバイスとは、しきい値電圧が正の値であって、ノーマリーオフ型とも呼ばれるデバイスである。エンハンスメント型のデバイス動作とは、ゲートに電圧を印加しない状態、すなわちゲート電圧ゼロの場合にはドレイン電圧の印加によってもドレイン電流が流れず、ゲートに正の電圧を印加することによってドレイン電流が流れるデバイス動作をいう。 On the other hand, an enhancement type device is a device whose threshold voltage is a positive value and is also called a normally-off type device. The enhancement type device operation is a state where no voltage is applied to the gate, that is, when the gate voltage is zero, the drain current does not flow even when the drain voltage is applied, and the drain current flows when the positive voltage is applied to the gate. Refers to device operation.

以下、このようなＧａＮ系のエンハンスメント型の電界効果型トランジスタ（以下、簡単のため、ＧａＮ系エンハンスメント型ＦＥＴと記す）のデバイス動作について、より詳細に説明する。 Hereinafter, such a GaN-based enhancement type field effect transistor (hereinafter, for simplicity, referred to as GaN-based enhancement type FET) for device operation will be described in more detail.

図６は、従来のＧａＮ系エンハンスメント型ＦＥＴを説明するための図である。図示したＧａＮ系エンハンスメント型ＦＥＴでは、極性面である＋ｃ面（（０００１）面）上に、障壁層半導体６０５、チャネル層半導体６０６による障壁層半導体／チャネル層半導体へテロ構造が形成されている。 FIG. 6 is a diagram for explaining a conventional GaN-based enhancement type FET. In the illustrated GaN-based enhancement type FET, a barrier layer semiconductor / channel layer semiconductor heterostructure including a barrier layer semiconductor 605 and a channel layer semiconductor 606 is formed on the + c plane ((0001) plane) which is a polar plane.

障壁層半導体／チャネル層半導体へテロ構造上には、ソース電極６０１、ゲート電極６０２、ドレイン電極６０３が形成されている。ＧａＮ系エンハンスメント型ＦＥＴにあっては、ゲート電極６０２の下方に存在する障壁層半導体６０５の層の厚さ（以降、「層厚」と記す）が一般に小さいことが特徴となっている。 A source electrode 601, a gate electrode 602, and a drain electrode 603 are formed on the barrier layer semiconductor / channel layer semiconductor heterostructure. The GaN-based enhancement type FET is characterized in that the thickness of the barrier layer semiconductor 605 existing below the gate electrode 602 (hereinafter referred to as “layer thickness”) is generally small.

図６に示した構造では、高いゲート耐圧を得るために、ゲート電極６０２と障壁層半導体６０５の間に絶縁膜が挿入された、いわゆる絶縁ゲート（あるいはＭＩＳ（ＭＩＳ：Metal-Insulator-Semiconductor））構造が用いられている。また、図６に示した構造では、低いソース抵抗を得るために、ソース電極６０１、ゲート電極６０２間、及びゲート電極６０２、ドレイン電極６０３間の障壁層半導体６０５の層厚が、ゲート電極６０２の下方に存在する障壁層半導体６０５の層厚に比べて大きい、いわゆるリセスゲート構造が用いられている。 In the structure shown in FIG. 6, a so-called insulated gate (or MIS (Metal-Insulator-Semiconductor)) in which an insulating film is inserted between the gate electrode 602 and the barrier layer semiconductor 605 in order to obtain a high gate breakdown voltage. Structure is used. In the structure shown in FIG. 6, in order to obtain a low source resistance, the thickness of the barrier layer semiconductor 605 between the source electrode 601 and the gate electrode 602 and between the gate electrode 602 and the drain electrode 603 is A so-called recess gate structure, which is larger than the layer thickness of the barrier layer semiconductor 605 existing below, is used.

図７は、図６に示したＧａＮ系エンハンスメント型ＦＥＴの、ゲート電極６０２の下方に存在する障壁層半導体６０５（以下、チャネルと記す）の層構造のポテンシャル（以下、チャネル・ポテンシャルと記す）の形状を模式的に示したものである。 7 shows the potential of the layer structure (hereinafter referred to as channel potential) of the barrier layer semiconductor 605 (hereinafter referred to as channel) existing below the gate electrode 602 of the GaN-based enhancement type FET shown in FIG. The shape is schematically shown.

図６に示した障壁層半導体／チャネル層半導体へテロ界面には正の分極電荷が存在するため、半導体基板にキャリア供給のためのドーピングが施されていなくても、２次元電子がチャネルのヘテロ界面近傍に誘起される。図７には、誘起された２次元電子がチャネル電子となっている様子が示されている。 Since there is a positive polarization charge at the barrier layer semiconductor / channel layer semiconductor hetero interface shown in FIG. 6, even if the semiconductor substrate is not doped for carrier supply, the two-dimensional electrons are heterogeneous in the channel. Induced near the interface. FIG. 7 shows that the induced two-dimensional electrons are channel electrons.

ＧａＮ系エンハンスメント型ＦＥＴのチャネル構造は、その特徴として、障壁層半導体６０５の層厚が薄く設計されている。このため、障壁層半導体の層厚がより大きいデプレション型ＦＥＴに比べて２次元電子濃度が低くなる。その結果、ＧａＮ系エンハンスメント型ＦＥＴでは、しきい値電圧が正の方向に移動することにより、エンハンスメント型のデバイス動作が擬似的に実現される。 As a feature of the channel structure of the GaN-based enhancement type FET, the barrier layer semiconductor 605 is designed to have a thin layer thickness. For this reason, the two-dimensional electron concentration is lower than that of a depletion type FET in which the thickness of the barrier layer semiconductor is larger. As a result, in the GaN-based enhancement type FET, the enhancement type device operation is realized in a pseudo manner by moving the threshold voltage in the positive direction.

M. Asif Khan, Q. Chen, C. J. Sun, J. W. Yang, and M. Blasingame, Enhancement and depletion mode GaN/AlGaN heterostructure fieldeffect transistors. Appl. Phys. Stat. Lett. 68(4), 514 (1996).M. Asif Khan, Q. Chen, C. J. Sun, J. W. Yang, and M. Blasingame, Enhancement and depletion mode GaN / AlGaN heterostructure fieldeffect transistors. Appl. Phys. Stat. Lett. 68 (4), 514 (1996).

しかしながら、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作の実現が必須である。そこで、通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型のデバイスにおいて高い正のしきい値が実現可能なＦＥＴを開発することが強く望まれていた。 However, in power applications, it is essential to realize enhancement type device operation simultaneously with depletion type device operation. Therefore, it has been strongly desired to develop an FET capable of realizing a high positive threshold in an enhancement type device formed on a normal polar plane (that is, in the c-axis direction).

本発明は、上記した点に鑑みてなされたものであって、チャネル構造を変更することなく、チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide an enhancement type field effect transistor having a higher channel threshold voltage without changing the channel structure.

以上述べた課題を解決するため、本発明の請求項１に記載の電界効果型トランジスタは、複数層の窒化物半導体を有する電界効果型トランジスタにおいて、前記複数層の窒化物半導体のうち、電界効果型トランジスタにおける電気伝導に寄与するキャリアが走行するチャネル層半導体（例えば図４に示したチャネル層半導体１０２）と、前記チャネル層半導体よりも下層にあって、当該チャネル層半導体よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体（例えば図４に示した下方障壁層半導体１０４）と、前記チャネル層半導体と前記下方障壁層半導体との間にあって、バンドギャップが前記下方障壁層半導体のバンドギャップより大きい薄層高障壁層半導体（例えば図４に示した薄層高障壁層半導体１０３）と、を含む層構造を有し、前記薄層高障壁層半導体のバンドギャップ及び厚さが、前記チャネル層半導体のバンド端と前記下方障壁層半導体のバンド端の位置が略一致するよう設定されていることを特徴とする。 Or in order to solve the problems mentioned, the field effect transistor according to claim 1 of the present invention is a field effect transistor having a nitride semiconductor multiple layers, of nitride semiconductor of the plurality of layers, the field effect A channel layer semiconductor (for example, the channel layer semiconductor 102 shown in FIG. 4) in which carriers that contribute to electrical conduction in a type transistor travel, and a lower band gap than the channel layer semiconductor, and a band gap larger than the channel layer semiconductor A lower barrier layer semiconductor made of a nitride semiconductor (for example, the lower barrier layer semiconductor 104 shown in FIG. 4), and a band gap between the channel layer semiconductor and the lower barrier layer semiconductor, the band gap of the lower barrier layer semiconductor. greater than thin-layer high-barrier layer semiconductor (such as thin layer high barrier layer semiconductor 103 shown in FIG. 4), the free Have a layer structure, the thin layer high barrier layer bandgap and thickness of the semiconductor is, that the position of the channel layer semiconductor band edge and the lower barrier layer semiconductor band edge is set to substantially coincide Features.

このような発明によれば、見かけ上、従来構造のチャネル層半導体中に負の分極電荷を埋め込んだものと同等の状況が実現でき、その結果、チャネル層半導体のポテンシャルが高くなり、高い正のしきい値が実現される。 According to such an invention, apparently, a situation equivalent to that in which a negative polarization charge is embedded in a channel layer semiconductor having a conventional structure can be realized, and as a result, the potential of the channel layer semiconductor is increased, and a high positive A threshold is realized.

また、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐことができる。 Further, it is possible to prevent the higher the potential of the channel layer semiconductor, yet secondary channel is generated in the hetero interface near to the the lower barrier layer semiconductor and thin layer high barrier layer semiconductor.

また、請求項２に記載の電界効果型トランジスタは、請求項１において、前記チャネル層半導体と前記薄層高障壁半導体との界面に発生する分極電荷と、前記薄層高障壁半導体と前記下方障壁層半導体との界面に発生する分極電荷とによって、前記薄層高障壁層半導体内部に形成される電界と、前記薄層高障壁層半導体の厚さとの積によって与えられる前記薄層高障壁層半導体の両端でのバンド端位置の差が、前記チャネル層半導体と前記下方障壁層半導体とのバンド端位置の差に略等しいことを特徴とする。 The field effect transistor according to claim 2 is the field effect transistor according to claim 1 , wherein polarization charge generated at an interface between the channel layer semiconductor and the thin high barrier semiconductor, the thin high barrier semiconductor, and the lower barrier are provided. by the polarization charges generated at the interface between the layer semiconductor, an electric field formed within the thin layer high barrier layer semiconductor, the thin layer high barrier layer semiconductor given by the product of the thickness of the thin layer high barrier layer semiconductor The difference between the band edge positions at both ends of the channel layer semiconductor is substantially equal to the difference between the band edge positions of the channel layer semiconductor and the lower barrier layer semiconductor.

このような発明によれば、薄層高障壁層半導体内部に形成される電界と薄層高障壁層半導体の厚さとの積により、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐことができる。 According to this invention, the product of the thickness of the field and the thin layer high barrier layer semiconductor formed within the thin layer high barrier layer semiconductor, to increase the potential of the channel layer semiconductor, yet lower barrier layer semiconductor and thin A secondary channel can be prevented from being generated in the vicinity of the hetero interface with the high barrier layer semiconductor.

請求項３に記載の電界効果型トランジスタは、請求項１または２において、ＧａＮ系電界効果型トランジスタ、またはヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor:HFET）であることを特徴とする。 The field effect transistor according to claim 3, in claim 1 or 2, GaN based field effect transistor or a hetero-structure field effect transistor,: characterized in that it is a (Heterostructure Field Effect Transistor HFET).

このような発明によれば、ＧａＮ系電界効果型トランジスタ、ヘテロ構造電界効果型トランジスタに本発明の電界効果型トランジスタを適用することができる。 According to the invention, it is possible to apply a field-effect transistor of the present invention GaN based field effect transistor, a hetero-structure field effect transistor.

請求項４に記載の電界効果型トランジスタは、請求項１、２または３において、前記薄層高障壁層半導体の厚さが、０．５ｎｍ以上、５ｎｍ以下であることを特徴とする。 The field effect transistor according to claim 4 resides in that in Claim 1, 2 or 3, wherein the thin layer high barrier layer thickness of the semiconductor is, 0.5 nm or more, and wherein the at 5nm or less.

このような発明によれば、チャネル層半導体のポテンシャルを高くし、しかも下方障壁層半導体と薄層高障壁層半導体とのへテロ界面近傍に副次的チャネルが発生することを防ぐ薄層高障壁層半導体の厚さを最適化することができる。 According to this invention, a thin layer high barrier to prevent raising the potential of the channel layer semiconductor, yet secondary channel is generated in the hetero interface near to the the lower barrier layer semiconductor and thin layer high barrier layer semiconductor The thickness of the layer semiconductor can be optimized.

本発明は、チャネル構造を変更することなく、チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供することができる。 The present invention can provide an enhancement type field effect transistor having a higher channel threshold voltage without changing the channel structure.

本発明の実施形態１、実施形態２の電界効果型トランジスタのチャネル構造を説明するための模式図である。It is a schematic diagram for demonstrating the channel structure of the field effect transistor of Embodiment 1 and Embodiment 2 of this invention. 図１に示した電界効果型トランジスタのチャネル・ポテンシャルの形状を模式的に示した図である。FIG. 2 is a diagram schematically showing the channel potential shape of the field effect transistor shown in FIG. 1. 薄層高障壁層半導体を設けることなく、チャネル層半導体の直下に下方障壁層半導体を設けた場合のチャネル・ポテンシャルの形状を模式的に示した図である。It is the figure which showed typically the shape of the channel potential at the time of providing a lower barrier layer semiconductor directly under a channel layer semiconductor, without providing a thin layer high barrier layer semiconductor. 本発明の実施形態１の電界効果型トランジスタを説明するための図である。It is a figure for demonstrating the field effect transistor of Embodiment 1 of this invention. 本発明の実施形態２の電界効果型トランジスタを説明するための図である。It is a figure for demonstrating the field effect transistor of Embodiment 2 of this invention. 従来のＧａＮ系エンハンスメント型ＦＥＴを説明するための図である。It is a figure for demonstrating the conventional GaN-type enhancement type FET. 図６に示したＧａＮ系エンハンスメント型ＦＥＴのチャネル・ポテンシャルの形状を模式的に示したものである。7 schematically shows the channel potential shape of the GaN-based enhancement type FET shown in FIG.

以下、本発明の電界効果型トランジスタの実施形態１、実施形態２を説明する。なお、実施形態１、実施形態２でいう電界効果型トランジスタ（Field Effect Transistor（FET）は、ＧａＮ系ＦＥＴ、ヘテロ構造電界効果型トランジスタ（Heterostructure Field Effect Transistor: HFET）を含むものとする。 Embodiments 1 and 2 of the field effect transistor of the present invention will be described below. The embodiments 1, field effect transistors mentioned embodiment 2 (Field Effect Transistor (FET) is, GaN-based FET, heterostructure field effect transistor (Heterostructure Field Effect Transistor: shall include HFET).

（理論）
本明細書では、実施形態１、実施形態２の具体的な構成に先立って、実施形態１、実施形態２の電界効果型トランジスタが作用、効果を奏する理論について説明する。 (theory)
In this specification, prior to the specific configurations of the first and second embodiments, the theory that the field-effect transistors of the first and second embodiments function and exert an effect will be described.

図１は、本発明の実施形態１、実施形態２の電界効果型トランジスタのチャネル構造を説明するための模式図である。実施形態１、実施形態２の電界効果型トランジスタのチャネル構造は、分極電荷埋め込みチャネル構造である。図示したチャネルは、ゲート電極下に存在する障壁層半導体１０１、障壁層半導体１０１と共に障壁層半導体／チャネル層半導体へテロ構造を形成するチャネル層半導体１０２を有している。 FIG. 1 is a schematic diagram for explaining a channel structure of a field effect transistor according to Embodiments 1 and 2 of the present invention. The channel structure of the field effect transistor of Embodiments 1 and 2 is a polarization charge buried channel structure. The illustrated channel includes a barrier layer semiconductor 101 existing under a gate electrode, and a channel layer semiconductor 102 that forms a barrier layer semiconductor / channel layer semiconductor heterostructure together with the barrier layer semiconductor 101.

さらに、実施形態１、実施形態２の電界効果型トランジスタは、チャネル層半導体１０２よりも下層に、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体１０４を有している。チャネル層半導体１０２と下方障壁層半導体１０４との間には、バンドギャップが下方障壁層半導体１０４のバンドギャップより大きい、薄層高障壁層半導体（図中にバンド端整合半導体層とも記す）１０３が挿入されている。薄層高障壁層半導体１０３は、０．５ｎｍ以上、５ｎｍ以下の厚さを有するものとする。 Furthermore, the field effect transistors of Embodiments 1 and 2 have a lower barrier layer semiconductor 104 made of a nitride semiconductor having a band gap larger than that of the channel layer semiconductor 102 below the channel layer semiconductor 102. . Between the channel layer semiconductor 102 and the lower barrier layer semiconductor 104 is greater than the band gap of the band gap lower barrier layer semiconductor 104, (also referred to as a band edge aligning the semiconductor layer in the figure) Thin layer high barrier layer semiconductor 103 Has been inserted. Thin layer high barrier layer semiconductor 103, 0.5 nm or more, and those having the thickness of 5 nm.

このような実施形態１、実施形態２の電界効果型トランジスタは、チャネル層半導体／薄層高障壁層半導体／下方障壁層半導体の層構造を有するものであればよく、チャネル層半導体１０２上の障壁層半導体１０１の有無に限定されるものではない。なお、障壁層半導体１０１がある場合、実施形態１、実施形態２の電界効果型トランジスタはＨＦＥＴとなる。障壁層半導体１０１がない場合、実施形態１、実施形態２の電界効果型トランジスタはＦＥＴとなる。 Such embodiment 1, the field-effect transistor of the second embodiment, as long as it has a channel layer semiconductor / thin-layer high-barrier layer semiconductor / lower barrier layer semiconductor layer structure, the barrier on the channel layer semiconductor 102 The presence or absence of the layer semiconductor 101 is not limited. When there is the barrier layer semiconductor 101, the field effect transistors of the first and second embodiments are HFETs. In the absence of the barrier layer semiconductor 101, the field effect transistors of the first and second embodiments are FETs.

図２は、図１に示した電界効果型トランジスタのチャネル・ポテンシャルの形状を模式的に示した図である。図１に示したチャネル層半導体／薄層高障壁層半導体の界面に発生する分極電荷と、薄層高障壁層半導体／下方障壁層半導体の界面に発生する分極電荷は、薄層高障壁層半導体１０３の内部に形成される電界と、薄層高障壁層半導体１０３の厚さ（以降、層厚と記す）との積によって与えられる。 FIG. 2 is a diagram schematically showing the shape of the channel potential of the field effect transistor shown in FIG. A polarization charge generated at the interface of the channel layer semiconductor / thin-layer high-barrier layer semiconductor shown in FIG. 1, the polarization charges generated at the interface between the thin layer and high barrier layer semiconductor / lower barrier layer semiconductors, thin-layer high-barrier layer semiconductor 103 and an electric field formed within the thickness of the thin layer high barrier layer semiconductor 103 (hereinafter, referred to as thickness) is given by the product of the.

薄層高障壁層半導体１０３の両端において、バンド端（伝導帯端）位置（バンド端のエネルギー的なレベル）の差は、チャネル層半導体１０２と下方障壁層半導体１０４とのバンド端位置の差に等しくなるように設計されている。この結果、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端と下方障壁層半導体１０４のバンド端の位置が一致する。図２には、この状態が模式的に示されている。 At both ends of the thin-layer high-barrier layer semiconductor 103, the difference between the band edge (conduction band edge) position (energy levels of the band end), the difference between the band edge positions of the channel layer semiconductor 102 and the lower barrier layer semiconductor 104 Designed to be equal. As a result, at both ends of the thin-layer high-barrier layer semiconductor 103, the position of the band edge of the band end and the lower barrier layer semiconductor 104 of the channel layer semiconductor 102 matches. FIG. 2 schematically shows this state.

薄層高障壁層半導体１０３の両端に生じる正味の分極電荷は負となり、この負電荷によって、チャネル層半導体１０２のポテンシャルの位置がより高くなる。この結果、２次元電子がより強固に空乏化し、ＦＥＴ動作において高い正のしきい値が実現可能となる。具体的な設計条件は後述するものとする。 The net polarization charge generated across thin layer high barrier layer semiconductor 103 is negative, this negative charge, the position of the potential of the channel layer semiconductor 102 becomes higher. As a result, the two-dimensional electrons are more strongly depleted and a high positive threshold can be realized in the FET operation. Specific design conditions will be described later.

次に、図２に示した、薄層高障壁層半導体１０３の両端でチャネル層半導体のバンド端と下方障壁層半導体のバンド端の位置が一致することの意味について説明する。 Next, as shown in FIG. 2, illustrating the meaning of the positions of both ends in the band edge of the channel layer semiconductor and lower barrier layer semiconductor band edge in the thin-layer high-barrier layer semiconductor 103 matches.

図３は、薄層高障壁層半導体１０３を設けることなく、チャネル層半導体１０２の直下に下方障壁層半導体１０４を設けた場合のチャネル・ポテンシャルの形状を模式的に示した図である。チャネル層半導体１０２の直上に障壁半導体１０１が存在するＨＦＥＴの場合、いわゆるダブル・ヘテロ構造チャネルのチャネル・ポテンシャルの形状に等しい形状のチャネル・ポテンシャルが発生する。 3, without providing a thin layer high barrier layer semiconductor 103, is a diagram of the shape of the channel potential schematically showing the case of providing the lower barrier layer semiconductor 104 immediately below the channel layer semiconductor 102. In the case of an HFET in which the barrier semiconductor 101 exists immediately above the channel layer semiconductor 102, a channel potential having a shape equal to the shape of the channel potential of a so-called double heterostructure channel is generated.

図３において、チャネル層半導体／下方障壁層半導体界面に生じる負の分極電荷は、図２に示した薄層高障壁層半導体の正味の負電荷と等量である。そのため、図３においても、チャネル層半導体１０２のポテンシャルを図２に示した場合と同様に高くすることになる。しかし、図３に示した例では、ヘテロ界面におけるバンド端不連続によって、チャネル層半導体１０２のポテンシャルは図２におけるチャネル層半導体１０２のポテンシャルに比べて低くなっている。したがって、図３に示した例は、ＦＥＴ動作におけるしきい値電圧が、図２に示した場合に比べて低くなる。 3, the negative polarization charge generated in the channel layer semiconductor / lower barrier layer semiconductor interface is the negative charge and an equal volume of the thin layer high barrier layer semiconductor net shown in FIG. Therefore, also in FIG. 3, the potential of the channel layer semiconductor 102 is increased as in the case shown in FIG. However, in the example shown in FIG. 3, the potential of the channel layer semiconductor 102 is lower than the potential of the channel layer semiconductor 102 in FIG. 2 due to the band edge discontinuity at the heterointerface. Therefore, in the example shown in FIG. 3, the threshold voltage in the FET operation is lower than in the case shown in FIG.

また、図３に示した場合と反対に、図２に示した薄層高障壁層半導体１０３が、チャネル層半導体１０２のポテンシャルをさらに高くするために、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端の位置が、下方障壁層半導体１０４のバンド端の位置よりも高くなるように設計することが考えられる。しかし、このような場合には、下方障壁層半導体１０４側の薄層高障壁層半導体／下方障壁層半導体へテロ界面近傍に２次元電子が生じ、これが副次的チャネルとして作用するという不具合が生じる。 Moreover, contrary to the case shown in FIG. 3, a thin layer high barrier layer semiconductor 103 shown in FIG. 2, in order to further increase the potential of the channel layer semiconductor 102, at both ends of the thin-layer high-barrier layer semiconductor 103, It can be considered that the band edge position of the channel layer semiconductor 102 is designed to be higher than the band edge position of the lower barrier layer semiconductor 104. However, in such a case, two-dimensional electron occurs hetero-interface vicinity downward barrier layer semiconductor 104 side of the thin layer high barrier layer semiconductor / lower barrier layer semiconductor, this occurs disadvantageously act as a side channel .

以上のことから、図２に示したように、薄層高障壁層半導体１０３の両端において、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計することにより、上記した副次的チャネルが生じる不具合を回避しながらチャネル層半導体１０２のポテンシャルを最大限に高めることが可能となる。すなわち、実施形態１、実施形態２の電界効果型トランジスタでは、チャネル層半導体中に負の分極電荷を埋め込んだ構造と見かけ上同等の状況を実現することが可能となる。その結果、チャネル層半導体のポテンシャルが高くなり、デバイス動作において高いしきい値電圧を実現することができる。 From the above, as shown in FIG. 2, the design at both ends of the thin-layer high-barrier layer semiconductor 103, such that the position of the band edge position of the band end and the lower barrier layer semiconductor 104 of the channel layer semiconductor 102 matches By doing so, it is possible to maximize the potential of the channel layer semiconductor 102 while avoiding the above-described problems that the secondary channel is generated. That is, in the field effect transistors of Embodiments 1 and 2, it is possible to realize a situation that is apparently equivalent to a structure in which negative polarization charges are embedded in a channel layer semiconductor. As a result, the potential of the channel layer semiconductor is increased, and a high threshold voltage can be realized in device operation.

（実施形態１）
次に、以上の理論に基づいて構成された、実施形態１の電界効果型トランジスタを説明する。 (Embodiment 1)
Next, the field effect transistor according to Embodiment 1 configured based on the above theory will be described.

図４は、本発明の実施形態１の電界効果型トランジスタを説明するための図である。図４中、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。 FIG. 4 is a diagram for explaining the field effect transistor according to the first embodiment of the present invention. In FIG. 4, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is partially omitted.

実施形態１の電界効果型トランジスタは、下方障壁層半導体１０４、薄層高障壁層半導体１０３、チャネル層半導体１０２、障壁層半導体１０１を順に積層して構成されている。障壁層半導体１０１上にはソース電極４０１、ゲート電極４０２、ドレイン電極４０３が形成されている。ソース電極４０１、ゲート電極４０２、ドレイン電極４０３はいずれも金属電極である。また、実施形態１の電界効果型トランジスタは、リセスゲート構造を有していて、ゲート電極４０２下の障壁層半導体１０１に凹部１０１ａが形成されている。凹部１０１ａ内にはゲート絶縁膜４０４が形成されている。 Field-effect transistor of the first embodiment, the lower barrier layer semiconductor 104, thin-layer high-barrier layer semiconductor 103, a channel layer semiconductor 102 is constituted by laminating a barrier layer semiconductor 101 in order. A source electrode 401, a gate electrode 402, and a drain electrode 403 are formed on the barrier layer semiconductor 101. The source electrode 401, the gate electrode 402, and the drain electrode 403 are all metal electrodes. The field-effect transistor of Embodiment 1 has a recessed gate structure, the concave portion 101a is formed on the barrier layer semiconductor 101 under the gate electrode 402. A gate insulating film 404 is formed in the recess 101a.

下方障壁層半導体１０４は、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる。薄層高障壁層半導体１０３は、下方障壁層半導体１０４よりも大きいバンドギャップを有し、その層厚は０．５ｎｍ以上、５ｎｍ以下とする。 The lower barrier layer semiconductor 104 is made of a nitride semiconductor having a larger band gap than the channel layer semiconductor 102. Thin layer high barrier layer semiconductor 103 has a band gap greater than the lower barrier layer semiconductor 104, the layer thickness 0.5nm or more and 5nm or less.

薄層高障壁層半導体１０３のバンドギャップ及び層厚は、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計されている。すなわち、チャネル層半導体／薄層高障壁層半導体の界面に発生する分極電荷及び薄層高障壁層半導体／下方障壁層半導体の界面に発生する分極電荷によって薄層高障壁層半導体１０３内部に形成される電界と、薄層高障壁層半導体１０３の層厚との積によって与えられる薄層高障壁層半導体の両端でのバンド端位置の差が、チャネル層半導体１０２と下方障壁層半導体１０４とのバンド端位置の差に等しくなるように設計されている。 Band gap and layer thickness of the thin layer high barrier layer semiconductor 103 is designed so that the position of the band edge position of the band end and the lower barrier layer semiconductor 104 of the channel layer semiconductor 102 matches. That is, formed inside the thin layer high barrier layer semiconductor 103 by the polarization charges generated at the interface between the polarization charge and a thin layer high barrier layer semiconductor / lower barrier layer semiconductor generated at the interface of the channel layer semiconductor / thin-layer high-barrier layer semiconductor that the electric field and the difference between the band edge positions of the thin layer high barrier layer semiconductor across given by the product of the layer thickness of the thin layer high barrier layer semiconductor 103, a band of the channel layer semiconductor 102 and the lower barrier layer semiconductor 104 Designed to be equal to the end position difference.

このことから、実施形態１では、薄層高障壁層半導体１０３を図中にバンド端整合半導体層とも記す。 Therefore, in the embodiment 1, also referred to as band-edge aligning the semiconductor layer in FIG. Thin layer high barrier layer semiconductor 103.

実施形態１の障壁層半導体１０１にはＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、チャネル層半導体１０２にはＧａＮ、下方障壁層半導体１０４にはＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ２≦１）、薄層高障壁層半導体１０３には層厚０．５ｎｍ以上、５ｎｍ以下のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）が用いられている。 The barrier layer semiconductor 101 of the first embodiment is Al _X1 Ga _{1 -X1} N (0 <X1 ≦ 1), the channel layer semiconductor 102 is GaN, and the lower barrier layer semiconductor 104 is Al _X2 Ga _1-X2 N (0 < X2 ≦ 1), the layer thickness 0.5nm or more thin layer high barrier layer semiconductor 103, 5 nm or less of _{_{Al X3 Ga 1-X3 N (}} 0 <X2 <X3 <1) is used.

障壁層半導体１０１の層厚は任意である。下方障壁層半導体１０４の層厚は任意であるが、バッファ層であるため、一般的に１００ｎｍ以上であり、多くの場合、１〜３μｍ程度の厚膜である。薄層高障壁層半導体１０３の層厚は、挿入層として有意であるために０．５ｎｍ以上の層厚が必要である。一方、薄層高障壁層半導体１０３の層厚が５ｎｍを超えると、下方障壁層半導体１０４における薄層高障壁層半導体１０３との界面近傍に２次元電子が生じ得る。このため、薄層高障壁層半導体１０３の層厚の上限は５ｎｍとする。 The layer thickness of the barrier layer semiconductor 101 is arbitrary. The layer thickness of the lower barrier layer semiconductor 104 is arbitrary, but since it is a buffer layer, it is generally 100 nm or more, and in many cases is a thick film of about 1 to 3 μm. Since the layer thickness of the thin high barrier layer semiconductor 103 is significant as an insertion layer, a layer thickness of 0.5 nm or more is necessary. On the other hand, if the thickness of the thin layer high barrier layer semiconductor 103 exceeds 5 nm, 2-dimensional electron in the vicinity of the interface between the thin layer high barrier layer semiconductor 103 in the lower barrier layer semiconductor 104 may occur. Therefore, the upper limit of the layer thickness of the thin layer high barrier layer semiconductor 103 is set to 5 nm.

図４に示した電界効果型トランジスタにおいて、チャネル層半導体１０２及び下方障壁層半導体１０４のバンド端の位置の差（バンド端不連続）ΔＥ_Ｃは、次式で与えられる。 In the field effect transistor shown in FIG. 4, the difference in band edge position (band edge discontinuity) ΔE _C between the channel layer semiconductor 102 and the lower barrier layer semiconductor 104 is given by the following equation.

ΔＥ_Ｃ＝０．７５×（６．２−３．４）×Ｘ２＝２．１×Ｘ２ [ｅＶ] …式（１）
なお、上記した式において、ＧａＮのバンドギャップは３．４[ｅＶ]、ＡｌＮのバンドギャップは６．２[ｅＶ]。バンド端不連続はバンドギャップ差の０．７５倍とする。 ΔE _C = 0.75 × (6.2-3.4) × X2 = 2.1 × X2 [eV] Formula (1)
In the above formula, the band gap of GaN is 3.4 [eV], and the band gap of AlN is 6.2 [eV]. The band edge discontinuity is 0.75 times the band gap difference.

また、薄層高障壁層半導体１０３の両端に生じる分極電荷によって薄層高障壁層半導体１０３内部に電界が形成される。形成された電界により、薄層高障壁層半導体１０３の両端に生じるポテンシャルの差ΔＥ_ｂは式（２）で与えられる。式（２）は、系の分極効果の詳細が考慮された最終結果である。式中のｄは、薄層高障壁層半導体１０３の層厚を示す。 Further, an electric field is formed within the thin layer high barrier layer semiconductor 103 by polarization charges generated across the thin layer high barrier layer semiconductor 103. The formed electric field, the difference Delta] E _b of the potential developed across a thin layer high barrier layer semiconductor 103 is given by Equation (2). Equation (2) is the final result considering the details of the polarization effect of the system. D in the formula indicates the thickness of the thin layer high barrier layer semiconductor 103.

ΔＥ_ｂ＝１．０２×（Ｘ３−Ｘ２）×ｄ [ｅＶ] …式（２）
したがって、薄層高障壁層半導体１０３のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）のＡｌ組成Ｘ３（０＜Ｘ２＜Ｘ３＜１）と層厚ｄｎｍ（０．５ｎｍ≦ｄ≦５ｎｍ）との間に要求される条件は、次の式（３）で与えられる。なお、式（３）は、ΔＥ_Ｃ＝ΔＥ_ｂの条件の下導き出されたものである。 ΔE _b = 1.02 × (X3−X2) × d [eV] (2)
Therefore, Al composition X3 (0 <X2 <X3 < 1) layer thickness dnm (0.5nm ≦ d ≦ a thin layer high barrier layer semiconductor _{_{103 Al X3 Ga 1-X3 N}} (0 <X2 <X3 <1) 5 nm) is given by the following equation (3). Equation (3) is derived under the condition of ΔE _C = ΔE _b .

２．１×Ｘ２[ｅＶ］＝１．０２×（Ｘ３−Ｘ２）×ｄ［ｅＶ］ …式（３）
式（３）により、実施形態１における薄層高障壁層半導体１０３の設計条件は、以下の式（４）、（５）のように表される。 2.1 * X2 [eV] = 1.02 * (X3-X2) * d [eV] Formula (3)
The equation (3), the design conditions of the thin layer high barrier layer semiconductor 103 in the first embodiment, the following equation (4) is expressed as (5).

０＜Ｘ２＜Ｘ３＜１ …式（４）
０．５ｎｍ≦ｄ≦５ｎｍ） …式（５）
ただし、式（３）の両辺の値の差異が、０．０５[ｅＶ]以下である場合、実施形態１では物理的に等式が成り立つとみなすことができる。このため、このような場合にも実施形態１の設計条件を満たすものとする。 0 <X2 <X3 <1 Formula (4)
0.5 nm ≦ d ≦ 5 nm) Formula (5)
However, when the difference between the values on both sides of Equation (3) is 0.05 [eV] or less, it can be considered that the equation is physically established in the first embodiment. For this reason, even in such a case, the design condition of the first embodiment is satisfied.

また、薄層高障壁層半導体１０３は、その挿入位置に係らず電界効果型トランジスタに負電荷を与えることが可能である。このため、薄層高障壁層半導体１０３の挿入位置は任意とする。 Also, thin-layer high-barrier layer semiconductor 103 is capable of providing a negative charge to the field effect transistor irrespective of its insertion position. Therefore, the insertion position of the thin-layer high-barrier layer semiconductor 103 is optional.

実施形態１では、以上説明した設計条件に基づいて、図４に示した電界効果型トランジスタを以下のように構成した。すなわち、実施形態１の電界効果型トランジスタには、障壁層半導体１０１としてＡｌ_０．３Ｇａ_０．７Ｎが使用されている。Ａｌ_０．３Ｇａ_０．７Ｎの層厚は、ゲート電極４０２下で２ｎｍ、ゲート電極４０２下以外では２０ｎｍである。チャネル層半導体１０２には層厚４０ｎｍのＧａＮ、下方障壁層半導体１０４には層厚１．５μｍのＡｌ_０．２Ｇａ_０．８Ｎが用いられている。薄層高障壁層半導体１０３は、層厚２ｎｍのＡｌ_０．３Ｇａ_０．７Ｎである。 In the first embodiment, the field effect transistor shown in FIG. 4 is configured as follows based on the design conditions described above. That is, Al _0.3 Ga _0.7 N is used as the barrier layer semiconductor 101 in the field effect transistor of the first embodiment. The layer thickness of Al _0.3 Ga _0.7 N is 2 nm under the gate electrode 402 and 20 nm except under the gate electrode 402. The channel layer semiconductor 102 is made of GaN having a layer thickness of 40 nm, and the lower barrier layer semiconductor 104 is made of Al _0.2 Ga _0.8 N having a layer thickness of 1.5 μm. Thin layer high barrier layer semiconductor 103 is a layer thickness 2nm _Al 0.3 _{Ga 0.7} N.

このような障壁層半導体１０１、チャネル層半導体１０２、薄層高障壁層半導体１０３、下方障壁層半導体１０４は、ｃ面サファイア基板、ＳｉＣ基板あるいはＳｉ基板上に、有機金属気相成長法（ＭＯＶＰＥ： Metal Organic Vapor Phase Epitaxy）等の結晶成長法によって成長される。このようなプロセスにより、２０ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／４０ｎｍＧａＮ／２ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／１．５μｍＡｌ_０．２Ｇａ_０．８Ｎ構造が形成される。 Such barrier layer semiconductor 101, a channel layer semiconductor 102, thin-layer high-barrier layer semiconductor 103, the lower barrier layer semiconductor 104, c-plane sapphire substrate, a SiC substrate or Si substrate, metal organic chemical vapor deposition (MOVPE: It is grown by crystal growth methods such as Metal Organic Vapor Phase Epitaxy. By such a process, a 20 nm Al _0.3 Ga _0.7 N / 40 nm GaN / 2 nm Al _0.3 Ga _0.7 N / 1.5 μm Al _0.2 Ga _0.8 N structure is formed.

２０ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／４０ｎｍＧａＮ／２ｎｍＡｌ_０．３Ｇａ_０．７Ｎ／１．５μｍＡｌ_０．２Ｇａ_０．８Ｎ構造を、ドライエッチング法等の周知のプロセス技術によってエッチングすることにより、図４に示したリセスゲート構造が形成される。形成されたリセスゲート構造の凹部１０１ａには、ゲート絶縁膜４０４として３０ｎｍのＡｌ_２Ｏ_３膜が形成される。実施形態１では、以上の工程により、＋８Ｖの高いしきい値電圧を有するエンハンスメント型の電界効果型トランジスタが実現された。 By etching a 20 nm Al _0.3 Ga _0.7 N / 40 nm GaN / 2 nm Al _0.3 Ga _0.7 N / 1.5 μm Al _0.2 Ga _0.8 N structure by a known process technique such as a dry etching method. Thus, the recessed gate structure shown in FIG. 4 is formed. A 30 nm Al ₂ O ₃ film is formed as the gate insulating film 404 in the recess 101a of the formed recess gate structure. In the first embodiment, an enhancement type field effect transistor having a high threshold voltage of +8 V is realized by the above steps.

また、実施形態１は、このような構成に限定されるものではない。すなわち、実施形態１は、薄層高障壁層半導体１０３のバンドギャップ及び層厚が、チャネル層半導体１０２のバンド端の位置と下方障壁層半導体１０４のバンド端の位置が一致するように設計されていればよい。 Further, the first embodiment is not limited to such a configuration. That is, the first embodiment, the band gap and layer thickness of the thin layer high barrier layer semiconductor 103 is designed such that the position of the band edge position of the band end and the lower barrier layer semiconductor 104 of the channel layer semiconductor 102 matches Just do it.

したがって、実施形態１は、図４に示したように、障壁層半導体１０１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、チャネル層半導体１０２としてＧａＮ、下方障壁層半導体１０４としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０＜Ｘ２≦１）、薄層高障壁層半導体として層厚０．５ｎｍ以上、５ｎｍ以下のＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ（０＜Ｘ２＜Ｘ３＜１）を用いるものに限定されるものではなく、他の窒化物半導体を用いるものであってもよい。他の窒化物としては、例えば、ＡｌＧａＮ、ｎＧａＮ、ｎＮ、ＩｎＡｌＮ、ｎＡｌＧａＮ、ｌＮを含むいかなる窒化物半導体であってもよい。 Therefore, in the first embodiment, as shown in FIG. 4, Al _X1 Ga _1-X1 N (0 <X1 ≦ 1) as the barrier layer semiconductor 101, GaN as the channel layer semiconductor 102, and Al _X2 as the lower barrier layer semiconductor 104. _{Ga 1-X2 N (0 <} X2 ≦ 1), thin-layer high-barrier layer semiconductor as a layer thickness 0.5nm or more, 5 nm or less of _{_{Al X3 Ga 1-X3 N (}} 0 <X2 <X3 <1) to those using It is not limited, and other nitride semiconductors may be used. The other nitride may be any nitride semiconductor including, for example, AlGaN, nGaN, nN, InAlN, nAlGaN, and 1N.

また、実施形態１は、ゲート電極４０２下以外の構造について図４に示した構造と異なるものであってもよい。例えば、ゲート電極４０２下以外の領域は、例えば、再成長ＧａＮによって形成されているような場合であっても、ゲート電極４０２の下方の窒化物半導体チャネル構造が以上説明した特徴を有する限り本発明に含まれる。また、窒化物層半導体の一部あるいは全部に、窒化物層半導体のポテンシャルを高めるために、Ｍｇ等のドーパントがドーピングされている場合であっても、ゲート電極４０２下方の窒化物半導体チャネル構造が以上説明した特徴を有する限り本発明の効果を有する。したがって、このような構成も本発明に含まれることは言うまでもない。 Further, the first embodiment may be different from the structure shown in FIG. For example, even if the region other than under the gate electrode 402 is formed by, for example, regrowth GaN, the present invention is applicable as long as the nitride semiconductor channel structure below the gate electrode 402 has the characteristics described above. include. In addition, even if a part or all of the nitride layer semiconductor is doped with a dopant such as Mg in order to increase the potential of the nitride layer semiconductor, the nitride semiconductor channel structure below the gate electrode 402 has a structure. The present invention has the effects as long as it has the characteristics described above. Therefore, it goes without saying that such a configuration is also included in the present invention.

（実施形態２）
次に、本発明の実施形態２について説明する。 (Embodiment 2)
Next, Embodiment 2 of the present invention will be described.

図５は、本発明の実施形態２の電界効果型トランジスタを説明するための図である。なお、図５において、図１に示した構成と同様の構成については同様の符号を付して示し、説明の一部を略す。 FIG. 5 is a diagram for explaining a field effect transistor according to the second embodiment of the present invention. In FIG. 5, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and a part of the description is omitted.

実施形態２の電界効果型トランジスタは、ゲート電極４０２下の障壁層半導体１０１が全て除去されている点で実施形態１の電界効果型トランジスタと相違する。実施形態２の電界効果型トランジスタは、ゲート電極４０２下の障壁層半導体１０１が完全に除去されているため、一般的にはチャネル電子の移動度が低下するという不利な点を有する。しかし、チャネル層半導体１０２のポテンシャルがより高くなる結果、より高いしきい値が得られる効果を奏する。 The field effect transistor of the second embodiment is different from the field effect transistor of the first embodiment in that all of the barrier layer semiconductor 101 under the gate electrode 402 is removed. The field effect transistor according to the second embodiment has a disadvantage that the mobility of channel electrons is generally lowered because the barrier layer semiconductor 101 under the gate electrode 402 is completely removed. However, as a result of the higher potential of the channel layer semiconductor 102, there is an effect that a higher threshold value can be obtained.

本発明の発明者らは、ＡｌＧａＮ障壁層が完全に除去された実施形態２の電界効果型トランジスタを製造した。この結果、実施形態１の電界効果型トランジスタよりも利得が２０％低下するものの、+１０Ｖという、実施形態１の電界効果型トランジスタより高いしきい値電圧を有する電界効果型トランジスタを得ることができた。 The inventors of the present invention manufactured the field effect transistor of Embodiment 2 in which the AlGaN barrier layer was completely removed. As a result, although the gain is 20% lower than that of the field effect transistor of the first embodiment, a field effect transistor having a threshold voltage of +10 V higher than that of the field effect transistor of the first embodiment can be obtained. It was.

本発明は、高温、高出力、高耐圧の高周波化合物半導体電界効果型トランジスタに適用することができる。 The present invention can be applied hot, high output, high-frequency compound semiconductor field effect transistor having a high breakdown voltage.

１０１、６０５障壁層半導体
１０１ａ凹部
１０２、６０６チャネル層半導体
１０３薄層高障壁層半導体
１０４下方障壁層半導体
４０１、６０１ソース電極
４０２、６０２ゲート電極
４０３、６０３ドレイン電極
４０４ゲート絶縁膜 101,605 barrier layer semiconductor 101a recesses 102,606 channel layer semiconductor 103 thin layer high barrier layer semiconductor 104 lower barrier layer semiconductor 401, 601 source electrodes 402,602 gate electrode 403, 603 a drain electrode 404 gate insulating film

Claims

In the field effect transistor having a nitride semiconductor of a plurality of layers,
Among the nitride semiconductor of the plurality of layers, a channel layer semiconductor carriers contributing to electrical conduction is traveling in a field-effect transistor,
A lower barrier layer semiconductor made of a nitride semiconductor that is lower than the channel layer semiconductor and has a larger band gap than the channel layer semiconductor;
There are, greater than the band gap-thin band gap said lower barrier layer semiconductor layer and the high barrier layer semiconductor between the lower barrier layer semiconductor and the channel layer semiconductor,
Have a layer structure including,
The band gap and the thickness of the thin high barrier layer semiconductor are set so that the band edge of the channel layer semiconductor and the band edge of the lower barrier layer semiconductor are substantially coincident with each other. Field effect transistor.

A polarization charge generated at the interface between the thin layer high barrier semiconductor and the channel layer semiconductor, by the polarization charges generated at the interface between the lower barrier layer semiconductor and said thin layer high barrier semiconductor, the thin layer high barrier layer and the electric field formed inside the semiconductor, the difference between the band edge position in the thin layer high barrier layer semiconductor across given by the product of the thickness of the thin layer high barrier layer semiconductor, the lower barrier and the channel layer semiconductor 2. The field effect transistor according to claim 1 , wherein the field effect transistor is substantially equal to a difference in band edge position from the layer semiconductor.

GaN based field effect transistor or a hetero-structure field effect transistor,: field effect transistor according to claim 1 or 2, characterized in that a (Heterostructure Field Effect Transistor HFET).

The thin layer high barrier layer thickness of the semiconductor is, 0.5 nm or more, the field effect transistor according to claim 1, 2 or 3, characterized in that it is 5nm or less.