JP5773035B2 - Compound semiconductor device - Google Patents
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Description
本発明は化合物半導体装置に関するものであり、特に、キャリア走行層としてナイトライド系III-V族化合物半導体を用いたHEMT(高電子移動度トランジスタ)タイプの化合物半導体装置における特性安定化のための保護膜構造に特徴のある化合物半導体装置に関するものである。 The present invention relates to a compound semiconductor device, and in particular, protection for stabilizing characteristics in a HEMT (high electron mobility transistor) type compound semiconductor device using a nitride III-V compound semiconductor as a carrier travel layer. The present invention relates to a compound semiconductor device characterized by a film structure.
近年、サファイア、SiC、GaN、もしくは、Si等を基板に使用して、AlGaN/GaNを結晶成長しGaNを電子走行層とする電子デバイスの開発が活発である。 In recent years, there has been active development of electronic devices using sapphire, SiC, GaN, Si, or the like as a substrate, crystal growth of AlGaN / GaN, and GaN as an electron transit layer.
この様な電子デバイスの電子走行層として用いられるGaNは、電子移動度がGaAsに比べて小さいものの、バンドギャップが3.4eVとGaAsの1.4eVに比べて大きいため、GaAs系電子デバイスでは不可能な高耐圧での動作が期待されている。 Although GaN used as an electron transit layer of such an electronic device has a smaller electron mobility than GaAs, its band gap is larger than 3.4 eV and 1.4 eV of GaAs. It is expected to operate at a high withstand voltage.
例えば、現在携帯電話の基地局用アンプでは50Vの高電圧動作が求められており、高耐圧性能が必須となっているが、現状のGaAs系電子デバイスでは12Vでの駆動が限界であるため、50Vの電圧を降下して使用しているのが現状であり、そのために効率が低下したり、或いは、歪みが発生するという問題がある。 For example, a mobile phone base station amplifier is currently required to operate at a high voltage of 50 V, and a high withstand voltage performance is essential. However, current GaAs electronic devices are limited to drive at 12 V. The current situation is that the voltage of 50 V is used in a lowered state, and there is a problem that the efficiency is reduced or distortion occurs.
ここで、図6を参照して、従来のGaN系HEMTを説明する。図6(a)に示すように、まず、C面を主面とするサファイア基板41上に、通常のMOCVD法(有機金属気相成長法)を用いて、厚さが3μmのi型GaN電子走行層42、厚さが3nmのi型Al0.25Ga0.75N層43、厚さが25nmで、Siドーピング濃度が2×1018cm−3のn型Al0.25Ga0.75N電子供給層44、及び、厚さが5nmのi型Al0.25Ga0.75N保護層45を順次堆積させる。
Here, a conventional GaN-based HEMT will be described with reference to FIG. As shown in FIG. 6A, first, an i-type GaN electron having a thickness of 3 μm is formed on a
次いで、全面に、CVD法を用いて厚さが20nmのSiN膜46を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極47を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極48及びドレイン電極49を形成することによって、GaN系HEMTの基本構造が完成する。
Next, after depositing a
図6(b)は、上述のGaN系のバンドダイヤグラムであり、GaNやAlGaN等のGaN系半導体においてはc軸方向に分極しており、i型GaN電子走行層42/i型Al0.25Ga0.75N層43の界面のi型Al0.25Ga0.75N層43側に格子不整合に起因するピエゾ効果によって、例えば、1×1013cm−2の正の分極電荷が現れるため、i型GaN電子走行層42のi型GaN電子走行層42/i型Al0.25Ga0.75N層43の界面の近傍に約1×1013cm−2の電子が誘起され、二次元電子ガス層50を構成する。
FIG. 6B is a GaN-based band diagram as described above. In a GaN-based semiconductor such as GaN or AlGaN, the GaN-based semiconductor is polarized in the c-axis direction, and the i-type GaN
この様なi型GaN電子走行層42における二次元電子ガス層50の電子移動度は1000〜1500程度であるが、二次元電子ガスの濃度が約1×1013cm−2とGaAs系の二次元電子ガスの濃度に比べて1桁以上大きいので、GaAs系HEMTと同程度の電流駆動特性を得ることができるとともに、禁制帯幅が広いので高耐圧特性が得られる。因に、現在、電流オフ時の耐圧として200Vを越える値が報告されている。
The electron mobility of the two-dimensional
また、i型Al0.25Ga0.75N保護層45を設けることによって、ゲート電極へのトンネル電流を低減し、少しでも耐圧を向上させることができる。
Further, by providing the i-type Al 0.25 Ga 0.75 N
しかし、従来のGaN系HEMTにおいては、電流オンの時の耐圧が20Vそこそこであり、高電圧動作ができないという課題が浮上しているが、これはGaN系デバイスの基本的特性から見て、従来のGaAs系のFETとは異なり、イオン化衝突ではなく表面の問題で起きていると考えられる。 However, in the conventional GaN-based HEMT, the withstand voltage when the current is turned on is about 20 V, and there is a problem that high voltage operation cannot be performed. Unlike GaAs-based FETs, it is thought that this is caused by surface problems rather than ionization collisions.
即ち、GaN系半導体は禁制帯幅が広いので、イオン化衝突によるオン時のブレークダウンが本質的に発生しにくいものであり、且つ、実際に測定したI−V特性の振る舞いからみてもイオン化衝突ではないと考えられる。 In other words, since the GaN-based semiconductor has a wide forbidden band, breakdown at the time of on-state due to ionization collision is essentially difficult to occur, and in view of the behavior of the actually measured IV characteristics, It is not considered.
また、この様なGaN系HEMTにおいては、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られ、高周波領域における相互コンダクタンスgmが低下し電流駆動ができなくなるという課題があるので、この様子を図7を参照して説明する。 Further, in such a GaN-based HEMT, the high gate voltage operating under observed large hysteresis in the I-V characteristic, since the transconductance g m in the high-frequency region is a problem that can not be driven by current decreases, the The situation will be described with reference to FIG.
図7(a)は、上述の構造のGaN系HEMTにおいて、ゲート幅WgをWg=40μmにするとともにSiN膜を除去した場合のI−V特性図であり、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られる。 FIG. 7A is an IV characteristic diagram when the gate width W g is set to W g = 40 μm and the SiN film is removed in the GaN-based HEMT having the above-described structure. A large hysteresis is seen in the -V characteristic.
図7(b)は、図6(a)に示したGaN系HEMTにおいて、ゲート幅WgをWg=40μmにした場合のI−V特性図であり、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られ、ヒステリシスに関してはSiN膜を設けても格別の改善は得られないことが理解される。 FIG. 7B is an IV characteristic diagram when the gate width W g is set to W g = 40 μm in the GaN-based HEMT shown in FIG. It can be understood that a large hysteresis is observed in the characteristics, and no special improvement is obtained with respect to the hysteresis even if the SiN film is provided.
これは、i型Al0.25Ga0.75N保護層45の表面側に現れる負のピエゾ電荷がI−V特性に影響を与えるためと考えられ、SiN膜を設けることによって、負のピエゾ電荷が表面側から内部に追いやられることによって多少特性は改善されるが、依然として問題になる。なお、表面保護膜として、SiN膜の代わりにSiO2膜を設けても事情は同じである。
This is thought to be because negative piezoelectric charges appearing on the surface side of the i-type Al 0.25 Ga 0.75 N
したがって、本発明は、GaN系化合物半導体装置のオン耐圧を高め、また、I−V特性を改善するとともに、保護層を介したリーク電流の発生を抑制することを目的とする。 Therefore, an object of the present invention is to increase the on-breakdown voltage of a GaN-based compound semiconductor device, improve the IV characteristics, and suppress the occurrence of leakage current through the protective layer.
開示される一観点からは、GaNのキャリア走行層と、前記キャリア走行層上に形成されたAlxGa1−xN(0<x≦1)のキャリア供給層と、前記キャリア供給層上に形成され、開口を有する走行キャリアと同導電の第一導電型のInを含むGaNのInGaN系保護層と、前記開口内に形成されたゲート電極とを備え、前記InGaN系保護層のドーピング濃度が、前記キャリア供給層との界面に発生するピエゾ電荷の20〜80%のシート濃度であることを特徴とする化合物半導体装置が提供される。 From one disclosed aspect, a carrier running layer of GaN, a carrier supply layer of Al x Ga 1-x N (0 <x ≦ 1) formed on the carrier running layer, and on the carrier supply layer is formed, comprises an InGaN-based protective layer of GaN including a first conductive type of the in of the traveling carrier same conductivity having an opening and a gate electrode formed in the opening, the doping concentration of the InGaN-based protective layer There is provided a compound semiconductor device having a sheet concentration of 20 to 80% of the piezoelectric charge generated at the interface with the carrier supply layer .
本発明によれば、AlxGa1−xNキャリア供給層上に設ける保護層としてInを含むGaNの導電性を有するInGaN系保護層を用いるのでI−V特性を安定にすることができるとともに、ゲートリセス構造を採用しているので、InGaN系保護層を介したリーク電流が発生することがなく、それによって、高電圧動作が可能になるので、携帯電話システムの高機能化・高出力化に寄与するところが大きい。 According to the present invention, since the InGaN-based protective layer having conductivity of GaN containing In is used as the protective layer provided on the Al x Ga 1-x N carrier supply layer, the IV characteristics can be stabilized. Since the gate recess structure is adopted, there is no leakage current through the InGaN-based protective layer, which enables high-voltage operation, which increases the functionality and output of the mobile phone system. The place to contribute is great.
ここで、本発明の実施の形態を説明する。本発明は、化合物半導体装置において、GaNのキャリア走行層と、前記キャリア走行層上に形成されたAlxGa1−xN(0<x≦1)のキャリア供給層と、前記キャリア供給層上に形成され、開口を有する走行キャリアと同導電の第一導電型のInを含むGaNのInGaN系保護層と、前記開口内に形成されたゲート電極とを設けたものである。 Here, an embodiment of the present invention will be described. In the compound semiconductor device, the present invention provides a GaN carrier traveling layer, an Al x Ga 1-x N (0 <x ≦ 1) carrier supplying layer formed on the carrier traveling layer, and the carrier supplying layer. The GaN InGaN-based protective layer containing the first conductivity type In, which is the same conductivity as the traveling carrier having the opening, and the gate electrode formed in the opening are provided.
この様に、キャリア供給層上にInGaN系保護層を配置することによって、ピエゾ電荷によってバンドを持ち上げてトンネル電流を低減しショットキー特性を向上することができ、且つ、GaN系保護層を走行キャリアと同導電にすることによって、ピエゾ電荷によって持ち上げられすぎた界面ポテンシャルを持ち下げて導通性能を改善するともに、界面近傍に誘起されるホールを相殺してスクリーニングすることができ、さらに、Alに起因する表面トラップの影響を排除することができ、それによって、安定なI−V特性を得ることができる。なお、この場合のスクリーニングの定義とはGaN系保護層を使わない場合のAlGaN/ GaN−FET構造の場合の最大電流密度を100とした場合に、InGaN系保護層を使用しても80以上の最大電流密度を出せるようにする意味である。 In this way, by arranging the InGaN-based protective layer on the carrier supply layer, the band can be lifted by piezoelectric charges to reduce the tunnel current and improve the Schottky characteristics, and the GaN-based protective layer can be used as a traveling carrier. By using the same conductivity as the above, it is possible to improve the conduction performance by lowering the interface potential that has been lifted too much by the piezo electric charge, and to cancel the holes induced in the vicinity of the interface and perform screening. The effect of surface traps to be removed can be eliminated, and stable IV characteristics can be obtained. The definition of screening in this case is 80 or more even when the InGaN-based protective layer is used when the maximum current density in the case of the AlGaN / GaN-FET structure when the GaN-based protective layer is not used is 100. This means that the maximum current density can be obtained.
特に、ゲートリセス構造を採用しているので、InGaN系保護層を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。 In particular, since the gate recess structure is employed, a leak current does not occur through the InGaN-based protective layer, thereby making it possible to further increase the breakdown voltage.
また、SiN膜を設けることによって、界面近傍に誘起されるホールをさらに内部に追いやることができ、それによって、ヒステリシス特性が発生することを防止することができるとともに、ピエゾ電荷によって持ち上げられた界面ポテンシャルを持ち下げることができ、それによって、フェルミ準位を相対的に挙げるので、電流密度を大きくすることができる。また、InGaN系保護層を走行キャリアと同導電型とすることによって、ソース・ドレイン電極のオーミック性を高めることができる。なお、基板としては、サファイア基板、GaN基板、或いは、SiC基板のいずれでも良い。 Further, by providing the SiN film, holes induced in the vicinity of the interface can be further driven to the inside, thereby preventing the occurrence of hysteresis characteristics and the interface potential lifted by the piezoelectric charge. Can be lowered, and thereby the Fermi level is relatively raised, so that the current density can be increased. Further, by making the InGaN-based protective layer the same conductivity type as the traveling carrier, the ohmic property of the source / drain electrodes can be enhanced. The substrate may be any of a sapphire substrate, a GaN substrate, or a SiC substrate.
この場合、キャリア走行層に、Inを添加しても良いものであり、Inの添加によって禁制帯幅が小さくなるがキャリアの移動度が高まる。 In this case, In may be added to the carrier traveling layer, and the addition of In reduces the forbidden band width but increases the carrier mobility.
また、InGaN系保護層の層厚は、10nm以下にすることが望ましく、それによってGaN系保護層を流れるリーク電流の発生やショットキー電極の耐圧を高めることができる。 In addition, the thickness of the InGaN-based protective layer is desirably 10 nm or less, which can increase the generation of leakage current flowing through the GaN-based protective layer and the breakdown voltage of the Schottky electrode.
また、InGaN系保護層のドーピング濃度が、1×1017cm−2以上であることが望ましく、それによって、界面近傍に誘起されるホールを相殺してスクリーニングすることができる。 In addition, it is desirable that the doping concentration of the InGaN-based protective layer is 1 × 10 17 cm −2 or more, so that screening induced by canceling holes induced in the vicinity of the interface can be performed.
この場合、シート濃度としてスクリーニンするためには、キャリア供給層との界面に発生するピエゾ電荷の20〜80%のシート濃度であれば良く、シート濃度が低すぎればスクリーニング効果が得られず、一方、シート濃度が高すぎると、逆方向耐圧BVgdが低下して、所期の高耐圧特性が得られなくなる。 In this case, in order to screen as the sheet concentration, the sheet concentration may be 20 to 80% of the piezoelectric charge generated at the interface with the carrier supply layer. If the sheet concentration is too low, the screening effect cannot be obtained. On the other hand, if the sheet concentration is too high, the reverse breakdown voltage BV gd is lowered, and the desired high breakdown voltage characteristics cannot be obtained.
この様なシート濃度を得るためには、キャリア供給層との界面側に、導電型決定不純物を原子層ドーピングすれば良く、n型の場合にはSi,S,Seのいずれか1つを用いれば良い。 In order to obtain such a sheet concentration, an atomic layer doping may be performed on the interface side with the carrier supply layer, and in the case of n-type, one of Si, S, and Se is used. It ’s fine.
また、InGaN系保護層を走行キャリアと同導電型の層とアンドープ層との二層構造で構成しても良く、それによって、最表面をアンドープ層にすることができるので、I−V特性をより安定化することができる。 In addition, the InGaN-based protective layer may be formed of a two-layer structure of a layer of the same conductivity type as the traveling carrier and an undoped layer, whereby the outermost surface can be an undoped layer, so that the IV characteristics are improved. It can be more stabilized.
また、GaN系保護層とキャリア供給層との間にAlN等のAlzGa1−zN(z>x)を挿入しても良く、AlzGa1−zN(z>x)をエッチングストッパ層とすることによって、加工特性が高まる。 Further, Al z Ga 1-z N (z> x) such as AlN may be inserted between the GaN-based protective layer and the carrier supply layer, and Al z Ga 1-z N (z> x) is etched. By using the stopper layer, the processing characteristics are enhanced.
ここで、本発明の実施例1のGaN系HEMTを説明する前に、図1及び図2を参照して、本発明の前提となる参考例1のGaN系HEMTを説明する。図1(a)に示すように、まず、C面を主面とするサファイア基板11上に、通常のMOCVD法を用いて、厚さが、例えば、3μmのi型GaN電子走行層12、厚さが、例えば、2nmのi型Al0.25Ga0.75N層13、厚さが、例えば、25nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型Al0.25Ga0.75N電子供給層14、及び、厚さが10nm以下、例えば、5nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型GaN保護層15を順次堆積させる。
Here, before describing the GaN-based HEMT according to the first embodiment of the present invention, the GaN-based HEMT according to the first reference example which is a premise of the present invention will be described with reference to FIGS. 1 and 2. As shown in FIG. 1A, first, an i-type GaN
次いで、全面に、CVD法を用いて厚さが20nmのSiN膜16を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極17を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極18及びドレイン電極19を形成することによって、GaN系HEMTの基本構造が完成する。なお、この場合、n型GaN保護層15の膜厚が10nmを越えるとリーク電流が発生し、ショットキー電極であるゲート電極17に耐圧がなくなる。また、図においては、単体のHEMTとして説明しているが、集積化する場合には、イオン注入或いはメサエッチングによって素子分離を行えば良い。
Next, after depositing a
図1(b)は、上述のGaN系HEMTのバンドダイヤグラムであり、GaNやAlGaN等のGaN系半導体においてはc軸方向に分極しており、i型GaN電子走行層12/i型Al0.25Ga0.75N層13の界面のi型Al0.25Ga0.75N層13側に格子不整合に起因するピエゾ効果によって、例えば、1×1013cm−2の正の分極電荷が現れるため、i型GaN電子走行層12のi型Al0.25Ga0.75N層13との界面の近傍に約1×1013cm−2の電子が誘起され、二次元電子ガス層20を構成する。
FIG. 1B is a band diagram of the above-described GaN-based HEMT. In a GaN-based semiconductor such as GaN or AlGaN, the GaN-based semiconductor is polarized in the c-axis direction, and the i-type GaN
図2(a)は、ゲート幅WgをWg=40μmにした場合のI−V特性図であり、従来のGaN系HEMTにおけるi型Al0.25Ga0.75N保護層をn型GaN保護層に置き換えた結果、良好な特性が得られたことが確認された。 FIG. 2A is an IV characteristic diagram when the gate width W g is set to W g = 40 μm. The i-type Al 0.25 Ga 0.75 N protective layer in the conventional GaN-based HEMT is an n-type. As a result of replacement with the GaN protective layer, it was confirmed that good characteristics were obtained.
これは、図1(b)に示すように、保護層としてn型GaN層を用いた結果、
a.n型層の電子により、n型GaN保護層15とn型Al0.25Ga0.75N電子供給層14との界面に誘起されるホール21をスクリーニングして、このホール21がデバイス特性に影響を与えないようにしたため
b.ソース電極18及びドレイン電極19のオーミック性が向上するため、
c.表面がGaN層になるので、Alに起因する表面トラップの影響が解消されるため、d.表面がGaN層になるので、AlGaNに比べてエッチング耐性が高まるので、加工ダメージが表面に導入されにくくなるため、
と考えられる。
As a result of using an n-type GaN layer as a protective layer, as shown in FIG.
a. The
c. Since the surface is a GaN layer, the influence of surface traps caused by Al is eliminated, so d. Since the surface becomes a GaN layer, etching resistance is increased compared to AlGaN, so that processing damage is less likely to be introduced to the surface.
it is conceivable that.
また、n型Al0.25Ga0.75N電子供給層14の伝導帯のバンド端が持ち上がることによって、フェルミ準位が相対的に下がることになり、それによって二次元電子ガスの濃度が低下して通電が低下するが、その代わり、相互コンダクタンスgmの高周波領域における低下を防止するという効果も得られる。
In addition, when the band edge of the conduction band of the n-type Al 0.25 Ga 0.75 N
図2(b)は、本発明の前提となる参考例1において、SiN膜16を設けない場合のI−V特性図を参考として示したものであり、Vgdを4段階に分けて印加した場合の特性曲線を合わせて表示している。図から明らかなように、本来重なるはずの同じゲート電圧における特性曲線が、ゲート電圧が大きくなるほどずれており、安定したI−V特性が得られていないことが理解される。
FIG. 2B shows, as a reference, an IV characteristic diagram in the case where the
図3(a)は、本発明の前提となる参考例1におけるn型GaN保護層15のドーピング濃度を1019cm−3に高めた場合の逆方向耐圧BVgdの特性図であり、逆方向耐圧BVgdが1V以下に低下していることが確認された。なお、この場合は、ゲート−ドレイン間のショットキーバリアダイオード特性として見ている。
FIG. 3A is a characteristic diagram of the reverse breakdown voltage BV gd when the doping concentration of the n-type GaN
図3(b)は、n型GaN保護層のドーピング濃度を1019cm−3にした場合のバンドダイヤグラムであり、5×1018cm−3の場合に比べて、n型GaN保護層15とn型Al0.25Ga0.75N電子供給層14との界面ポテンシャルが持ち下げられ、ショットキー特性が低下したためと考えられる。
FIG. 3B is a band diagram when the doping concentration of the n-type GaN protective layer is 10 19 cm −3 , compared with the case of 5 × 10 18 cm −3. This is probably because the interface potential with the n-type Al 0.25 Ga 0.75 N
したがって、高耐圧を得るためには、ピエゾ電界に起因して界面に発生するホールを完全にスクリーニングしただけではだめであり、ピエゾ電荷の20〜80%を補償するようにn型GaN保護層15のドーピング量を設定する必要があり、それによって、50Vの順方向耐圧と200Vの逆方向耐圧を実現することができる。
Therefore, in order to obtain a high breakdown voltage, it is only necessary to completely screen holes generated at the interface due to the piezoelectric field, and the n-type GaN
次に、図4を参照して、本発明の前提となる参考例2のGaN系HEMTを説明する。図4は、本発明の前提となる参考例2のHEMTの概略的断面図であり、n型GaN保護層15の上に厚さが、例えば、5nmのi型GaN保護層31を設けた以外は、上記の参考例1と全く同様である。
Next, with reference to FIG. 4, a GaN-based HEMT of Reference Example 2 which is a premise of the present invention will be described. FIG. 4 is a schematic cross-sectional view of the HEMT of Reference Example 2, which is the premise of the present invention, except that an i-type GaN
この様に、本発明の前提となる参考例2においては、デバイスの動作特性に影響を与える導電領域を最表面から遠ざけているので、表面状態に起因する悪影響をより低減することができ、それによって、耐圧をより高めることが可能になる。 Thus, in Reference Example 2, which is the premise of the present invention, the conductive region that affects the operation characteristics of the device is kept away from the outermost surface, so that the adverse effects caused by the surface state can be further reduced. As a result, the breakdown voltage can be further increased.
以上を前提として、次に、図5を参照して、本発明の実施例1のGaN系HEMTを説明する。図5は、本発明の実施例1のHEMTの概略的断面図であり、まず、C面を主面とするサファイア基板11上に、通常のMOCVD法を用いて、厚さが、例えば、3μmのi型GaN電子走行層12、厚さが、例えば、2nmのi型Al0.25Ga0.75N層13、厚さが、例えば、25nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型Al0.25Ga0.75N電子供給層14、厚さが、例えば、2nmで、Siドーピング濃度が、例えば、1×1019cm−3のn型AlN層32、及び、厚さが10nm以下、例えば、5nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型GaN保護層15を順次堆積させる。なお、説明の都合上、保護層をn型GaN保護層15としているが、実際にはn型InGaN保護層を用いる。
Based on the above, a GaN-based HEMT according to Example 1 of the present invention will be described next with reference to FIG. FIG. 5 is a schematic cross-sectional view of the HEMT according to the first embodiment of the present invention. First, a thickness of, for example, 3 μm is formed on a
次いで、ゲート形成領域のn型GaN保護層15を等方性エッチングしたのち、n型AlN層32を選択的にエッチングして、ゲートリセス部を形成し、次いで、全面に、CVD法を用いて厚さが20nmのSiN膜16を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極17を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極18及びドレイン電極19を形成することによって、GaN系HEMTの基本構造が完成する。この場合、n型AlN層32はゲートリセス部を形成する際の選択エッチング除去層として機能する。
Next, after the n-type GaN
この本発明の実施例1においては、ゲートリセス構造を採用しているので、n型InGaN保護層を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。また、保護層にInを添加してInGaNにしているので、禁制帯幅が小さくなり、保護層/電子供給層の界面ポテンシャルをGaN層の場合に比べて持ち下げることができる。 In the first embodiment of the present invention, since the gate recess structure is adopted, a leak current does not occur through the n-type InGaN protective layer, whereby the breakdown voltage can be further increased. In addition, since In is added to the protective layer to form InGaN, the forbidden band width is reduced, and the interface potential of the protective layer / electron supply layer can be lowered as compared with the case of the GaN layer.
以上、本発明の実施例を説明してきたが、本発明は実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。例えば、上記の実施例においては、保護層として均一にドープしたn型InGaN層を用いているが、Si,Se,S等のn型不純物をプレーナードープ(原子層ドーピング)しても良いものであり、例えば、界面前後5nmのシートドーピング濃度を3.5×1012cm−2程度とすれば良い。 Although the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications can be made. For example, in the above embodiment, a uniformly doped n-type InGaN layer is used as the protective layer, but n-type impurities such as Si, Se, and S may be planarly doped (atomic layer doping). For example, the sheet doping concentration of 5 nm before and after the interface may be about 3.5 × 10 12 cm −2 .
また、上記の実施例においては、エッチングストッパ層としてAlN層を用いているが、AlN層に限られるものではなく、電子供給層となるAlxGa1−xN層よりAl組成比zが大きな、z>xのAlzGa1−zN層を用いても良いものである。 In the above embodiment, the AlN layer is used as the etching stopper layer. However, the AlN layer is not limited to the AlN layer, and the Al composition ratio z is larger than that of the Al x Ga 1-x N layer serving as the electron supply layer. , Z> x Al z Ga 1-z N layer may be used.
また、上記の実施例においては、電子供給層をAl0.25Ga0.75N層で構成しているが、この場合のAl組成比xはx=0.25に限られるものではなく、x=0.10〜0.40の範囲を用いることが望ましい。 In the above embodiment, the electron supply layer is composed of an Al 0.25 Ga 0.75 N layer, but the Al composition ratio x in this case is not limited to x = 0.25, It is desirable to use a range of x = 0.10 to 0.40.
また、上記の各実施の形態においては、電子供給層をn型AlGaN層で構成しているが、必ずしもドーピング層である必要はなく、GaN系HEMTにおいては結晶構造に起因する分極によって発生するピエゾ電荷によって二次元電子ガスを誘起しているのでアンドープ層を用いても良いものである。 In each of the above embodiments, the electron supply layer is formed of an n-type AlGaN layer. However, the electron supply layer does not necessarily have to be a doping layer. In a GaN-based HEMT, piezoelectric generated by polarization due to the crystal structure Since the two-dimensional electron gas is induced by the electric charge, an undoped layer may be used.
また、上記の実施例においては、電子走行層をGaN層で、電子供給層をAlGaN層で構成しているが、この様な構成に限られるものではなく、電子走行層にInを添加しても良いものである。 In the above embodiment, the electron transit layer is composed of a GaN layer and the electron supply layer is composed of an AlGaN layer. However, the present invention is not limited to such a configuration, and In is added to the electron transit layer. Is also good.
このように、電子走行層にInを添加してInGaNにした場合には、電子の移動度が高くなる。 Thus, when In is added to the electron transit layer to form InGaN, the electron mobility becomes high.
また、上記の実施例においては、基板としてサファイアを用いているが、サファイアに限られるものではなく、SiC基板或いはGaN基板を用いても良いものであり、特に、SiCはサファイアに比べて熱伝導性に優れるので、高電圧動作を伴う携帯電話の基地局用アンプに適するものである。 In the above embodiment, sapphire is used as the substrate. However, the substrate is not limited to sapphire, and an SiC substrate or a GaN substrate may be used. In particular, SiC is more thermally conductive than sapphire. Since it is excellent in performance, it is suitable for an amplifier for a base station of a mobile phone with high voltage operation.
また、上記の実施例1においては、nチャネル型HEMTとして説明しているが、pチャネル型HEMTにも適用されることはいうまでもないことであり、その場合には各層における導電型を反転させれば良い。 In the first embodiment, the n-channel HEMT is described. However, it is needless to say that the present invention can be applied to a p-channel HEMT. In this case, the conductivity type in each layer is inverted. You can do it.
11 サファイア基板
12 i型GaN電子走行層
13 i型Al0.25Ga0.75N層
14 n型Al0.25Ga0.75N電子供給層
15 n型GaN保護層
16 SiN膜
17 ゲート電極
18 ソース電極
19 ドレイン電極
20 二次元電子層
21 ホール
31 i型GaN保護層
32 n型AlN層
41 サファイア基板
42 i型GaN電子走行層
43 i型Al0.25Ga0.75N層
44 n型Al0.25Ga0.75N電子供給層
45 i型Al0.25Ga0.75N保護層
46 SiN膜
47 ゲート電極
48 ソース電極
49 ドレイン電極
50 二次元電子層
11 Sapphire substrate 12 i-type GaN electron transit layer 13 i-type Al 0.25 Ga 0.75 N layer 14 n-type Al 0.25 Ga 0.75 N electron supply layer 15 n-type GaN
Claims (7)
前記キャリア走行層上に形成されたAlxGa1−xN(0<x≦1)のキャリア供給層と、
前記キャリア供給層上に形成され、開口を有する走行キャリアと同導電の第一導電型のInを含むGaNのInGaN系保護層と、
前記開口内に形成されたゲート電極とを備え、
前記InGaN系保護層のドーピング濃度が、前記キャリア供給層との界面に発生するピエゾ電荷の20〜80%のシート濃度であることを特徴とする化合物半導体装置。 A GaN carrier traveling layer;
A carrier supply layer of Al x Ga 1-x N (0 <x ≦ 1) formed on the carrier travel layer;
An InGaN-based protective layer of GaN formed on the carrier supply layer and containing In of the first conductivity type that is the same conductivity as the traveling carrier having an opening;
And a gate electrode formed in the opening,
The compound semiconductor device , wherein a doping concentration of the InGaN-based protective layer is a sheet concentration of 20 to 80% of a piezoelectric charge generated at an interface with the carrier supply layer .
The compound semiconductor device according to claim 6, wherein the first conductivity type Al z Ga 1-z N (z> x) is AlN.
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