JP7069486B2

JP7069486B2 - High electron mobility transistor

Info

Publication number: JP7069486B2
Application number: JP2018084398A
Authority: JP
Inventors: 健中田
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2018-04-25
Filing date: 2018-04-25
Publication date: 2022-05-18
Anticipated expiration: 2038-04-25
Also published as: JP2019192796A

Description

本発明は、高電子移動度トランジスタに関する。 The present invention relates to a high electron mobility transistor.

特許文献１には、電子デバイスに関する技術が記載されている。この電子デバイスは、基板と、基板上に配置されたアルミニウム（Ａｌ）を包含するバッファ層と、バッファ層上に配置されたＡｌを包含するバリア層と、バリア層上に堆積されたＧａＮチャネル層とを備える。チャネル層とバリア層との界面であってチャネル層側には二次元電子ガス（２ＤＥＧ）が形成される。また、特許文献２には、窒化物半導体素子に関する技術が記載されている。この半導体素子は、放熱基板上に設けられたＡｌＧａＮ層と、ＡｌＧａＮ層上に設けられたＧａＮ層と、ＧａＮ層上に設けられたショットキ電極とを備える。放熱基板は導電性を有し、放熱基板とＡｌＧａＮ層とは互いにオーミック接触を成す。ＧａＮ層におけるＡｌＧａＮ層との界面付近には２ＤＥＧ層が存在する。 Patent Document 1 describes a technique relating to an electronic device. This electronic device includes a substrate, a buffer layer containing aluminum (Al) arranged on the substrate, a barrier layer containing Al arranged on the buffer layer, and a GaN channel layer deposited on the barrier layer. And prepare. A two-dimensional electron gas (2DEG) is formed on the channel layer side, which is the interface between the channel layer and the barrier layer. Further, Patent Document 2 describes a technique relating to a nitride semiconductor device. This semiconductor element includes an AlGaN layer provided on a heat dissipation substrate, a GaN layer provided on the AlGaN layer, and a Schottky electrode provided on the GaN layer. The heat radiating board has conductivity, and the heat radiating board and the AlGaN layer form ohmic contact with each other. A 2DEG layer exists near the interface between the GaN layer and the AlGaN layer.

特表２０１４－５２４６６１号公報Japanese Patent Publication No. 2014-524661 特開２０１２－０７４７０５号公報Japanese Unexamined Patent Publication No. 2012-074705

現在、ワイドバンドギャップの窒化物半導体材料を用いた電子デバイスが実用化されている。特に、窒化物半導体材料を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）によれば、従来のトランジスタと比較して高耐圧を実現することができる。窒化物半導体を用いた通常のＨＥＭＴは、例えば、基板上に設けられたＧａＮチャネル層と、ＧａＮチャネル層上に設けられたバリア層（たとえばＡｌＧａＮ層）と、ＡｌＧａＮ層上に設けられたゲート電極及び一対のオーミック電極（ドレイン電極及びソース電極）とを備える。このような構成のＨＥＭＴにおいては、ＧａＮチャネル層のバリア層に対する界面に２ＤＥＧが生じる。 Currently, electronic devices using wide bandgap nitride semiconductor materials have been put into practical use. In particular, according to a high electron mobility transistor (HEMT) using a nitride semiconductor material, a high withstand voltage can be realized as compared with a conventional transistor. A normal HEMT using a nitride semiconductor is, for example, a GaN channel layer provided on a substrate, a barrier layer (for example, an AlGaN layer) provided on the GaN channel layer, and a gate electrode provided on the AlGaN layer. And a pair of ohmic electrodes (drain electrode and source electrode). In HEMT having such a configuration, 2DEG is generated at the interface of the GaN channel layer with respect to the barrier layer.

これに対し、ＧａＮチャネル層をバリア層上（すなわちバリア層に対して基板とは反対側）に設け、バリア層から見て電極側の領域に２ＤＥＧを生じさせる、いわゆる逆ＨＥＭＴ構造が研究されている。逆ＨＥＭＴ構造によれば、バリア層を介することなくオーミック電極と２ＤＥＧとの導電経路を確保できるので、オーミック電極のコンタクト抵抗を低減することができる。また、ピンチオフ特性が改善し、短ゲート化による高周波特性の向上が可能となる。逆ＨＥＭＴ構造を容易に形成する為には通常のＧａ極性の窒化物半導体結晶層ではなくて、Ｎ極性の窒化物半導体結晶層が用いられる。 On the other hand, a so-called inverse HEMT structure in which a GaN channel layer is provided on the barrier layer (that is, on the side opposite to the substrate with respect to the barrier layer) and 2DEG is generated in the region on the electrode side when viewed from the barrier layer has been studied. There is. According to the inverted HEMT structure, the conductive path between the ohmic electrode and the 2DEG can be secured without going through the barrier layer, so that the contact resistance of the ohmic electrode can be reduced. In addition, the pinch-off characteristic is improved, and the high frequency characteristic can be improved by shortening the gate. In order to easily form an inverted HEMT structure, an N-polarity nitride semiconductor crystal layer is used instead of the usual Ga-polarity nitride semiconductor crystal layer.

しかしながら、逆ＨＥＭＴ構造においてはゲートリーク電流の抑制とコンタクト抵抗の低減とがトレードオフになるという課題が存在する。逆ＨＥＭＴ構造では、チャネル層の上に、バリア層を介さずにゲート電極及びオーミック電極が形成される。障壁となるバリア層がオーミック電極とチャネル層との間に存在しないので、コンタクト抵抗は低減される。しかし、障壁となるバリア層がゲート電極とチャネル層との間にも存在しないので、ゲートリーク電流が大きくなってしまう。 However, in the reverse HEMT structure, there is a problem that suppression of gate leakage current and reduction of contact resistance are trade-offs. In the inverted HEMT structure, a gate electrode and an ohmic electrode are formed on the channel layer without a barrier layer. Since there is no barrier layer as a barrier between the ohmic electrode and the channel layer, the contact resistance is reduced. However, since the barrier layer that serves as a barrier does not exist between the gate electrode and the channel layer, the gate leakage current becomes large.

この課題を解決するために、例えばチャネル層よりもバンドギャップが大きい半導体層（例えばＡｌＧａＮ層）をチャネル層の上に設けることが考えられる。この場合、チャネル層とゲート電極との間にバンドギャップが大きい半導体層が介在するので、該半導体層が障壁として機能し、ゲートリーク電流が効果的に抑制される。しかし、該半導体層がオーミック電極とチャネル層との間にも介在すると、オーミック電極とチャネル層とのコンタクト抵抗が増してしまう。そこで、該半導体層のうちオーミック電極の直下の部分を除去し、露出したチャネル層上に高濃度層（例えば高濃度ＧａＮ層）を再成長させ、該高濃度層上にオーミック電極を形成する構造が考えられる。しかしながら、このような構造では結晶成長を２回行う必要があり、製造工程が増えてしまうという問題がある。 In order to solve this problem, it is conceivable to provide, for example, a semiconductor layer (for example, an AlGaN layer) having a bandgap larger than that of the channel layer on the channel layer. In this case, since a semiconductor layer having a large band gap is interposed between the channel layer and the gate electrode, the semiconductor layer functions as a barrier and the gate leak current is effectively suppressed. However, if the semiconductor layer also intervenes between the ohmic electrode and the channel layer, the contact resistance between the ohmic electrode and the channel layer increases. Therefore, a structure in which the portion of the semiconductor layer directly below the ohmic electrode is removed, a high-concentration layer (for example, a high-concentration GaN layer) is regrown on the exposed channel layer, and the ohmic electrode is formed on the high-concentration layer. Can be considered. However, in such a structure, it is necessary to carry out crystal growth twice, and there is a problem that the manufacturing process is increased.

本発明は、製造工程の増加を抑制しつつオーミック電極とチャネル層とのコンタクト抵抗を低減できるＨＥＭＴを提供することを目的とする。 An object of the present invention is to provide a HEMT capable of reducing the contact resistance between the ohmic electrode and the channel layer while suppressing an increase in the manufacturing process.

上述した課題を解決するために、一実施形態に係るＨＥＭＴは、窒化物半導体を主に含み、基板の主面上に設けられ、基板とは反対側に窒素面を有するバリア層と、窒化物半導体を主に含み、バリア層上に設けられ、バリア層のバンドギャップよりも小さいバンドギャップを有するチャネル層と、チャネル層上に設けられ、チャネル層のバンドギャップよりも小さいバンドギャップを有するＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層（０＜Ｘ＜１、０≦Ｙ＜１）と、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層上に設けられ、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層とオーミック接触を成すソース電極及びドレイン電極と、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層上においてソース電極とドレイン電極との間に設けられたゲート電極と、を備える。 In order to solve the above-mentioned problems, the HEMT according to the embodiment mainly contains a nitride semiconductor, is provided on the main surface of the substrate, has a barrier layer having a nitrogen surface on the opposite side of the substrate, and a nitride. In _X , which mainly contains semiconductors and is provided on the barrier layer and has a band gap smaller than the band gap of the barrier layer, and a channel layer provided on the channel layer and having a band gap smaller than the band gap of the channel layer. It is provided on the Al _Y Ga _1-XY N layer (0 <X <1, 0 ≦ Y <1) and the In _X Al _Y Ga _1-XY N layer, and is provided on the In _X Al _Y Ga _1-X . It includes a source electrode and a drain electrode that make ohmic contact with the YN layer, and a gate electrode provided between the source electrode and the drain electrode on the In _X Al _Y Ga _1-XY _N layer.

本発明に係るＨＥＭＴによれば、製造工程の増加を抑制しつつオーミック電極とチャネル層とのコンタクト抵抗を低減できる。 According to the HEMT according to the present invention, the contact resistance between the ohmic electrode and the channel layer can be reduced while suppressing the increase in the manufacturing process.

図１は、本発明の一実施形態に係るＨＥＭＴ１の断面図である。FIG. 1 is a cross-sectional view of HEMT1 according to an embodiment of the present invention. 図２は、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を備えないＨＥＭＴ１００の構造を示す断面図である。FIG. 2 is a cross-sectional view showing the structure of HEMT 100 without the In _X Al _Y Ga _1-XY N layer 15. 図３の（ａ）及び（ｂ）は、ＨＥＭＴ１００のバンドダイアグラムを示す。(A) and (b) of FIG. 3 show the band diagram of HEMT100. 図４の（ａ）及び（ｂ）は、ＨＥＭＴ１のバンドダイアグラムを示す。(A) and (b) of FIG. 4 show the band diagram of HEMT1. 図５は、ショットキ障壁層１６をエッチングして開口を形成する際のエッチング深さと、コンタクト抵抗との関係を示すグラフである。FIG. 5 is a graph showing the relationship between the etching depth and the contact resistance when the Schottky barrier layer 16 is etched to form an opening. 図６は、ＨＥＭＴ２００の構造を示す断面図である。FIG. 6 is a cross-sectional view showing the structure of HEMT200.

本発明の実施形態に係るＨＥＭＴの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 Specific examples of the HEMT according to the embodiment of the present invention will be described below with reference to the drawings. It should be noted that the present invention is not limited to these examples, and is indicated by the scope of claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims. In the following description, the same elements will be designated by the same reference numerals in the description of the drawings, and duplicate description will be omitted.

図１は、本発明の一実施形態に係るＨＥＭＴ１の断面図である。同図に示されるＨＥＭＴ１は、いわゆる逆ＨＥＭＴとしての構造を有する。具体的には、ＨＥＭＴ１は、基板２と、基板２の主面２ａ上に設けられた半導体積層部１０と、半導体積層部１０上に設けられたゲート電極２１、ソース電極２２、及びドレイン電極２３と、ゲート電極２１を覆う絶縁膜３１とを備えている。半導体積層部１０は、窒化物半導体（特にＧａＮ系半導体）を主に含んで構成され、例えば、ＡｌＮ核生成層１１、ＧａＮバッファ層１２、バリア層１３、チャネル層１４、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５、並びにショットキ障壁層１６がこの順で積層されてなる。なお、逆ＨＥＭＴの用途としては、Ｅ－ｂａｎｄ用若しくはＷ－ｂａｎｄ用といった、高周波での使用が考えられる。特に、Ｅ－ｂａｎｄは携帯電話の局間通信等への応用が期待される。 FIG. 1 is a cross-sectional view of HEMT1 according to an embodiment of the present invention. The HEMT1 shown in the figure has a structure as a so-called inverted HEMT. Specifically, the HEMT 1 includes a substrate 2, a semiconductor laminated portion 10 provided on the main surface 2a of the substrate 2, a gate electrode 21, a source electrode 22, and a drain electrode 23 provided on the semiconductor laminated portion 10. And an insulating film 31 that covers the gate electrode 21. The semiconductor laminated portion 10 is mainly composed of a nitride semiconductor (particularly a GaN-based semiconductor), and is, for example, an AlN nucleation generation layer 11, a GaN buffer layer 12, a barrier layer 13, a channel layer 14, and an In _X Al _Y Ga ₁ . _{-The XYN} layer 15 and the Schottky barrier layer 16 are laminated in this order. The reverse HEMT can be used at high frequencies such as for E-band or W-band. In particular, E-band is expected to be applied to inter-station communication of mobile phones.

基板２は、例えばＧａＮ系半導体の成長用基板であり、一例では半絶縁性のＳｉＣ基板である。基板２がＳｉＣ基板である場合、主面２ａは炭素（Ｃ）極性面である。主面２ａが炭素面である場合、半導体積層部１０は、窒素（Ｎ）極性面を成長面として結晶成長することができる。なお、基板２は結晶成長用の基板でなくてもよく、その場合、別の基板上に成長した半導体積層部１０から該基板を取り除き、半導体積層部１０に基板２を接合してもよい。その場合、基板２としては様々な材質の半絶縁性基板が用いられ、例えばＳｉ基板、ＳｉＣ基板、ＡｌＮ基板、焼結体等が用いられ得る。 The substrate 2 is, for example, a substrate for growth of a GaN-based semiconductor, and in one example, a semi-insulating SiC substrate. When the substrate 2 is a SiC substrate, the main surface 2a is a carbon (C) polar surface. When the main surface 2a is a carbon surface, the semiconductor laminated portion 10 can grow crystals with the nitrogen (N) polar surface as a growth surface. The substrate 2 does not have to be a substrate for crystal growth. In that case, the substrate may be removed from the semiconductor laminated portion 10 grown on another substrate, and the substrate 2 may be bonded to the semiconductor laminated portion 10. In that case, a semi-insulating substrate made of various materials can be used as the substrate 2, and for example, a Si substrate, a SiC substrate, an AlN substrate, a sintered body, or the like can be used.

ＡｌＮ核生成層１１は、ＧａＮバッファ層１２に対するシード層として機能する。ＡｌＮ核生成層１１の厚さは、例えば５ｎｍ～５０ｎｍの範囲内であり、一実施例では２０ｎｍである。ＧａＮバッファ層１２は、濡れ性の問題があり、ＳｉＣ基板上に直接成長できない。このため、ＧａＮバッファ層１２は、ＡｌＮ核生成層１１を介して成長する。なお、基板２が結晶成長用の基板ではなく接合された基板である場合には、ＡｌＮ核生成層１１は除去されていてもよい。 The AlN nucleation layer 11 functions as a seed layer for the GaN buffer layer 12. The thickness of the AlN nucleation layer 11 is, for example, in the range of 5 nm to 50 nm, and in one embodiment, it is 20 nm. The GaN buffer layer 12 has a problem of wettability and cannot grow directly on the SiC substrate. Therefore, the GaN buffer layer 12 grows via the AlN nucleation layer 11. When the substrate 2 is not a substrate for crystal growth but a bonded substrate, the AlN nucleation layer 11 may be removed.

ＧａＮバッファ層１２は、ＡｌＮ核生成層１１上にエピタキシャル成長した半導体層である。前述したように、ＳｉＣ基板の炭素面上において、ＧａＮバッファ層１２は窒素面を成長面として結晶成長する。従って、ＧａＮバッファ層１２のＡｌＮ核生成層１１側の界面１２ａはガリウム（Ｇａ）極性面となり、ＡｌＮ核生成層１１側とは反対側の界面１２ｂはＮ極性面となる。ＧａＮバッファ層１２の厚さは、例えば３００ｎｍ～１０００ｎｍの範囲内であり、一実施例では５００ｎｍである。なお、基板２が結晶成長用の基板ではなく接合された基板である場合には、ＧａＮバッファ層１２は除去されていてもよい。 The GaN buffer layer 12 is a semiconductor layer epitaxially grown on the AlN nucleation layer 11. As described above, on the carbon surface of the SiC substrate, the GaN buffer layer 12 crystal grows with the nitrogen surface as the growth surface. Therefore, the interface 12a on the AlN nucleation layer 11 side of the GaN buffer layer 12 is a gallium (Ga) polar surface, and the interface 12b on the side opposite to the AlN nucleation layer 11 side is an N polar surface. The thickness of the GaN buffer layer 12 is, for example, in the range of 300 nm to 1000 nm, and in one embodiment, it is 500 nm. When the substrate 2 is not a substrate for crystal growth but a bonded substrate, the GaN buffer layer 12 may be removed.

バリア層１３は、基板２の主面２ａ上に設けられ、ＧａＮバッファ層１２上にエピタキシャル成長した半導体層であって、電子供給層として機能する。バリア層１３は、窒化物半導体を主に含む層であって、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、若しくはＩｎＡｌＧａＮ層といったIII族窒化物半導体層である。バリア層１３のバンドギャップは、後述するチャネル層１４のバンドギャップよりも大きい。バリア層１３は、ＧａＮバッファ層１２の界面１２ｂと接する界面１３ａを有し、界面１３ａはＧａ極性面である。また、バリア層１３は、ＧａＮバッファ層１２とは反対側（すなわち基板２とは反対側）の界面１３ｂを有し、界面１３ｂはＮ極性面（窒素面）である。バリア層１３の厚さは、例えば２０ｎｍ～４０ｎｍの範囲内であり、一実施例では３０ｎｍである。また、バリア層１３がＡｌ_ＹＧａ_１－ＹＮ層である場合、そのＡｌ組成Ｙは例えば０．１５以上０．３５以下であり、一実施例では０．２５である。バリア層１３の導電型は、例えばｎ型またはアンドープ（ｉ型）である。 The barrier layer 13 is a semiconductor layer provided on the main surface 2a of the substrate 2 and epitaxially grown on the GaN buffer layer 12, and functions as an electron supply layer. The barrier layer 13 is a layer mainly containing a nitride semiconductor, and is a group III nitride semiconductor layer such as an AlGaN layer, an InAlN layer, or an InAlGaN layer. The bandgap of the barrier layer 13 is larger than the bandgap of the channel layer 14, which will be described later. The barrier layer 13 has an interface 13a in contact with the interface 12b of the GaN buffer layer 12, and the interface 13a is a Ga polar surface. Further, the barrier layer 13 has an interface 13b on the side opposite to the GaN buffer layer 12 (that is, the side opposite to the substrate 2), and the interface 13b is an N-polar plane (nitrogen plane). The thickness of the barrier layer 13 is, for example, in the range of 20 nm to 40 nm, and in one embodiment, it is 30 nm. When the barrier layer 13 is an Al _Y Ga _1-YN layer, its Al composition Y is, for example, 0.15 or more and 0.35 or less, and 0.25 in one embodiment. The conductive type of the barrier layer 13 is, for example, n type or undoped (i type).

チャネル層１４は、バリア層１３上に設けられ、エピタキシャル成長した半導体層である。一例では、チャネル層１４はバリア層１３に接する。或いは、チャネル層１４とバリア層１３との間に図示しないスペーサ層が介在してもよい。チャネル層１４は、窒化物半導体を主に含む層であって、例えばＧａＮ層といったIII族窒化物半導体層である。チャネル層１４のバンドギャップは、バリア層１３のバンドギャップよりも小さい。チャネル層１４は、バリア層１３の界面１３ｂと接する界面１４ａを有し、界面１４ａはＧａ極性面である。また、チャネル層１４は、バリア層１３とは反対側（すなわち基板２とは反対側）の界面１４ｂを有し、界面１４ｂはＮ極性面（窒素面）である。チャネル層１４の厚さは、例えば１０ｎｍ～１４ｎｍの範囲内であり、一実施例では１２ｎｍである。チャネル層１４とバリア層１３との間にはその格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、チャネル層１４とバリア層１３との界面近傍であってチャネル層１４側の領域に２ＤＥＧが生じ、チャネル領域１４ｃが形成される。チャネル層１４の導電型は、例えばｎ型またはアンドープ（ｉ型）である。 The channel layer 14 is a semiconductor layer provided on the barrier layer 13 and epitaxially grown. In one example, the channel layer 14 is in contact with the barrier layer 13. Alternatively, a spacer layer (not shown) may be interposed between the channel layer 14 and the barrier layer 13. The channel layer 14 is a layer mainly containing a nitride semiconductor, and is a group III nitride semiconductor layer such as a GaN layer. The bandgap of the channel layer 14 is smaller than the bandgap of the barrier layer 13. The channel layer 14 has an interface 14a in contact with the interface 13b of the barrier layer 13, and the interface 14a is a Ga polar surface. Further, the channel layer 14 has an interface 14b on the side opposite to the barrier layer 13 (that is, the side opposite to the substrate 2), and the interface 14b is an N-polar plane (nitrogen plane). The thickness of the channel layer 14 is, for example, in the range of 10 nm to 14 nm, and is 12 nm in one example. A strain is generated between the channel layer 14 and the barrier layer 13 due to the difference in the lattice constant, and this strain induces a piezo charge at the interface between the two. As a result, 2DEG is generated in the region near the interface between the channel layer 14 and the barrier layer 13 on the channel layer 14 side, and the channel region 14c is formed. The conductive type of the channel layer 14 is, for example, n type or undoped (i type).

Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５は、チャネル層１４上に設けられ、エピタキシャル成長した半導体層である。一例では、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５のＩｎ組成Ｘは０＜Ｘ＜１を満たし、一例では０．０１以上若しくは０．０３以上である。一実施例では、Ｉｎ組成Ｘは０．０５である。また、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５のＡｌ組成Ｙは０≦Ｙ＜１を満たし、一例では０（すなわちＩｎＧａＮ）である。Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５は、ソース電極２２及びドレイン電極２３の直下に位置する領域から、少なくともゲート電極２１の直下に位置する領域にわたって延在している。本実施形態では、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５はチャネル層１４上の全面にわたって設けられている。Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の厚さは、例えば３ｎｍ～１０ｎｍの範囲内、或いは６ｎｍ～１０ｎｍの範囲内であり、一実施例では８ｎｍである。Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の導電型は、例えばｎ型またはアンドープ（ｉ型）である。ｎ型である場合、不純物は例えばＳｉである。 The In _X Al _Y Ga _1-XY N layer 15 is a semiconductor layer provided on the channel layer 14 and epitaxially grown. In one example, the In composition X of the In _X Al _Y Ga _1-XY N layer 15 satisfies 0 <X <1, and in one example, it is 0.01 or more or 0.03 or more. In one example, the In composition X is 0.05. Further, the Al composition Y of the In _X Al _Y Ga _1-XY N layer 15 satisfies 0 ≦ Y <1, and in one example, it is 0 (that is, InGaN). The In _X Al _Y Ga _1-XY N layer 15 extends from a region located directly below the source electrode 22 and the drain electrode 23 to at least a region located directly below the gate electrode 21. In this embodiment, the In _X Al _Y Ga _1-XY N layer 15 is provided over the entire surface of the channel layer 14. The thickness of the In _X Al _Y Ga _1-XY N layer 15 is, for example, in the range of 3 nm to 10 nm, or in the range of 6 nm to 10 nm, and is 8 nm in one embodiment. The conductive type of the In _X Al _Y Ga _1-XY N layer 15 is, for example, n type or undoped (i type). When it is n-type, the impurity is, for example, Si.

ショットキ障壁層１６は、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上に設けられ、エピタキシャル成長した半導体層である。ショットキ障壁層１６は、窒化物半導体を主に含む層であって、例えばＡｌＧａＮ層といったIII族窒化物半導体層である。ショットキ障壁層１６のバンドギャップは、チャネル層１４及びＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５のバンドギャップよりも大きい。ショットキ障壁層１６の厚さは、例えば５ｎｍ以下であり、一実施例では５ｎｍである。なお、ショットキ障壁層１６の厚さの下限は例えば１．５ｎｍである。また、ショットキ障壁層１６がＡｌ_ＹＧａ_１－ＹＮ層である場合、そのＡｌ組成Ｙは例えば０．１５以上０．３５以下であり、一実施例では０．２５である。ショットキ障壁層１６の導電型は、例えばアンドープ（ｉ型）である。なお、ソース電極２２が設けられる領域、及びドレイン電極２３が設けられる領域のショットキ障壁層１６は除去されている。言い換えると、ショットキ障壁層１６には、ソース電極２２及びドレイン電極２３のための開口が形成されている。 The Schottky barrier layer 16 is an epitaxially grown semiconductor layer provided on the In _X Al _Y Ga _1-XY N layer 15. The Schottky barrier layer 16 is a layer mainly containing a nitride semiconductor, and is a group III nitride semiconductor layer such as an AlGaN layer. The bandgap of the Schottky barrier layer 16 is larger than the bandgap of the channel layer 14 and the In _X Al _Y Ga _1-XY N layer 15. The thickness of the Schottky barrier layer 16 is, for example, 5 nm or less, and in one embodiment, it is 5 nm. The lower limit of the thickness of the Schottky barrier layer 16 is, for example, 1.5 nm. When the Schottky barrier layer 16 is an Al _Y Ga _1-YN layer, its Al composition Y is, for example, 0.15 or more and 0.35 or less, and 0.25 in one example. The conductive type of the Schottky barrier layer 16 is, for example, undoped (i type). The Schottky barrier layer 16 in the region where the source electrode 22 is provided and the region where the drain electrode 23 is provided are removed. In other words, the Schottky barrier layer 16 is formed with openings for the source electrode 22 and the drain electrode 23.

ソース電極２２及びドレイン電極２３は、基板２の厚さ方向と交差する方向に並んでおり、ショットキ障壁層１６に形成された開口を埋め込み、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上に設けられている。そして、ソース電極２２及びドレイン電極２３は、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５とオーミック接触を成す。ソース電極２２及びドレイン電極２３は、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を熱処理（アロイ）して形成される。ソース電極２２のゲート電極２１側の端と、ドレイン電極２３のゲート電極２１側の端との間隔は、例えば３．０μｍである。 The source electrode 22 and the drain electrode 23 are arranged in a direction intersecting the thickness direction of the substrate 2, and an opening formed in the Schottky barrier layer 16 is embedded in the In _X Al _Y Ga _1-XY N layer 15. It is provided in. The source electrode 22 and the drain electrode 23 form ohmic contact with the In _X Al _Y Ga _1-XY N layer 15. The source electrode 22 and the drain electrode 23 are formed by, for example, heat-treating (alloying) a laminated structure of a titanium (Ti) layer and an aluminum (Al) layer. The distance between the end of the source electrode 22 on the gate electrode 21 side and the end of the drain electrode 23 on the gate electrode 21 side is, for example, 3.0 μm.

ゲート電極２１は、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上においてソース電極２２とドレイン電極２３との間に設けられている。本実施形態では、ゲート電極２１はショットキ障壁層１６上に設けられている。言い換えると、ゲート電極２１とＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５との間には、ショットキ障壁層１６が介在している。ゲート電極２１は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。本実施形態のゲート電極２１は、ゲート長を短縮しつつゲート抵抗を低減するためにＴ字型の断面形状を有する。ゲート長は、例えば０．３μｍである。 The gate electrode 21 is provided between the source electrode 22 and the drain electrode 23 on the In _X Al _Y Ga _1-XY N layer 15. In this embodiment, the gate electrode 21 is provided on the Schottky barrier layer 16. In other words, the Schottky barrier layer 16 is interposed between the gate electrode 21 and the In _X Al _Y Ga _1-XY N layer 15. The gate electrode 21 has, for example, a laminated structure of a nickel (Ni) layer and a gold (Au) layer. The gate electrode 21 of the present embodiment has a T-shaped cross-sectional shape in order to reduce the gate resistance while shortening the gate length. The gate length is, for example, 0.3 μm.

絶縁膜３１は、ゲート電極２１を覆うようにＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上（本実施形態ではショットキ障壁層１６上）に設けられている。絶縁膜３１は、ショットキ障壁層１６、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５、チャネル層１４、及びバリア層１３を含む半導体積層部を保護する。絶縁膜３１は、例えばＳｉ化合物膜であり、一例ではＳｉＮ膜である。 The insulating film 31 is provided on the In _X Al _Y Ga _1-XY N layer 15 (on the Schottky barrier layer 16 in this embodiment) so as to cover the gate electrode 21. The insulating film 31 protects the semiconductor laminated portion including the Schottky barrier layer 16, the In _X Al _Y Ga _1-XY N layer 15, the channel layer 14, and the barrier layer 13. The insulating film 31 is, for example, a Si compound film, and in one example, a SiN film.

ここで、本実施形態に係るＨＥＭＴ１の製造方法の一例について説明する。まず、ＳｉＣ基板といった基板２の主面２ａ上に、例えば有機金属気相成長法（ＭＯＣＶＤ法）を用いて、ＡｌＮ核生成層１１を成長する。前述したように、基板２がＳｉＣ基板である場合、主面２ａは炭素（Ｃ）極性面とする。ＡｌＮ核生成層１１の原料ガスは例えばＴＭＡ（トリメチルアルミニウム）及びＮＨ_３（アンモニア）であり、成長温度は例えば１１００℃である。次に、ＡｌＮ核生成層１１上にＧａＮバッファ層１２を成長する。ＧａＮバッファ層１２の原料ガスは例えばＴＭＧ（トリメチルガリウム）及びＮＨ_３であり、成長温度は例えば１０５０℃である。 Here, an example of the method for producing HEMT1 according to the present embodiment will be described. First, the AlN nucleation layer 11 is grown on the main surface 2a of the substrate 2 such as a SiC substrate by using, for example, an organic metal vapor phase growth method (MOCVD method). As described above, when the substrate 2 is a SiC substrate, the main surface 2a is a carbon (C) polar surface. The raw material gas of the AlN nucleation layer 11 is, for example, TMA (trimethylaluminum) and NH ₃ (ammonia), and the growth temperature is, for example, 1100 ° C. Next, the GaN buffer layer 12 is grown on the AlN nucleation layer 11. The raw material gas of the GaN buffer layer 12 is, for example, TMG (trimethylgallium) and NH ₃ , and the growth temperature is, for example, 1050 ° C.

続いて、ＧａＮバッファ層１２上にバリア層１３を成長する。バリア層１３がＡｌＧａＮ層である場合、その原料ガスは例えばＴＭＡ、ＴＭＧ及びＮＨ_３であり、成長温度は例えば１０５０℃である。そして、バリア層１３上にチャネル層１４を成長する。チャネル層１４がＧａＮ層である場合、その原料ガスは例えばＴＭＧ及びＮＨ_３であり、成長温度は例えば１０５０℃である。続いて、チャネル層１４上にＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を成長する。Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５がＩｎＧａＮ層である場合、その原料ガスは例えばＴＭＩ（トリメチルインジウム）、ＴＭＧ、及びＮＨ_３であり、成長温度は例えば８００℃である。また、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５がＩｎＡｌＧａＮ層である場合、上記の原料ガスに加えてＴＭＡを供給するとよい。その後、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上にショットキ障壁層１６を成長する。ショットキ障壁層１６がＡｌＧａＮ層である場合、その原料ガスは例えばＴＭＡ、ＴＭＧ及びＮＨ_３であり、成長温度は例えば１０５０℃である。 Subsequently, the barrier layer 13 is grown on the GaN buffer layer 12. When the barrier layer 13 is an AlGaN layer, the raw material gases thereof are, for example, TMA, TMG and NH ₃ , and the growth temperature is, for example, 1050 ° C. Then, the channel layer 14 is grown on the barrier layer 13. When the channel layer 14 is a GaN layer, the raw material gases thereof are, for example, TMG and NH ₃ , and the growth temperature is, for example, 1050 ° C. Subsequently, the In _X Al _Y Ga _1-XY N layer 15 is grown on the channel layer 14. When the In _X Al _Y Ga _1-XY N layer 15 is an InGaN layer, the raw material gas thereof is, for example, TMI (trimethylindium), TMG, and NH ₃ , and the growth temperature is, for example, 800 ° C. When the In _X Al _Y Ga _1-XY N layer 15 is an In AlGaN layer, TMA may be supplied in addition to the above-mentioned raw material gas. Then, the Schottky barrier layer 16 is grown on the In _X Al _Y Ga _1-XY N layer 15. When the Schottky barrier layer 16 is an AlGaN layer, the raw material gases thereof are, for example, TMA, TMG and NH ₃ , and the growth temperature is, for example, 1050 ° C.

続いて、ソース電極２２及びドレイン電極２３に対応する開口を有するエッチングマスクをショットキ障壁層１６上に形成し、該エッチングマスクの開口を介してショットキ障壁層１６のエッチングを行う。このエッチングはドライエッチングであり、例えばＣｌ系ガスを用いた反応性イオンエッチング（ＲＩＥ）である。この工程により、ショットキ障壁層１６を部分的に除去してＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を露出させる。その後、露出したＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上に、リソグラフィー及びリフトオフ技術を用いてソース電極２２及びドレイン電極２３を蒸着する。その後、熱処理によるオーミック接触面の合金化を行う。また、ソース電極２２とドレイン電極２３との間のショットキ障壁層１６上に、リソグラフィー及びリフトオフ技術を用いてゲート電極２１を蒸着する。最後に絶縁膜３１を形成して、ＨＥＭＴ１が完成する。 Subsequently, an etching mask having openings corresponding to the source electrode 22 and the drain electrode 23 is formed on the Schottky barrier layer 16, and the Schottky barrier layer 16 is etched through the openings of the etching mask. This etching is dry etching, for example, reactive ion etching (RIE) using a Cl-based gas. By this step, the Schottky barrier layer 16 is partially removed to expose the In _X Al _Y Ga _1-XY N layer 15. Then, the source electrode 22 and the drain electrode 23 are deposited on the exposed In _X Al _Y Ga _1-XY N layer 15 by using lithography and lift-off techniques. After that, the ohmic contact surface is alloyed by heat treatment. Further, the gate electrode 21 is deposited on the Schottky barrier layer 16 between the source electrode 22 and the drain electrode 23 by using lithography and lift-off techniques. Finally, the insulating film 31 is formed to complete HEMT1.

以上に説明した本実施形態のＨＥＭＴ１によって得られる効果について、従来のＨＥＭＴが有する課題とともに説明する。図２は、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を備えないＨＥＭＴ１００の構造を示す断面図である。この場合、オーミック電極であるソース電極２２及びドレイン電極２３が、チャネル層１４に直接接触する。なお、ＨＥＭＴ１００における他の構造は、本実施形態のＨＥＭＴ１と同様である。 The effects obtained by the HEMT1 of the present embodiment described above will be described together with the problems of the conventional HEMT. FIG. 2 is a cross-sectional view showing the structure of HEMT 100 without the In _X Al _Y Ga _1-XY N layer 15. In this case, the source electrode 22 and the drain electrode 23, which are ohmic electrodes, come into direct contact with the channel layer 14. The other structure of HEMT100 is the same as that of HEMT1 of this embodiment.

図３の（ａ）及び（ｂ）は、図２に示されたＨＥＭＴ１００における伝導帯エネルギのフェルミ準位（基準電位）からの差（バンド図）を示す。図３の（ａ）はゲート電極２１を含む図２の断面Ａ２におけるバンド図を示しており、図３の（ｂ）はソース電極２２、ドレイン電極２３をそれぞれ含む図２の断面Ｂ３，Ｂ４におけるバンド図を示している。図３の（ａ）及び（ｂ）において、横軸は半導体積層部の表面からの深さ（単位：ｎｍ）を示し、縦軸は伝導帯の下端準位Ｅｃとフェルミ準位Ｅｆとの差（単位：ｅＶ）を示している。また、図中の範囲Ｄ_１２，Ｄ_１３，Ｄ_１４，及びＤ_１６は、それぞれＧａＮバッファ層１２、バリア層１３、チャネル層１４、及びショットキ障壁層１６の存在範囲を表している。０ｅＶがフェルミ準位Ｅｆに相当し、このフェルミ準位Ｅｆよりエネルギが低い領域である、チャネル層Ｄ_１４とバリア層Ｄ_１３との界面であってチャネル層Ｄ_１４側に２ＤＥＧが形成される。 (A) and (b) of FIG. 3 show the difference (band diagram) from the Fermi level (reference potential) of the conduction band energy in HEMT100 shown in FIG. FIG. 3A shows a band diagram in cross section A2 of FIG. 2 including a gate electrode 21, and FIG. 3B shows a band diagram in cross sections B3 and B4 of FIG. 2 including a source electrode 22 and a drain electrode 23, respectively. The band diagram is shown. In FIGS. 3A and 3B, the horizontal axis indicates the depth (unit: nm) from the surface of the semiconductor laminated portion, and the vertical axis represents the difference between the lower end level Ec and the Fermi level Ef of the conduction band. (Unit: eV) is shown. Further, the ranges D ₁₂ , D ₁₃ , D ₁₄ and D ₁₆ in the figure represent the existing ranges of the GaN buffer layer 12, the barrier layer 13, the channel layer 14, and the Schottky barrier layer 16, respectively. 0 eV corresponds to the Fermi level Ef, and 2DEG is formed on the channel layer D ₁₄ side at the interface between the channel layer D ₁₄ and the barrier layer D ₁₃ , which is a region where the energy is lower than the Fermi level Ef.

図３の（ａ）を参照すると、ＨＥＭＴ１００のゲート電極２１近傍（深さ５ｎｍ以下）においては、ショットキ障壁層１６（ＡｌＧａＮ層）とチャネル層１４（ＧａＮ層）との間の逆ピエゾ電界によってバンドが持ち上がっている。これが障壁となって、ゲートリーク電流が抑制される。一方、図３の（ｂ）を参照すると、ショットキ障壁層１６が除去されているものの、オーミック電極（ソース電極２２、ドレイン電極２３）とチャネル層１４（ＧａＮ層）との接触部分においては、チャネル層１４におけるフェルミ準位が価電子帯準位より低い位置にあることに起因して価電子帯が僅かに持ち上がり、キャリア（電子）の輸送に対して障壁を形成している。 Referring to (a) of FIG. 3, in the vicinity of the gate electrode 21 (depth 5 nm or less) of HEMT100, a band is formed by the reverse piezo electric field between the Schottky barrier layer 16 (AlGaN layer) and the channel layer 14 (GaN layer). Has been lifted. This acts as a barrier and suppresses the gate leak current. On the other hand, referring to FIG. 3B, although the Schottky barrier layer 16 is removed, the channel is in the contact portion between the ohmic electrode (source electrode 22 and drain electrode 23) and the channel layer 14 (GaN layer). Due to the fact that the Fermi level in layer 14 is lower than the valence band level, the valence band is slightly lifted, forming a barrier to the transport of carriers (electrons).

図４の（ａ）及び（ｂ）は、本実施形態のＨＥＭＴ１のバンド図を示す。図４の（ａ）はゲート電極２１を含む図１の断面Ａ１におけるバンド図を示しており、図４の（ｂ）はソース電極２２、ドレイン電極２３をそれぞれ含む図１の断面Ｂ１，Ｂ２におけるバンド構造を示している。図４の（ａ）及び（ｂ）において、横軸は半導体積層部の表面からの深さ（単位：ｎｍ）を示し、縦軸は伝導帯の下端準位Ｅｃとフェルミ準位Ｅｆとの差（単位：ｅＶ）を示している。また、図中の範囲Ｄ_１２，Ｄ_１３，Ｄ_１４，Ｄ_１５，及びＤ_１６は、それぞれＧａＮバッファ層１２、バリア層１３、チャネル層１４、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５、及びショットキ障壁層１６の存在範囲を表している。なお、比較を容易にするため、図３に示されたバンド図を一点鎖線で示している。 (A) and (b) of FIG. 4 show the band diagram of HEMT1 of this embodiment. FIG. 4A shows a band diagram in cross section A1 of FIG. 1 including a gate electrode 21, and FIG. 4B shows a band diagram in cross sections B1 and B2 of FIG. 1 including a source electrode 22 and a drain electrode 23, respectively. The band structure is shown. In FIGS. 4A and 4B, the horizontal axis indicates the depth (unit: nm) from the surface of the semiconductor laminated portion, and the vertical axis represents the difference between the lower end level Ec and the Fermi level Ef of the conduction band. (Unit: eV) is shown. Further, the ranges D ₁₂ , D ₁₃ , D ₁₄ , D ₁₅ and D ₁₆ in the figure are the GaN buffer layer 12, the barrier layer 13, the channel layer 14, and the In _X Al _Y Ga _1-XY N layer 15, respectively. , And the range of existence of the Schottky barrier layer 16. In addition, in order to facilitate comparison, the band diagram shown in FIG. 3 is shown by a alternate long and short dash line.

図４の（ａ）を参照すると、ＨＥＭＴ１のゲート電極２１近傍においても、ショットキ障壁層１６（ＡｌＧａＮ層）とＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５との間の逆ピエゾ電界によってバンドが持ち上がっている。これが障壁となって、ゲートリーク電流が抑制される。なお、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５とチャネル層１４との界面に生じる逆ピエゾ電荷が影響してバンド変化が生じるが、ＡｌＧａＮとＧａＮとの間に生じる逆ピエゾ電荷に対してその影響は小さく、またショットキ障壁層１６が存在しているため、ゲートリーク電流には殆ど影響を与えない。ゲートリーク電流を測定する為に、ゲート電極２１とドレイン電極２３との間に５０Ｖの電圧を印加したところ、ゲートリーク電流は０．０１μＡ／ｍｍ（１×１０^－６Ａ／ｍｍ）であり、図２のＨＥＭＴ１００と比較してほぼ同等となった。また、図４の（ｂ）を参照すると、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５とチャネル層１４との界面に生じる逆ピエゾ電荷によって、オーミック電極（ソース電極２２、ドレイン電極２３）との接触界面におけるバンドが顕著に下がっている。従って、オーミック電極からチャネル層１４に至るキャリア（電子）の輸送に対する障壁が実質的に消失している。 Referring to (a) of FIG. 4, even in the vicinity of the gate electrode 21 of HEMT1, a band is formed by the reverse piezo electric field between the Schottky barrier layer 16 (AlGaN layer) and the In _X Al _Y Ga _1-XY N layer 15. Has been lifted. This acts as a barrier and suppresses the gate leak current. The band change occurs due to the influence of the reverse piezo charge generated at the interface between the In _X Al _Y Ga _1-XY N layer 15 and the channel layer 14, but with respect to the reverse piezo charge generated between AlGaN and GaN. The effect is small, and since the Schottky barrier layer 16 is present, it has almost no effect on the gate leak current. When a voltage of 50 V was applied between the gate electrode 21 and the drain electrode 23 in order to measure the gate leak current, the gate leak current was 0.01 μA / mm (1 × 10 ^-6 A / mm). It was almost the same as that of HEMT100 in FIG. Further, referring to (b) of FIG. 4, the ohmic electrode (source electrode 22, drain electrode 23) is caused by the reverse piezo charge generated at the interface between the In _X Al _Y Ga _1-XY N layer 15 and the channel layer 14. The band at the contact interface with is significantly lowered. Therefore, the barrier to the transport of carriers (electrons) from the ohmic electrode to the channel layer 14 is substantially eliminated.

図５は、ショットキ障壁層１６をエッチングして開口を形成する際のエッチング深さと、オーミック電極におけるコンタクト抵抗との関係を示すグラフである。図中のグラフＧ１は、本実施形態のＨＥＭＴ１のオーミック電極におけるコンタクト抵抗を示す。図中のグラフＧ２は、図２に示されたＨＥＭＴ１００のオーミック電極におけるコンタクト抵抗を示す。図５において、横軸はエッチング深さ（単位：ｎｍ）を表し、縦軸はコンタクト抵抗（単位：Ω・ｍｍ）を表す。なお、ショットキ障壁層１６の厚さを５ｎｍとし、チャネル層１４とバリア層１３との界面までの深さを２５ｎｍとした。コンタクト抵抗の測定には、伝送長法（ＴＬＭ：Transfer Length Method）を用いた。 FIG. 5 is a graph showing the relationship between the etching depth when the Schottky barrier layer 16 is etched to form an opening and the contact resistance in the ohmic electrode. Graph G1 in the figure shows the contact resistance in the ohmic electrode of HEMT1 of this embodiment. Graph G2 in the figure shows the contact resistance in the ohmic electrode of HEMT100 shown in FIG. In FIG. 5, the horizontal axis represents the etching depth (unit: nm), and the vertical axis represents the contact resistance (unit: Ω · mm). The thickness of the Schottky barrier layer 16 was set to 5 nm, and the depth to the interface between the channel layer 14 and the barrier layer 13 was set to 25 nm. The transfer length method (TLM) was used to measure the contact resistance.

図５に示されるように、図２に示されたＨＥＭＴ１００（グラフＧ２）では、２ＤＥＧの深さ（２０ｎｍ）と同じエッチング深さとした場合に低いコンタクト抵抗が得られるが、エッチング深さの余裕（マージン）が乏しく、エッチング深さが僅かでも異なるとコンタクト抵抗が変動してしまう。従って、量産に不向きである。これに対し、本実施形態のＨＥＭＴ１（グラフＧ１）では、ショットキ障壁層１６とＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５との界面深さ（５ｎｍ）から２ＤＥＧの深さ（２０ｎｍ）までの広い範囲で、コンタクト抵抗が０．２Ωｍｍ～０．５Ωｍｍの範囲内に収まっており、コンタクト抵抗を均等に低減できることがわかる。従って、ＨＥＭＴ１においては、エッチング深さに誤差が生じてもコンタクト抵抗の変動は小さいので、均等な動作特性を有するＨＥＭＴを容易に量産することができる。 As shown in FIG. 5, in the HEMT100 (graph G2) shown in FIG. 2, a low contact resistance can be obtained when the etching depth is the same as the depth of 2DEG (20 nm), but the etching depth margin (graph G2). If the margin) is poor and the etching depth is slightly different, the contact resistance will fluctuate. Therefore, it is not suitable for mass production. On the other hand, in HEMT1 (graph G1) of the present embodiment, from the interface depth (5 nm) between the Schottky barrier layer 16 and the In _X Al _Y Ga _1-XY N layer 15 to the depth of 2DEG (20 nm). It can be seen that the contact resistance is within the range of 0.2 Ωmm to 0.5 Ω mm in a wide range of, and the contact resistance can be reduced evenly. Therefore, in HEMT1, even if an error occurs in the etching depth, the fluctuation of the contact resistance is small, so that HEMT having uniform operating characteristics can be easily mass-produced.

ここで、図６は、図２に示されたＨＥＭＴ１００の変形として、ＨＥＭＴ２００の構造を示す断面図である。このＨＥＭＴ２００は、図２に示されたＨＥＭＴ１００の構成に加えて、高濃度半導体層１７ａ，１７ｂを更に備えている。高濃度半導体層１７ａ，１７ｂは、例えばＳｉが高濃度にドープされたＧａＮ層である。高濃度半導体層１７ａ，１７ｂは、ショットキ障壁層１６に形成された開口を埋め込むように設けられ、該開口内のチャネル層１４と接している。そして、ソース電極２２は高濃度半導体層１７ａ上に設けられ、高濃度半導体層１７ａとオーミック接触を成している。また、ドレイン電極２３は高濃度半導体層１７ｂ上に設けられ、高濃度半導体層１７ｂとオーミック接触を成している。 Here, FIG. 6 is a cross-sectional view showing the structure of HEMT200 as a modification of HEMT100 shown in FIG. The HEMT 200 further includes high-concentration semiconductor layers 17a and 17b in addition to the configuration of the HEMT 100 shown in FIG. The high-concentration semiconductor layers 17a and 17b are, for example, GaN layers doped with high-concentration Si. The high-concentration semiconductor layers 17a and 17b are provided so as to embed an opening formed in the Schottky barrier layer 16 and are in contact with the channel layer 14 in the opening. The source electrode 22 is provided on the high-concentration semiconductor layer 17a and is in ohmic contact with the high-concentration semiconductor layer 17a. Further, the drain electrode 23 is provided on the high-concentration semiconductor layer 17b and is in ohmic contact with the high-concentration semiconductor layer 17b.

図３の（ｂ）を用いて説明したように、図２に示されたＨＥＭＴ１００においては、オーミック電極（ソース電極２２、ドレイン電極２３）がチャネル層１４（ＧａＮ層）に対して形成されるため、コンタクト抵抗が十分に低下しないという問題がある。図６に示されたＨＥＭＴ２００は、この問題を解決する。すなわち、チャネル層１４とオーミック電極との間に介在する高濃度半導体層１７ａ，１７ｂによって、オーミック電極との接触部分におけるバンドが下がり、コンタクト抵抗が低減される。 As described with reference to FIG. 3B, in the HEMT100 shown in FIG. 2, the ohmic electrodes (source electrode 22, drain electrode 23) are formed with respect to the channel layer 14 (GaN layer). , There is a problem that the contact resistance does not decrease sufficiently. The HEMT200 shown in FIG. 6 solves this problem. That is, the high-concentration semiconductor layers 17a and 17b interposed between the channel layer 14 and the ohmic electrode lower the band at the contact portion with the ohmic electrode, and the contact resistance is reduced.

しかしながら、図６に示されたＨＥＭＴ２００を製造するためには、ショットキ障壁層１６をエッチングした後、高濃度半導体層１７ａ，１７ｂを再成長しなければならない。このことは、工程数の増加および歩留まりの低下に繋がり、製造コストの削減を妨げる要因となる。本実施形態のＨＥＭＴ１によれば、半導体層を再成長する必要がないので、工程数の増加を抑制しつつオーミック電極のコンタクト抵抗を低減することができ、均等な動作特性を有するＨＥＭＴを容易に量産することができる。 However, in order to produce the HEMT200 shown in FIG. 6, the high-concentration semiconductor layers 17a and 17b must be re-grown after etching the Schottky barrier layer 16. This leads to an increase in the number of processes and a decrease in yield, and is a factor that hinders the reduction of manufacturing costs. According to the HEMT1 of the present embodiment, since it is not necessary to re-grow the semiconductor layer, the contact resistance of the ohmic electrode can be reduced while suppressing the increase in the number of steps, and the HEMT having uniform operating characteristics can be easily obtained. Can be mass-produced.

なお、Ｉｎを含む窒化物半導体によってチャネル層１４を構成した場合、Ｉｎの偏析が生じるので、ＧａＮからなるチャネル層と比較して移動度は改善しない。従って、従来のＧａＮ系のトランジスタにおいては、Ｉｎを含む窒化物半導体によってチャネル層１４を構成することはトランジスタの特性劣化に繋がるとされてきた。しかしながら、本実施形態では、図４に示されるようにチャネル層１４内部の分極により電子分布が基板２側に局在していて、移動度が低いＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を電子が走らない。従って、トランジスタ特性を劣化させることなく、コンタクト抵抗を改善できる。 When the channel layer 14 is composed of a nitride semiconductor containing In, the mobility is not improved as compared with the channel layer made of GaN because the segregation of In occurs. Therefore, in a conventional GaN-based transistor, it has been said that forming the channel layer 14 with a nitride semiconductor containing In leads to deterioration of the transistor characteristics. However, in the present embodiment, as shown in FIG. 4, the electron distribution is localized on the substrate 2 side due to the polarization inside the channel layer 14, and the In _X Al _Y Ga _1-XY N layer having low mobility. Electrons do not run on 15. Therefore, the contact resistance can be improved without deteriorating the transistor characteristics.

また、コンタクト抵抗を低減するための構成としては、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５に代えて高濃度にドーピングしたＧａＮ層を設けることも考えられる。しかしながら、本実施形態のようにバンドギャップの小さいＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５を用いれば、ＨＥＭＴ１を高い周波数領域で使用する場合であってもドーピングによる容量の増加を回避し、最大発振周波数（ｆｍａｘ）等の高周波特性の劣化を抑制することができる。 Further, as a configuration for reducing the contact resistance, it is conceivable to provide a GaN layer doped with a high concentration instead of the In _X Al _Y Ga _1-XY N layer 15. However, if the In _X Al _Y Ga _1-XY N layer 15 having a small bandgap as in the present embodiment is used, the increase in capacitance due to doping can be avoided even when HEMT1 is used in a high frequency region. , Deterioration of high frequency characteristics such as maximum oscillation frequency (fmax) can be suppressed.

本実施形態のように、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５のＩｎ組成Ｘは０．０１以上であり、Ａｌ組成Ｙは０であってもよい。また、この場合、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層のＩｎ組成Ｘは０．０３以上であってもよい。これにより、オーミック電極のコンタクト抵抗を十分に低減することができる。 As in the present embodiment, the In composition X of the In _X Al _Y Ga _1-XY N layer 15 may be 0.01 or more, and the Al composition Y may be 0. Further, in this case, the In composition X of the In _X Al _Y Ga _1-XY N layer may be 0.03 or more. As a result, the contact resistance of the ohmic electrode can be sufficiently reduced.

本実施形態のように、基板２はＳｉＣ基板であり、基板２の主面２ａは炭素面であってもよい。これにより、窒化物半導体の窒素面を成長面とすることができるので、バリア層１３の上にチャネル層１４が設けられる逆ＨＥＭＴ構造を容易に実現することができる。 As in the present embodiment, the substrate 2 may be a SiC substrate, and the main surface 2a of the substrate 2 may be a carbon surface. As a result, the nitrogen surface of the nitride semiconductor can be used as the growth surface, so that an inverted HEMT structure in which the channel layer 14 is provided on the barrier layer 13 can be easily realized.

本実施形態のように、基板２の主面上に設けられたＡｌＮ核生成層１１と、ＡｌＮ核生成層１１上に設けられたＧａＮバッファ層１２とを更に備え、バリア層１３はＧａＮバッファ層１２上に設けられてもよい。これにより、バリア層１３、チャネル層１４及びＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の結晶性を高めることができるので、ＨＥＭＴ１の動作特性を向上することができる。 As in the present embodiment, the AlN nucleation layer 11 provided on the main surface of the substrate 2 and the GaN buffer layer 12 provided on the AlN nucleation layer 11 are further provided, and the barrier layer 13 is a GaN buffer layer. It may be provided on the twelve. As a result, the crystallinity of the barrier layer 13, the channel layer 14, and the In _X Al _Y Ga _1-XY N layer 15 can be enhanced, so that the operating characteristics of HEMT1 can be improved.

本実施形態のように、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の厚さは６ｎｍ～１０ｎｍの範囲内であってもよい。Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の厚さが６ｎｍ以上であることにより、エッチング深さの変動に対して十分な余裕（マージン）を確保することができ、均等な動作特性を有するＨＥＭＴを容易に量産することができる。また、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５の厚さが１０ｎｍ以下であることにより、ゲート電極２１への電圧印加時に空乏層をバリア層１３まで容易に到達させることができる。 As in the present embodiment, the thickness of the In _X Al _Y Ga _1-XY N layer 15 may be in the range of 6 nm to 10 nm. Since the thickness of the In _X Al _Y Ga _1-XY N layer 15 is 6 nm or more, a sufficient margin can be secured against fluctuations in the etching depth, and uniform operating characteristics can be obtained. The HEMT that has it can be easily mass-produced. Further, since the thickness of the In _X Al _Y Ga _1-XY N layer 15 is 10 nm or less, the depletion layer can be easily reached to the barrier layer 13 when a voltage is applied to the gate electrode 21.

本実施形態のように、窒化物半導体を主に含み、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５上に設けられ、Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５のバンドギャップよりも大きいバンドギャップを有するショットキ障壁層１６を更に備え、ゲート電極２１はショットキ障壁層１６上に設けられてもよい。これにより、ゲートリーク電流を効果的に低減することができる。この場合、ショットキ障壁層１６はアンドープであり、ショットキ障壁層１６の厚さは５ｎｍ以下であってもよい。ショットキ障壁層１６をこのように薄くすることにより、ゲート電極２１への電圧印加時に空乏層をバリア層１３まで容易に到達させることができる。 As in the present embodiment, it mainly contains a nitride semiconductor, is provided on the In _X Al _Y Ga 1 _-XY N layer 15, and is provided from the band gap of the In _X Al _Y Ga _1-XY N layer 15. A Schottky barrier layer 16 having a large bandgap may be further provided, and the gate electrode 21 may be provided on the Schottky barrier layer 16. As a result, the gate leak current can be effectively reduced. In this case, the Schottky barrier layer 16 is undoped, and the thickness of the Schottky barrier layer 16 may be 5 nm or less. By thinning the Schottky barrier layer 16 in this way, the depletion layer can be easily reached to the barrier layer 13 when a voltage is applied to the gate electrode 21.

本発明によるＨＥＭＴは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記各実施形態ではバリア層１３としてＡｌＧａＮ層を例示し、チャネル層１４としてＧａＮ層を例示し、ショットキ障壁層１６としてＡｌＧａＮ層を例示したが、これらの半導体層は窒化物半導体を主に含んでいればよく、その構成元素及び組成は任意である。例えば、チャネル層１４はＩｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層１５よりもバンドギャップが大きいＩｎＧａＮ層によって構成されてもよく、バリア層１３及びショットキ障壁層１６はＩｎＡｌＮ層またはＩｎＡｌＧａＮ層によって構成されてもよい。或いは、バリア層１３及びショットキ障壁層１６は、ＡｌＧａＮ層、ＩｎＡｌＮ層及びＩｎＡｌＧａＮ層のうち少なくとも２つの層が積層されて構成されてもよい。また、上記各実施形態ではショットキ障壁層１６とゲート電極２１とが接しているが、ショットキ障壁層１６とゲート電極２１との間に絶縁膜が設けられてもよい。また、所望の特性に応じて、ショットキ障壁層１６は省略されてもよい。 The HEMT according to the present invention is not limited to the above-described embodiment, and various other modifications are possible. For example, in each of the above embodiments, the AlGaN layer is exemplified as the barrier layer 13, the GaN layer is exemplified as the channel layer 14, and the AlGaN layer is exemplified as the Schottky barrier layer 16, but these semiconductor layers are mainly nitride semiconductors. It may be contained, and its constituent elements and composition are arbitrary. For example, the channel layer 14 may be composed of an InGaN layer having a bandgap larger than that of the In _X Al _Y Ga _1-XY N layer 15, and the barrier layer 13 and the Schottky barrier layer 16 may be composed of an In Al N layer or an In AlGaN layer. May be done. Alternatively, the barrier layer 13 and the Schottky barrier layer 16 may be configured by laminating at least two layers of an AlGaN layer, an InAlN layer and an InAlGaN layer. Further, although the Schottky barrier layer 16 and the gate electrode 21 are in contact with each other in each of the above embodiments, an insulating film may be provided between the Schottky barrier layer 16 and the gate electrode 21. Further, the Schottky barrier layer 16 may be omitted depending on the desired characteristics.

１…ＨＥＭＴ、２…基板、２ａ…主面、１０…半導体積層部、１１…ＡｌＮ核生成層、１２…ＧａＮバッファ層、１２ａ，１２ｂ…界面、１３…バリア層、１３ａ，１３ｂ…界面、１４…チャネル層、１４ａ，１４ｂ…界面、１４ｃ…チャネル領域、１５…Ｉｎ_ＸＡｌ_ＹＧａ_{１－Ｘ－Ｙ}Ｎ層、１６…ショットキ障壁層、１７ａ，１７ｂ…高濃度半導体層、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、３１…絶縁膜。 1 ... HEMT, 2 ... substrate, 2a ... main surface, 10 ... semiconductor laminate, 11 ... AlN nucleation layer, 12 ... GaN buffer layer, 12a, 12b ... interface, 13 ... barrier layer, 13a, 13b ... interface, 14 ... Channel layer, 14a, 14b ... Interface, 14c ... Channel region, 15 ... In _X Al _Y Ga _1-XY N layer, 16 ... Schottky barrier layer, 17a, 17b ... High concentration semiconductor layer, 21 ... Gate electrode, 22 ... source electrode, 23 ... drain electrode, 31 ... insulating film.

Claims

A barrier layer mainly containing a nitride semiconductor, provided on the main surface of the substrate, and having a nitrogen surface on the opposite side of the substrate.
A channel layer that mainly contains a nitride semiconductor, is provided on the barrier layer, and has a bandgap smaller than the bandgap of the barrier layer.
The In _X Al _Y Ga _1-XY N layer (0 <X <1, 0 ≦ Y <1) provided on the channel layer and having a band gap smaller than the band gap of the channel layer.
A source electrode and a drain electrode provided on the In _X Al _Y Ga 1 _- _XY N layer and forming ohmic contact with the In _X Al _Y Ga 1-XY N layer,
A gate electrode provided between the source electrode and the drain electrode on the In _X Al _Y Ga _1-XY N layer, and a gate electrode.
A shot key that mainly contains a nitride semiconductor, is provided on the In _X Al _Y Ga 1 _- _XY N layer, and has a band gap larger than the band gap of the In _X Al _Y Ga 1-XY N layer. Barrier layer and
Equipped with
The gate electrode is a high electron mobility transistor provided on the Schottky barrier layer .

The high electron mobility transistor according to claim 1, wherein the In composition X of the In _X Al _Y Ga _1-XY N layer is 0.01 or more, and the Al composition Y is 0.

The high electron mobility transistor according to claim 2, wherein the In composition X of the In _X Al _Y Ga _1-XY N layer is 0.03 or more.

The high electron mobility transistor according to any one of claims 1 to 3, wherein the substrate is a SiC substrate, and the main surface of the substrate is a carbon surface.

Further, an AlN nucleation layer provided on the main surface of the substrate and a GaN buffer layer provided on the AlN nucleation layer are further provided.
The high electron mobility transistor according to any one of claims 1 to 4, wherein the barrier layer is provided on the GaN buffer layer.

The high electron mobility transistor according to any one of claims 1 to 5, wherein the thickness of the barrier layer is in the range of 20 nm to 40 nm.

The high electron mobility transistor according to any one of claims 1 to 6, wherein the thickness of the channel layer is in the range of 10 nm to 14 nm.

The high electron mobility transistor according to any one of claims 1 to 7, wherein the thickness of the In _X Al _Y Ga _1-XY N layer is in the range of 6 nm to 10 nm.

The high electron mobility transistor according to any one of claims 1 to 8, wherein the Schottky barrier layer is undoped and the thickness of the Schottky barrier layer is 5 nm or less.