JP2009302370A

JP2009302370A - Semiconductor device

Info

Publication number: JP2009302370A
Application number: JP2008156428A
Authority: JP
Inventors: Yukihiko Maeda; 就彦前田; Masanobu Hiroki; 正伸廣木; Takashi Kobayashi; 隆小林; Takatomo Enoki; 孝知榎木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2008-06-16
Filing date: 2008-06-16
Publication date: 2009-12-24

Abstract

<P>PROBLEM TO BE SOLVED: To freely design a threshold, and to reduce a gate leakage current. <P>SOLUTION: A doped channel layer 12 doped for carrier supply is formed in a channel layer semiconductor 11 made of GaN, a channel spacer layer 13 which is not doped is formed on the doped channel layer 12, and a thin barrier layer semiconductor 14 having a film thickness of 1.0 to 3.5 nm is formed of Al<SB>x</SB>Ga<SB>1-x</SB>N (0<X≤1) on the channel spacer layer 13; and an insulating film 15 having thickness of 2 to 100 nm is formed as an insulating gate film on the thin barrier layer semiconductor 14, a source electrode 16 and a drain electrode 18 are formed on the thin barrier layer semiconductor 14, and a gate electrode 17 is formed on the insulating film 15. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置に関し、特に窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。 The present invention relates to a semiconductor device, and more particularly to a heterostructure field effect transistor using a nitride semiconductor.

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field Effect Transistor）たとえばＧａＮ系ヘテロ構造電界効果トランジスタは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。 Heterostructure field effect transistors (HFETs) using nitride semiconductors, such as GaN-based heterostructure field effect transistors, are very promising as next-generation high-frequency, high-power, high-voltage ultrahigh-frequency transistors, Currently, active research is being conducted for practical application.

ＧａＮ系ヘテロ構造電界効果トランジスタは、非特許文献１、２に示されるように、通常、極性面上（すなわちｃ軸方向）に形成されるから、ヘテロ界面に大きな分極電荷が存在するために、一般にキャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリアがチャネルに誘起され、大電流が得られやすいという有利な面がある。
I.P.Smorchkova et al., J.Appl.Phys.86,4520(1999). U.K.Mishraet al., Proc.of IEEE 90,1022(2002). As shown in Non-Patent Documents 1 and 2, a GaN-based heterostructure field effect transistor is usually formed on a polar surface (that is, in the c-axis direction), so that a large polarization charge exists at the heterointerface, In general, the carrier contributing to conduction is induced in the channel without doping for supplying the carrier, and there is an advantageous aspect that a large current is easily obtained.
IPSmorchkova et al., J. Appl. Phys. 86, 4520 (1999). UK Mishraet al., Proc. Of IEEE 90,1022 (2002).

しかしながら、ヘテロ構造電界効果トランジスタの層構造を固定した場合に、チャネルのキャリア濃度を任意に低くすることができないため、キャリア濃度によって決まるトランジスタのしきい値が、ＧａＡｓ系ヘテロ構造電界効果トランジスタのようにドーピングによっては制御できず、ヘテロ構造電界効果トランジスタの窒化物ヘテロ構造材料と障壁層の膜厚とが与えられれば、それによってしきい値が決定されてしまうというトランジスタの設計上の問題点がある。また、ＧａＮ系ヘテロ構造電界効果トランジスタは、ゲートリーク電流が大きく、これを小さくすることも重要な課題である。 However, when the layer structure of the heterostructure field effect transistor is fixed, the channel carrier concentration cannot be lowered arbitrarily, so that the threshold value of the transistor determined by the carrier concentration is the same as that of a GaAs heterostructure field effect transistor. However, if the nitride heterostructure material of the heterostructure field-effect transistor and the film thickness of the barrier layer are given, the threshold value is determined by this, which is a transistor design problem. is there. In addition, the GaN-based heterostructure field effect transistor has a large gate leakage current, and it is an important problem to reduce this.

現在のところ、ＧａＮ系ヘテロ構造電界効果トランジスタにおいて、チャネルのキャリア濃度が低濃度まで自由に設計可能な、すなわちしきい値の設計自由度のあるヘテロ構造電界効果トランジスタを実現するための試みとしては、分極効果を有しない非極性面（ａ面あるいはｍ面）上にヘテロ構造電界効果トランジスタを作製する試みが行われている。実際、非極性面上に高品質なヘテロ構造電界効果トランジスタ構造が実現されれば、ＧａＡｓ系ヘテロ構造電界効果トランジスタと全く同様であるドーピングによるキャリア濃度の制御あるいはしきい値の設計自由度が実現されるはずであるが、非極性面上の結晶成長は、通常の極性面上の結晶成長に比べて、高品質のヘテロ構造を作製するのが困難で、そのため、期待通りの結果は得られていない。 At present, in the GaN-based heterostructure field-effect transistor, as an attempt to realize a heterostructure field-effect transistor that can be freely designed to have a channel carrier concentration as low as possible, that is, has a threshold design freedom. Attempts have been made to fabricate heterostructure field effect transistors on nonpolar planes (a-plane or m-plane) that do not have a polarization effect. In fact, if a high-quality heterostructure field-effect transistor structure is realized on a nonpolar surface, the carrier concentration control by doping or threshold design freedom is realized, which is exactly the same as a GaAs heterostructure field-effect transistor. As expected, crystal growth on non-polar planes makes it difficult to produce high quality heterostructures compared to crystal growth on normal polar planes, so expected results are obtained. Not.

本発明は、上述の課題を解決するためになされたものであり、しきい値を自由に設計し、またゲートリーク電流を小さくすることができる半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device in which a threshold value can be freely designed and a gate leakage current can be reduced.

この目的を達成するため、本発明においては、窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、窒化物半導体ヘテロ構造が、極性面上に形成され、上記窒化物半導体ヘテロ構造の窒化物半導体障壁層の膜厚が、１．０ｎｍ以上３．５ｎｍ以下であり、膜厚が２ｎｍ以上１００ｎｍ以下の絶縁膜が、ゲート電極下に絶縁ゲート膜として形成され、上記絶縁膜下に上記窒化物半導体障壁層が形成されたことを特徴とする。 In order to achieve this object, in the present invention, in a semiconductor device that is a heterostructure field effect transistor using a nitride semiconductor, the nitride semiconductor heterostructure is formed on a polar surface, and the nitride semiconductor heterostructure An insulating film having a thickness of the nitride semiconductor barrier layer of 1.0 nm to 3.5 nm and a thickness of 2 nm to 100 nm is formed as an insulating gate film under the gate electrode, and the insulating film is formed under the insulating film. A nitride semiconductor barrier layer is formed.

この場合、窒化物半導体チャネル層に、キャリア供給のためのドーピングが施されていることを特徴としてもよい。 In this case, the nitride semiconductor channel layer may be doped for carrier supply.

この場合、上記窒化物半導体チャネル層と上記窒化物半導体障壁層との間に、膜厚が４ｎｍ以上８ｎｍ以下のアンドープのチャネル層半導体が形成されていることを特徴としてもよい。 In this case, an undoped channel layer semiconductor having a thickness of 4 nm or more and 8 nm or less may be formed between the nitride semiconductor channel layer and the nitride semiconductor barrier layer.

本発明に係る半導体装置においては、フェルミ準位に対するチャネルの相対的な位置が高くなるから、チャネルのキャリア濃度を低濃度まで自由に設計することができるので、しきい値を自由に設計することができ、また絶縁ゲート構造を有するから、ゲートリーク電流を小さくすることができる。 In the semiconductor device according to the present invention, since the relative position of the channel with respect to the Fermi level becomes high, the carrier concentration of the channel can be freely designed to a low concentration, so that the threshold value can be designed freely. In addition, since it has an insulated gate structure, gate leakage current can be reduced.

（第１の実施の形態）
まず、図１を用いて、本実施の形態のヘテロ構造電界効果トランジスタの構成について説明する。図１は、本発明に係るヘテロ構造電界効果トランジスタを示す概略断面図である。図に示すように、ＧａＮからなるチャネル層半導体（窒化物半導体チャネル層）１１にキャリア供給のためのドーピングが施されたドープチャネル層１２が形成され、ドープチャネル層１２上にドーピング原子によるチャネル電子（２次元電子ガス）の散乱を低減するためにドーピングを施していない膜厚が４ｎｍ以上８ｎｍ以下のチャネルスペーサ層（アンドープのチャネル層半導体）１３が形成され、チャネルスペーサ層１３上に薄層化されたＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）からなる膜厚１．０ｎｍ以上３．５ｎｍ以下の薄層障壁層半導体（窒化物半導体障壁層）１４が形成され、薄層障壁層半導体１４上に絶縁ゲート膜としてのＨｆＯ_２からなる膜厚２ｎｍ以上１００ｎｍ以下の絶縁膜１５が形成され、絶縁ゲート（ＭＩＳ：Metal-Insulator-Semiconductor）構造を有している。また、薄層障壁層半導体１４上にソース電極１６とドレイン電極１８とが形成され、絶縁膜１５上にゲート電極１７が形成されている。そして、チャネル層半導体１１、薄層障壁層半導体１４を有する窒化物半導体ヘテロ構造は、＋ｃ面方向（極性面上）に形成されている。 (First embodiment)
First, the configuration of the heterostructure field effect transistor of this embodiment will be described with reference to FIG. FIG. 1 is a schematic cross-sectional view showing a heterostructure field effect transistor according to the present invention. As shown, a channel layer semiconductor (nitride semiconductor channel layer) 11 made of GaN is doped with a doped channel layer 12 for supplying carriers, and channel electrons due to doping atoms are formed on the doped channel layer 12. A channel spacer layer (undoped channel layer semiconductor) 13 having a thickness of 4 nm to 8 nm not doped in order to reduce scattering of (two-dimensional electron gas) is formed, and the channel spacer layer 13 is thinned. A thin barrier layer semiconductor (nitride semiconductor barrier layer) 14 made of Al _x Ga _1-x N (0 <X ≦ 1) and having a thickness of 1.0 nm to 3.5 nm is formed, and the thin barrier layer An insulating film 15 made of HfO _{2 having a} thickness of 2 nm to 100 nm as an insulating gate film is formed on the semiconductor 14, and an insulating gate (MIS: Me) is formed. tal-Insulator-Semiconductor) structure. A source electrode 16 and a drain electrode 18 are formed on the thin barrier layer semiconductor 14, and a gate electrode 17 is formed on the insulating film 15. The nitride semiconductor heterostructure having the channel layer semiconductor 11 and the thin barrier layer semiconductor 14 is formed in the + c plane direction (on the polar plane).

続いて、図２〜図１０を用いて、本発明に係るヘテロ構造電界効果トランジスタの作用について説明する。ＧａＮ系ヘテロ構造電界効果トランジスタは、通常、極性面上に形成される。図２は、極性面である＋ｃ面（（０００１）面）上に形成された従来のＧａＮ系ヘテロ構造電界効果トランジスタを示す概略断面図で、障壁層半導体２２／チャネル層半導体２１のヘテロ構造上に、ソース電極２３、ゲート電極２４、ドレイン電極２５が形成されたヘテロ構造電界効果トランジスタが示されている。 Next, the operation of the heterostructure field effect transistor according to the present invention will be described with reference to FIGS. A GaN-based heterostructure field effect transistor is usually formed on a polar surface. FIG. 2 is a schematic cross-sectional view showing a conventional GaN-based heterostructure field effect transistor formed on the + c plane ((0001) plane), which is a polar plane, on the heterostructure of the barrier layer semiconductor 22 / channel layer semiconductor 21. 1 shows a heterostructure field effect transistor in which a source electrode 23, a gate electrode 24, and a drain electrode 25 are formed.

図３は、図２に示した極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、障壁層半導体２２／チャネル層半導体２１のヘテロ界面に正の分極電荷が存在するため、障壁層半導体２２にキャリア供給のためのドーピングが施されていなくても、チャネル電子がチャネルのヘテロ界面近傍に誘起され、これがチャネルのキャリア（チャネル電子）となっている様子が示されている。ここで、チャネル電子濃度は、障壁層半導体２２／チャネル層半導体２１のヘテロ構造の窒化物半導体材料を固定した場合、障壁層半導体２２の膜厚によって決定され、しきい値も決定されることになる。このように、極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおいては、ＧａＡｓ系ヘテロ構造電界効果トランジスタにおける場合とは異なり、チャネルのキャリアの濃度を、ゼロから高濃度まで自由に、キャリア供給のためのドーピングによって制御することはできない。 FIG. 3 is a diagram schematically showing a potential structure in the GaN-based heterostructure field effect transistor on the polar surface shown in FIG. 2, and positive polarization charges exist at the heterointerface between the barrier layer semiconductor 22 / channel layer semiconductor 21. Therefore, even when the barrier layer semiconductor 22 is not doped for carrier supply, channel electrons are induced in the vicinity of the hetero interface of the channel, and the channel carriers (channel electrons) are shown. Yes. Here, the channel electron concentration is determined by the thickness of the barrier layer semiconductor 22 and the threshold value when the heterostructure nitride semiconductor material of the barrier layer semiconductor 22 / channel layer semiconductor 21 is fixed. Become. In this way, in the GaN-based heterostructure field effect transistor on the polar surface, unlike the case of the GaAs-based heterostructure field effect transistor, the channel carrier concentration can be freely set from zero to high concentration for carrier supply. It cannot be controlled by doping.

図４は、非極性面（ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面））上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタの層構造を示す図で、障壁層半導体４２／チャネル層半導体４１のヘテロ構造を有するヘテロ構造電界効果トランジスタが示されている。障壁層半導体４２は、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないスペーサ層（アンドープ層）４３と、キャリア供給のためのドーピングが施されたドープ層４４とから構成され、スペーサ層４３上にドープ層４４が形成されている。すなわち、ドープ層４４と、障壁層半導体４２／チャネル層半導体４１のヘテロ界面との間に、スペーサ層４３が形成されている。なお、スペーサ層４３の形成は任意である。 FIG. 4 is a diagram showing a layer structure of a GaN-based heterostructure field effect transistor formed on a nonpolar plane (a plane ((11-20) plane) or m plane ((1-100) plane)). A heterostructure field effect transistor having a heterostructure of barrier layer semiconductor 42 / channel layer semiconductor 41 is shown. The barrier layer semiconductor 42 includes a spacer layer (undoped layer) 43 that is not doped in order to reduce scattering of channel electrons by doping atoms, and a doped layer 44 that is doped to supply carriers. A doped layer 44 is formed on the spacer layer 43. That is, the spacer layer 43 is formed between the doped layer 44 and the heterointerface between the barrier layer semiconductor 42 and the channel layer semiconductor 41. The formation of the spacer layer 43 is optional.

図５は、図４に示した非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、障壁層半導体４２／チャネル層半導体４１のヘテロ界面には分極電荷は存在せず、障壁層半導体４２のドープ層４４からキャリアがヘテロ界面近傍に供給され、これがチャネルのチャネル電子になっているというＧａＡｓ系ヘテロ構造電界効果トランジスタと全く同様の状況が示されている。ここで、チャネル電子濃度は、キャリア供給のためのドーピング（濃度および層厚）によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能である。しかしながら、非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタは結晶成長が非常に難しく、現実には良質のヘテロ構造は作製されていないため、前述のような状況は実現されていない。参考として、通常用いられる六方晶窒化物半導体における極性面および非極性面の面方位を図６に示す。 FIG. 5 is a diagram schematically showing a potential structure in the GaN-based heterostructure field effect transistor on the nonpolar plane shown in FIG. 4, and there is no polarization charge at the heterointerface of the barrier layer semiconductor 42 / channel layer semiconductor 41. The situation is exactly the same as that of a GaAs-based heterostructure field-effect transistor in which carriers are supplied from the doped layer 44 of the barrier layer semiconductor 42 to the vicinity of the heterointerface and become channel electrons of the channel. Here, since the channel electron concentration can be controlled from zero to a high concentration by doping (concentration and layer thickness) for supplying carriers, the threshold value can also be controlled. However, since the crystal growth of the GaN-based heterostructure field-effect transistor on the nonpolar plane is very difficult, and a high-quality heterostructure is not actually manufactured, the above situation is not realized. As a reference, FIG. 6 shows the plane orientations of a polar plane and a nonpolar plane in a commonly used hexagonal nitride semiconductor.

図７は、図１に示したヘテロ構造電界効果トランジスタの層構造を示す図である。この層構造は、図１に示したヘテロ構造電界効果トランジスタの層構造と同様である。図８は、図７のヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図で、ドープチャネル層１２からキャリアがヘテロ界面近傍に供給され、これがチャネル電子となっている状況が示されている。ここで、チャネル電子濃度は、キャリア供給のためのドーピング（濃度および層厚）によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能であり、上述した非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタと全く同じ状況が示されている。 FIG. 7 is a diagram showing a layer structure of the heterostructure field effect transistor shown in FIG. This layer structure is the same as the layer structure of the heterostructure field effect transistor shown in FIG. FIG. 8 is a diagram schematically showing a potential structure in the heterostructure field effect transistor of FIG. 7, and shows a situation where carriers are supplied from the doped channel layer 12 to the vicinity of the heterointerface and become channel electrons. . Here, since the channel electron concentration can be controlled from zero to a high concentration by doping (concentration and layer thickness) for supplying carriers, the threshold value can also be controlled. The same situation as the GaN-based heterostructure field effect transistor on the polar surface is shown.

ここで、図９、図１０を用いて、そのような状況が作り出される理由について説明する。図９は、本発明において膜厚の小さい薄層障壁層半導体が用いられていることによる効果をポテンシャル構造において示す図で、図９（ａ）に示した薄層障壁層を用いた薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面の場合（本発明の場合）においても、図９（ｂ）に示した通常の厚膜障壁層を用いた障壁層半導体９２／チャネル層半導体９１のヘテロ界面の場合と等量の分極電荷が存在するが、フェルミ準位に対するチャネルの相対的な位置が高くなる結果、チャネル電子濃度が低濃度あるいはゼロになる様子が模式的に示されている。したがって、キャリア供給のためのドーピングをドープチャネル層１２に施すことにより、チャネル電子濃度を、ドーピング（濃度および層厚）の制御によってゼロから高濃度まで制御することが可能であるため、しきい値を制御することも可能となる。ただし、薄層障壁層半導体１４のみのヘテロ構造電界効果トランジスタ構造では、ゲート耐圧が低く、また、ゲートリーク電流も通常のヘテロ構造電界効果トランジスタよりもさらに大きくなるため、本発明においては図７に示したように、薄層障壁層半導体１４の上にゲート絶縁膜として絶縁膜１５を形成した絶縁ゲート構造を採用することによって、ゲート耐圧が高く、ゲートリーク電流の小さいヘテロ構造電界効果トランジスタを実現している。 Here, the reason why such a situation is created will be described with reference to FIGS. FIG. 9 is a diagram showing the effect of using a thin barrier semiconductor layer having a small film thickness in the present invention in the potential structure. The thin barrier using the thin barrier layer shown in FIG. Even in the case of the heterointerface of the layer semiconductor 14 / channel layer semiconductor 11 (in the case of the present invention), the heterogeneity of the barrier layer semiconductor 92 / channel layer semiconductor 91 using the normal thick film barrier layer shown in FIG. A polarization charge equivalent to that at the interface exists, but the channel electron concentration is shown to be low or zero as a result of an increase in the relative position of the channel with respect to the Fermi level. Therefore, by applying doping for supplying carriers to the doped channel layer 12, the channel electron concentration can be controlled from zero to a high concentration by controlling the doping (concentration and layer thickness). Can also be controlled. However, in the heterostructure field effect transistor structure including only the thin barrier layer semiconductor 14, the gate breakdown voltage is low, and the gate leakage current is further larger than that of the normal heterostructure field effect transistor. As shown, by adopting an insulated gate structure in which an insulating film 15 is formed as a gate insulating film on a thin barrier layer semiconductor 14, a heterostructure field effect transistor having a high gate breakdown voltage and a small gate leakage current is realized. is doing.

図１０は、本発明における絶縁膜と薄層障壁層半導体との組み合わせにより得られる効果をポテンシャル構造において示す図で、図１０（ａ）に示した薄層障壁層半導体１４がある薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面の場合（本発明の場合）が、図１０（ｂ）に示した薄層障壁層半導体１４がない絶縁膜１０２／チャネル層半導体１０１のヘテロ界面すなわち単なる絶縁ゲート構造の場合と比較して示している。絶縁膜１５と薄層障壁層半導体１４とを組み合わせた本発明の構造においては、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面に分極電荷が存在することにより、ドープチャネル層１２から供給されたキャリアはヘテロ界面近傍に集中した分布となるため、高いアスペクト比が得られ、また、ドーピング原子による不純物散乱の影響も小さく、高い電子移動度が得られる。これに対して、薄層障壁層半導体１４がない単なる絶縁ゲート構造においては、電子分布が広く、アスペクト比が低いと同時に、電子移動度も低くなる。このように、絶縁膜１５と薄層障壁層半導体１４とを組み合わせることにより、アスペクト比が高く（すなわち電子分布幅の小さい）、電子移動度が高い構造が実現され、高利得の高性能ヘテロ構造電界効果トランジスタが実現される。 FIG. 10 is a diagram showing an effect obtained by the combination of the insulating film and the thin barrier layer semiconductor in the potential structure in the present invention, and the thin barrier layer having the thin barrier layer semiconductor 14 shown in FIG. In the case of the hetero interface of the semiconductor 14 / channel layer semiconductor 11 (in the case of the present invention), the hetero interface of the insulating film 102 / channel layer semiconductor 101 without the thin barrier layer semiconductor 14 shown in FIG. This is shown in comparison with the gate structure. In the structure of the present invention in which the insulating film 15 and the thin barrier layer semiconductor 14 are combined, the polarization charge is present at the hetero interface between the thin barrier layer semiconductor 14 and the channel layer semiconductor 11, so that the supply is performed from the doped channel layer 12. Since the distributed carriers are concentrated in the vicinity of the heterointerface, a high aspect ratio is obtained, and the influence of impurity scattering by doping atoms is small, and a high electron mobility is obtained. On the other hand, a simple insulated gate structure without the thin barrier layer semiconductor 14 has a wide electron distribution, a low aspect ratio, and a low electron mobility. Thus, by combining the insulating film 15 and the thin barrier layer semiconductor 14, a structure having a high aspect ratio (that is, a small electron distribution width) and a high electron mobility is realized, and a high-performance high-performance heterostructure A field effect transistor is realized.

本実施の形態として、図１に示したヘテロ構造電界効果トランジスタにおいて、薄層障壁層半導体１４として３．０ｎｍのＡｌ_０．４Ｇａ_０．６Ｎ、チャネルスペーサ層１３として５ｎｍのＧａＮ、ドープチャネル層１２として１０ｎｍのＳｉドープＧａＮ（Ｓｉ濃度：０〜２×１０^１９ｃｍ^−３）、チャネル層半導体１１として２μｍのＧａＮを用いた層構造を、ｃ面サファイア基板あるいはＳｉＣ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal 0rganic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、絶縁膜１５として５０ｎｍのＨｆＯ_２膜をＰＬＤ（ＰＬＤ：Pulsed Laser Deposition）法等の絶縁膜堆積法によって堆積した構造を用いて、本発明に係るヘテロ構造電界効果トランジスタを作製したところ、ドープチャネル層１２のＳｉ濃度（０〜２×１０^１９ｃｍ^−３）に応じて、チャネル電子濃度は、０ｃｍ^−２から２×１０^１３ｃｍ^−２まで制御することが可能となり、また、しきい値も＋２Ｖから−６Ｖまで制御することが可能となった。また、ＭＩＳ構造を用いた結果として、ゲートリーク電流も逆バイアス方向で１０^−８Ａ／ｍｍと十分に小さい値が得られた。 As the present embodiment, in the heterostructure field effect transistor shown in FIG. 1, 3.0 nm Al _0.4 Ga _0.6 N as the thin barrier layer semiconductor 14, 5 nm GaN as the channel spacer layer 13, doped channel A layer structure using 10 nm Si-doped GaN (Si concentration: 0 to 2 × 10 ¹⁹ cm ⁻³ ) as the layer 12 and 2 μm GaN as the channel layer semiconductor 11 is formed on the c-plane sapphire substrate or SiC substrate. The film is grown by a crystal growth method such as MOVPE (Metal 0rganic Vapor Phase Epitaxy), and a 50 nm HfO ₂ film is deposited as the insulating film 15 by an insulating film deposition method such as a PLD (Pulsed Laser Deposition) method. When the heterostructure field effect transistor according to the present invention is fabricated using the above structure, the doped channel layer 12 i depending on the concentration ^{^{(0~2 × 10 19 cm -3)}} , the channel electron concentration, it is possible to control from ^{0 cm -2} to 2 × ¹⁰ 13 ^{cm -2,} The threshold from + 2V - It became possible to control up to 6V. Further, as a result of using the MIS structure, the gate leakage current was also as small as 10 ⁻⁸ A / mm in the reverse bias direction.

以上のように、極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタにおいて、膜厚の小さい薄層障壁層半導体１４を用い、かつ、ゲート電極１７下に絶縁膜１５が形成された絶縁ゲート構造を用い、かつ、ドープチャネル層１２にキャリア供給のためのドーピングが施された極性面上・薄層障壁層・チャネルドープＭＩＳ構造ヘテロ構造電界効果トランジスタを用いることによって、チャネルのキャリア濃度を低濃度まで自由に設計することができるから、しきい値を自由に設計することができ、またゲートリーク電流を小さくすることができる高性能ヘテロ構造電界効果トランジスタを実現することが可能となる。換言すれば、本発明によるＧａＮ系ヘテロ構造電界効果トランジスタによって、良質なヘテロ構造の結晶成長が困難である非極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタによって実現される状況を、良質なヘテロ構造の結晶成長が可能である極性面上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタによって実現される状況へと変えることができる。 As described above, in the GaN-based heterostructure field effect transistor formed on the polar surface, an insulated gate using the thin barrier layer semiconductor 14 having a small thickness and the insulating film 15 formed under the gate electrode 17. The channel carrier concentration is reduced by using the structure, and using the hetero-structure field effect transistor on the polar surface / thin barrier layer / channel doped MIS structure in which the doped channel layer 12 is doped to supply carriers. Since it is possible to design freely up to the concentration, it is possible to realize a high performance heterostructure field effect transistor capable of designing a threshold value freely and reducing a gate leakage current. In other words, the situation realized by the GaN-based heterostructure field effect transistor formed on the nonpolar surface where it is difficult to grow a crystal of a good-quality heterostructure by the GaN-based heterostructure field effect transistor according to the present invention. It is possible to change to a situation realized by a GaN-based heterostructure field effect transistor formed on a polar surface capable of crystal growth of a heterostructure.

また、薄層障壁層半導体１４の膜厚を１．０ｎｍ以上にした場合には、ヘテロ界面に分極電荷が形成され、また、前記の膜厚を３．５ｎｍ以下にした場合には、チャネル層半導体１１にドーピングを施さないときに、ヘテロ界面に誘起されるチャネル電子の電子濃度が、分極電荷の電荷密度の１０％以下と十分に小さくなり、本発明による、チャネルのキャリア濃度が低濃度まで設計可能な状況が実現される。 Further, when the film thickness of the thin barrier layer semiconductor 14 is 1.0 nm or more, polarization charges are formed at the heterointerface, and when the film thickness is 3.5 nm or less, the channel layer When the semiconductor 11 is not doped, the electron concentration of the channel electrons induced at the heterointerface is sufficiently small to be 10% or less of the charge density of the polarization charge, and the channel carrier concentration according to the present invention is reduced to a low concentration. A designable situation is realized.

また、ゲート電極１７下に、絶縁ゲート膜として形成されている絶縁膜１５の膜厚を、２ｎｍ以上１００ｎｍ以下としているが、これは、ゲートリーク電流を有意に小さくするためには、絶縁膜１５の膜厚として２ｎｍ以上必要であり、また一方、１００ｎｍを越える膜厚は、ヘテロ構造電界効果トランジスタの利得の低下が著しく不要であるためである。 Further, the film thickness of the insulating film 15 formed as an insulating gate film under the gate electrode 17 is set to 2 nm or more and 100 nm or less. This is in order to significantly reduce the gate leakage current. This is because the film thickness of 2 nm or more is necessary, and on the other hand, the film thickness exceeding 100 nm is because it is not necessary to significantly reduce the gain of the heterostructure field effect transistor.

また、ドープチャネル層１２の膜厚およびドーピング濃度は任意とする。これは、前記の２つのパラメータがいずれの値のときも本発明の効果が得られるためであり、また、これらのパラメータの制御によって、チャネル電子濃度の制御が可能となるためである。なお、典型的なドープチャネル層１２の膜厚は２〜２００ｎｍ程度、ドーピング濃度は０〜１×１０^２０ｃｍ^−３程度である。 Further, the thickness and doping concentration of the doped channel layer 12 are arbitrary. This is because the effect of the present invention can be obtained when the two parameters have any value, and the channel electron concentration can be controlled by controlling these parameters. A typical doped channel layer 12 has a thickness of about 2 to 200 nm and a doping concentration of about 0 to 1 × 10 ²⁰ cm ⁻³ .

さらに、ドープチャネル層１２と、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面との間に形成し、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないチャネルスペーサ層１３の膜厚および形成は、任意とする。これは、チャネルスペーサ層１３にかかわらず、本発明の効果が得られるためである。なお、典型的なチャネルスペーサ層１３の膜厚は、上述のようにチャネル電子の分布幅程度の４〜８ｎｍ程度である。 Further, the channel spacer layer 13 is formed between the doped channel layer 12 and the heterointerface of the thin barrier layer semiconductor 14 / channel layer semiconductor 11 and is not doped to reduce channel electron scattering by doping atoms. The film thickness and formation of are arbitrary. This is because the effects of the present invention can be obtained regardless of the channel spacer layer 13. The typical thickness of the channel spacer layer 13 is about 4 to 8 nm, which is about the distribution width of channel electrons as described above.

（第２の実施の形態）
本実施の形態のヘテロ構造電界効果トランジスタは、図１に示したヘテロ構造電界効果トランジスタを、＋ｃ面方向ではなく、これと反対方向である−ｃ面方向（極性面上）に形成したものである。そして、その他の構成は図１に示したヘテロ構造電界効果トランジスタと同様である。 (Second Embodiment)
The heterostructure field effect transistor according to the present embodiment is obtained by forming the heterostructure field effect transistor shown in FIG. 1 in the −c plane direction (on the polar plane) which is not the + c plane direction but the opposite direction. is there. The other configuration is the same as that of the heterostructure field effect transistor shown in FIG.

薄層障壁層半導体１４としてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）、チャネル層半導体１１としてＧａＮを用いた。薄層障壁層半導体１４の膜厚は、１．０ｎｍ以上３．５ｎｍ以下とする。これは、薄層障壁層半導体１４の膜厚が１．０ｎｍ以上の場合に、ヘテロ界面に分極電荷が形成され、また、前記の膜厚が３．５ｎｍ以下の場合には、チャネル層半導体１１にドーピングを施さないときに、ヘテロ界面に誘起される２次元正孔ガスの正孔濃度が、分極電荷の電荷密度の１０％以下と十分に小さくなり、本発明による、チャネルのキャリア濃度が低濃度まで設計可能な状況が実現されるためである。 Al _x Ga _1-x N (0 <X ≦ 1) was used as the thin barrier layer semiconductor 14, and GaN was used as the channel layer semiconductor 11. The film thickness of the thin barrier layer semiconductor 14 is 1.0 nm or more and 3.5 nm or less. This is because when the film thickness of the thin barrier layer semiconductor 14 is 1.0 nm or more, polarization charges are formed at the heterointerface, and when the film thickness is 3.5 nm or less, the channel layer semiconductor 11 When the doping is not performed, the hole concentration of the two-dimensional hole gas induced at the heterointerface is sufficiently small to be 10% or less of the charge density of the polarization charge, and the channel carrier concentration according to the present invention is low. This is because a situation where design is possible up to the concentration is realized.

また、ゲート電極１７下に、絶縁ゲート膜として形成されている絶縁膜１５の膜厚は、２ｎｍ以上１００ｎｍ以下とする。これは、ゲートリーク電流を有意に小さくするためには、絶縁膜１５の膜厚として２ｎｍ以上必要であり、また一方、１００ｎｍを越える膜厚は、ヘテロ構造電界効果トランジスタの利得の低下が著しいために不要であるためである。 The thickness of the insulating film 15 formed as an insulating gate film under the gate electrode 17 is 2 nm to 100 nm. This is because, in order to significantly reduce the gate leakage current, the film thickness of the insulating film 15 is required to be 2 nm or more. On the other hand, if the film thickness exceeds 100 nm, the gain of the heterostructure field effect transistor is significantly reduced. This is because it is unnecessary.

また、ドープチャネル層１２の膜厚およびドーピング濃度は任意とする。これは、前記の２つのパラメータがいずれの値のときも本発明の効果が得られるためであり、また、これらのパラメータの制御によって、チャネル正孔濃度の制御が可能となるためである。なお、典型的なドープチャネル層１２の膜厚は２〜２００ｎｍ程度、ドーピング濃度は０〜１×１０^２０ｃｍ^−３程度である。 Further, the thickness and doping concentration of the doped channel layer 12 are arbitrary. This is because the effect of the present invention can be obtained when the two parameters are any value, and the channel hole concentration can be controlled by controlling these parameters. A typical doped channel layer 12 has a thickness of about 2 to 200 nm and a doping concentration of about 0 to 1 × 10 ²⁰ cm ⁻³ .

さらに、ドープチャネル層１２と、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ界面との間に形成し、ドーピング原子によるチャネル電子の散乱を低減するためにドーピングを施していないチャネルスペーサ層１３の膜厚および形成は、任意とする。これは、チャネルスペーサ層１３にかかわらず、本発明の効果が得られるためである。なお、典型的なチャネルスペーサ層１３の膜厚は、チャネル正孔の分布幅程度の４〜８ｎｍ程度である。 Further, the channel spacer layer 13 is formed between the doped channel layer 12 and the heterointerface of the thin barrier layer semiconductor 14 / channel layer semiconductor 11 and is not doped to reduce channel electron scattering by doping atoms. The film thickness and formation of are arbitrary. This is because the effects of the present invention can be obtained regardless of the channel spacer layer 13. The typical thickness of the channel spacer layer 13 is about 4 to 8 nm, which is about the distribution width of channel holes.

本実施の形態として、図１に示したヘテロ構造電界効果トランジスタにおいて、薄層障壁層半導体１４として３．０ｎｍのＡｌ_０．４Ｇａ_０．６Ｎ、チャネルスペーサ層１３として５ｎｍのＧａＮ、ドープチャネル層１２として１０ｎｍのＭｇドープＧａＮ（Ｍｇ濃度：０〜２×１０^１９ｃｍ^−３）、チャネル層半導体１１として２μｍのＧａＮを用いた層構造を、Ｎ極性のＧａＮ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal 0rganic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、絶縁膜１５として２０ｎｍのＨｆＯ_２膜をＰＬＤ（ＰＬＤ：Pulsed Laser Deposition）法等の絶縁膜堆積法によって堆積した構造を用いて、本発明に係るヘテロ構造電界効果トランジスタを作製したところ、ドープチャネル層１２のＭｇ濃度（０〜２×１０^１８ｃｍ^−３）に応じて、チャネル正孔濃度は、０ｃｍ^−２から２×１０^１２ｃｍ^−２まで制御することが可能となり、また、しきい値も０Ｖから＋３Ｖまで制御することが可能となった。また、ＭＩＳ構造を用いた結果として、ゲートリーク電流も逆バイアス方向で１０^−８Ａ／ｍｍと十分に小さい値が得られた。 As the present embodiment, in the heterostructure field effect transistor shown in FIG. 1, 3.0 nm Al _0.4 Ga _0.6 N as the thin barrier layer semiconductor 14, 5 nm GaN as the channel spacer layer 13, doped channel A layer structure using 10 nm Mg-doped GaN (Mg concentration: 0 to 2 × 10 ¹⁹ cm ⁻³ ) as the layer 12 and 2 μm GaN as the channel layer semiconductor 11 is formed on the N-polar GaN substrate by metal organic vapor phase growth. A structure in which a 20 nm HfO ₂ film is deposited as an insulating film 15 by an insulating film deposition method such as a PLD (Pulsed Laser Deposition) method. A heterostructure field effect transistor according to the present invention was fabricated using the Mg concentration of the doped channel layer 12 (0 to 2 × Depending on the 0 ¹⁸ cm ^-3), the channel hole concentration, it is possible to control from ^{0 cm -2} to 2 × ¹⁰ 12 ^{cm -2,} also possible to control the threshold from 0V to + 3V It became. Further, as a result of using the MIS structure, the gate leakage current was also as small as 10 ⁻⁸ A / mm in the reverse bias direction.

本実施の形態においても、上述した第１の実施の形態と同様の効果を得ることができる。 Also in this embodiment, the same effects as those of the first embodiment described above can be obtained.

なお、上述した実施の形態においては、薄層障壁層半導体１４／チャネル層半導体１１としてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）／ＧａＮを用いたが、たとえば窒化物半導体障壁層／窒化物半導体チャネルとしてＡｌ_ｘＧａ_１−ｘＮ（０＜Ｘ≦１）／Ｉｎ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）、Ｉｎ_１−ｘＡｌ_ｘＮ（０．６３≦Ｘ≦１）／ＧａＮ、Ｉｎ_１−ｘＡｌ_ｘＮ（０．６３≦Ｘ≦１）／Ｉｎ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）等を用いてもよい。 In the embodiment described above, Al _x Ga _1-x N (0 <X ≦ 1) / GaN is used as the thin barrier layer semiconductor 14 / channel layer semiconductor 11, but for example, a nitride semiconductor barrier layer / As the nitride semiconductor channel, Al _x Ga _1-x N (0 <X ≦ 1) / In _Y Ga _1-Y N (0 <Y ≦ 1), In _1-x Al _x N (0.63 ≦ X ≦ 1) _{_{) / GaN, in 1-x}} Al x N (0.63 ≦ X ≦ 1) / in Y Ga 1-Y N (0 < may be used Y ≦ 1) and the like.

また、上述した実施の形態においては、絶縁膜１５としてＨｆＯ_２膜を用いたが、たとえば絶縁膜としてＳｉ_３Ｎ_４、ＳｉＯ_２、ＡｌＮ、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯＮ、ＨｆＡｌＯ等の単層絶縁膜、あるいは、Ｓｉ_３Ｎ_４／ＳｉＯ_２、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４／ＨｆＯ_２等のＳｉ_３Ｎ_４が薄層障壁層半導体１４上に堆積された２層絶縁膜を用いてもよい。 Further, in the embodiment described above, it was used HfO ₂ film as the insulating film 15, for example _Si 3 _N 4 as the insulating _{_{_{_{film, SiO 2, AlN, Al 2}}}} O 3, ZrO 2, HfON, single such HfAlO layer insulating film _{_{_{_{or,, Si 3 N 4 / SiO}}}} 2, Si 3 N 4 / Al 2 O 3, Si 3 N 4 / HfO 2 Si 3 N 4 etc. is deposited on the thin layer barrier layer semiconductor 14 2 A layer insulating film may be used.

また、上述した実施の形態においては、薄層障壁層半導体１４／チャネル層半導体１１のヘテロ構造はすべてのデバイス領域で全く同構造であるが、ソース電極１６・ゲート電極１７の電極間およびゲート電極１７・ドレイン電極１８の電極間の薄層障壁層半導体１４／チャネル層半導体１１のヘテロ構造に対して、ソース抵抗を低減するためにイオン注入が施されている場合であっても、ゲート電極１７下の層構造が図１に示したヘテロ構造電界効果トランジスタの層構造であれば本発明を適用することができる。 Further, in the above-described embodiment, the heterostructure of the thin barrier layer semiconductor 14 / channel layer semiconductor 11 is the same in all device regions, but between the electrodes of the source electrode 16 and the gate electrode 17 and the gate electrode. Even if ion implantation is performed to reduce the source resistance in the heterostructure of the thin barrier layer semiconductor 14 / channel layer semiconductor 11 between the electrode 17 and the drain electrode 18, the gate electrode 17 If the lower layer structure is the layer structure of the heterostructure field effect transistor shown in FIG. 1, the present invention can be applied.

また、上述した実施の形態においては、薄層障壁層半導体１４の膜厚はすべてのデバイス領域で全く同じであるが、ソース抵抗を低減するためにソース電極１６・ゲート電極１７の電極間およびゲート電極１７・ドレイン電極１８の電極間の薄層障壁層半導体１４の膜厚が、ゲート電極１７下の薄層障壁層半導体１４の膜厚よりも大きいリセスゲート構造が採用されている場合であっても、ゲート電極１７下の層構造が図１に示したヘテロ構造電界効果トランジスタの層構造であれば本発明を適用することができる。 In the above-described embodiment, the film thickness of the thin barrier layer semiconductor 14 is the same in all device regions. However, in order to reduce the source resistance, the electrode between the source electrode 16 and the gate electrode 17 and the gate are reduced. Even when a recess gate structure is employed in which the film thickness of the thin barrier layer semiconductor 14 between the electrode 17 and the drain electrode 18 is larger than the film thickness of the thin barrier layer semiconductor 14 below the gate electrode 17. The present invention can be applied if the layer structure under the gate electrode 17 is the layer structure of the heterostructure field effect transistor shown in FIG.

なお、本発明は以上の実施の形態に限定されるものではなく、また、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。 In addition, this invention is not limited to the above embodiment, Of course, a various change is possible in the range which does not deviate from the summary of this invention.

本発明に係るヘテロ構造電界効果トランジスタを示す概略断面図である。It is a schematic sectional drawing which shows the heterostructure field effect transistor which concerns on this invention. 極性面である＋ｃ面（（０００１）面）上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタを示す概略断面図である。It is a schematic sectional drawing which shows the GaN-type heterostructure field effect transistor formed on + c surface ((0001) surface) which is a polar surface. 図２の極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。It is a figure which shows typically the potential structure in the GaN-type heterostructure field effect transistor on the polar surface of FIG. 非極性面（ａ面（（１１−２０）面）あるいはｍ面（（１−１００）面））上に形成されたＧａＮ系ヘテロ構造電界効果トランジスタの層構造を示す図である。It is a figure which shows the layer structure of the GaN-type heterostructure field effect transistor formed on the nonpolar surface (a surface ((11-20) surface) or m surface ((1-100) surface)). 図４の非極性面上ＧａＮ系ヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。FIG. 5 is a diagram schematically showing a potential structure in the GaN-based heterostructure field effect transistor on the nonpolar plane of FIG. 4. 通常用いられる六方晶窒化物半導体における極性面および非極性面の面方位を示す図である。It is a figure which shows the surface orientation of the polar surface in a hexagonal nitride semiconductor used normally, and a nonpolar surface. 図１に示したヘテロ構造電界効果トランジスタの層構造を示す図である。It is a figure which shows the layer structure of the heterostructure field effect transistor shown in FIG. 図７のヘテロ構造電界効果トランジスタにおけるポテンシャル構造を模式的に示す図である。It is a figure which shows typically the potential structure in the heterostructure field effect transistor of FIG. 本発明において膜厚の小さい薄層障壁層半導体が用いられていることによる効果をポテンシャル構造において示す図である。It is a figure which shows the effect by using a thin barrier layer semiconductor with a small film thickness in this invention in a potential structure. 本発明における絶縁膜と薄層障壁層半導体との組み合わせにより得られる効果をポテンシャル構造において示す図である。It is a figure which shows the effect obtained by the combination of the insulating film and thin-layer barrier layer semiconductor in this invention in a potential structure.

Explanation of symbols

１１…チャネル層半導体
１２…ドープチャネル層
１３…チャネルスペーサ層
１４…薄層障壁層半導体
１５…絶縁膜
１６…ソース電極
１７…ゲート電極
１８…ドレイン電極 DESCRIPTION OF SYMBOLS 11 ... Channel layer semiconductor 12 ... Doped channel layer 13 ... Channel spacer layer 14 ... Thin layer barrier layer semiconductor 15 ... Insulating film 16 ... Source electrode 17 ... Gate electrode 18 ... Drain electrode

Claims

In a semiconductor device which is a heterostructure field effect transistor using a nitride semiconductor, the nitride semiconductor heterostructure is formed on a polar surface, and the nitride semiconductor barrier layer of the nitride semiconductor heterostructure has a thickness of 1. An insulating film having a thickness of 0 nm to 3.5 nm and a film thickness of 2 nm to 100 nm is formed as an insulating gate film under the gate electrode, and the nitride semiconductor barrier layer is formed under the insulating film. A semiconductor device.

The semiconductor device according to claim 1, wherein the nitride semiconductor channel layer of the nitride semiconductor heterostructure is doped for carrier supply.

3. The semiconductor device according to claim 2, wherein an undoped channel spacer layer having a thickness of 4 nm or more and 8 nm or less is formed between the nitride semiconductor channel layer and the nitride semiconductor barrier layer.