JP2011120424A - ハーフブリッジ形電力変換装置 - Google Patents

Abstract

【課題】ハーフブリッジ形電力変換装置において、小型、高性能、高品質、低コストを可能にする。
【解決手段】第１スイッチング素子４および第２スイッチング素子５をオン／オフ駆動するゲート駆動パルス信号Ｇ１，Ｇ２の生成ロジックに、三相インバータ装置のゲート駆動パルス信号を生成するためのディジタル化されたゲート信号生成ロジックの二相分を適用したゲートパルス生成機能部１６２を備えるようにした。これにより、制御ブロックの回路が単純化され、ディジタル化されることで、小型で高性能、低コストのハーフブリッジ形電力変換装置を構成することができる。
【選択図】図１

Description

本発明はハーフブリッジ形電力変換装置に関し、特に２つのスイッチング素子を用いて直流電圧を所定の交流電圧に変換するＤＣ／ＡＣインバータまたは直流電圧を所定の直流電圧に変換するＤＣ／ＤＣコンバータに適用されるハーフブリッジ形電力変換装置に関する。

図３はハーフブリッジ形ＤＣ／ＤＣコンバータの代表的な主回路およびその制御ブロックを示す図であり、図４は制御ブロックにおけるゲート信号生成ロジックの説明図である。

ハーフブリッジ形ＤＣ／ＤＣコンバータは、一般に２つの直流電源を必要とするが、図３に示した例では、直流電源１に等容量の第１分圧コンデンサ２と第２分圧コンデンサ３との直列接続回路を接続して直流電源１の電圧を２分の１に分圧して構成している。この第１分圧コンデンサ２と第２分圧コンデンサ３との直列接続回路には、同じＮチャネル半導体からなる第１スイッチング素子４と第２スイッチング素子５との直列接続アームが並列に接続されている。第１スイッチング素子４のゲートには、ゲート駆動用増幅回路６が接続され、第２スイッチング素子５のゲートには、ゲート駆動用増幅回路７が接続されている。ゲート駆動用増幅回路６およびゲート駆動用増幅回路７は、それぞれゲート駆動パルス信号Ｇ１，Ｇ２を受けている。

第１分圧コンデンサ２と第２分圧コンデンサ３との接続点は、単相の絶縁トランス８の１次巻線の一方に接続されている。第１スイッチング素子４のソースと第２スイッチング素子５とのドレーンとの接続点は、絶縁トランス８の１次巻線の他方に接続されている。絶縁トランス８の２次巻線は、全波整流回路９の交流入力に接続され、その直流出力は、フィルタリアクトル１０を通してフィルタコンデンサ１１に接続されている。このフィルタコンデンサ１１の両端は、ハーフブリッジ形ＤＣ／ＤＣコンバータの直流出力であり、負荷回路１２が接続される。

ハーフブリッジ形ＤＣ／ＤＣコンバータは、ゲート駆動パルス信号Ｇ１，Ｇ２によって第１スイッチング素子４と第２スイッチング素子５とを交互にオン／オフ駆動することにより、直流電源１は、矩形波形の交流電圧をもつ交流電力に変換され、絶縁トランス８の１次巻線端子に給電される。絶縁トランス８の２次巻線から変圧されて出力される交流電力は、全波整流回路９を通して直流電力に変換され、フィルタリアクトル１０およびフィルタコンデンサ１１を通して平滑にされ、直流の出力電圧Ｖｏとなって負荷回路１２に給電される。

ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電圧Ｖｏは、出力電圧検出回路１３によって検出され、制御ブロックに帰還される。制御ブロックは、電圧調整回路１４およびゲートパルス発生回路１５を有している。電圧調整回路１４は、ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電圧を設定する出力電圧設定入力Ｖｓｅｔと、出力電圧検出回路１３によって検出され出力電圧帰還入力Ｖｆｂと、出力電圧Ｖｏの設定電圧からの変動分を表す信号ｓ１の出力とを有している。ゲートパルス発生回路１５は、電圧制限回路１５１と、ゲートパルス生成回路１５２とを有している。

電圧制限回路１５１は、第１スイッチング素子４および第２スイッチング素子５が確実にオン／オフ時間を確保すると共に第１スイッチング素子４および第２スイッチング素子５の同時オンにより上下アームが短絡することを防止するための回路である。そのため、電圧制限回路１５１は、ゲート駆動パルス信号Ｇ１，Ｇ２の最大オン時間幅を制限するよう、電圧調整回路１４から受けた信号ｓ１に対してその電圧値を制限するようにしている。

この電圧制限回路１５１が行う信号ｓ１の制限電圧は、図４に示した例では、最小制限電圧をΔＶｃｗ、最大制限電圧を２Ｖｃｗ−ΔＶｃｗとしている。これにより、信号ｓ１が０になっても、信号ｓ２は、ΔＶｃｗに保持され、信号ｓ１が２Ｖｃｗ−ΔＶｃｗより高くなっても、信号ｓ２は、２Ｖｃｗ−ΔＶｃｗに保持される。なお、ΔＶｃｗは、第１スイッチング素子４および第２スイッチング素子５が同時にオンとなる重なり時間はなく確実にオン／オフのスイッチング動作ができる最小時間に対応する電圧である。

次に、ゲートパルス生成回路１５２において、第１スイッチング素子４および第２スイッチング素子５をオン／オフ制御するためのゲート駆動パルス信号Ｇ１，Ｇ２を生成するロジックについて説明する。

ゲートパルス生成回路１５２は、ハーフブリッジの第１スイッチング素子４および第２スイッチング素子５を１８０度の位相差をもって規定周波数で交互にスイッチングさせる信号を発生するための基準キャリヤー信号ｃｗ１，ｃｗ２を発生させる回路を内部に有している。図４に示す例では、基準キャリヤー信号ｃｗ１，ｃｗ２は、それぞれ２Ｖｃｗのピーク電圧を有し、互いに１８０度の位相差を有する二等辺三角波を用いている。このようなキャリヤー電圧発生回路の他の事例として、波形成形回路を使用している例が知られている（たとえば、特許文献１参照）。

ゲートパルス生成回路１５２に入力された信号ｓ２は、第１スイッチング素子４のゲート駆動パルス信号Ｇ１を発生させるための基準キャリヤー信号ｃｗ１および第２スイッチング素子５のゲート駆動パルス信号Ｇ２を発生させるための基準キャリヤー信号ｃｗ２と電圧比較される。ゲート駆動パルス信号Ｇ１は、ｓ２＞ｃｗ１の範囲にあるとき、オン信号を出力し、ゲート駆動パルス信号Ｇ２は、ｓ２＞ｃｗ２の範囲にあるとき、オン信号を出力する。

このようなゲート駆動パルス信号Ｇ１，Ｇ２が図３に示すゲート駆動用増幅回路６，７に入力されて第１スイッチング素子４および第２スイッチング素子５がオン／オフすると、絶縁トランス８の１次巻線には、図４に示すような矩形波交流電圧の１次電圧Ｖｔ１が印加される。絶縁トランス８の２次巻線には、同じ矩形波交流電圧の変圧された２次電圧Ｖｔ２が出力される。この２次電圧Ｖｔ２は、全波整流回路９により全波整流されて矩形波形の電圧Ｖｄとなり、さらに、フィルタリアクトル１０およびフィルタコンデンサ１１を通って平滑されることにより、直流の出力電圧Ｖｏとなる。この出力電圧Ｖｏは、電圧調整回路１４の出力電圧設定入力Ｖｓｅｔにて設定された電圧値を有する。

一般にこの種のハーフブリッジ形ＤＣ／ＤＣコンバータにおいては、電圧調整回路１４およびゲートパルス発生回路１５は、ディスクリート部品で構成されている。電圧調整回路１４は、図示はしないが、アナログ式調整回路により構成され、そのアナログ式調整回路に必要な設定入力回路、帰還入力回路、Ｐ調整回路またはＰＩ調整回路の回路は、ディスクリート部品により構成されている。次に、図３および図４に示されるゲートパルス発生回路１５の構成要素である電圧制限回路１５１およびゲートパルス生成回路１５２について考察する。

図５はディスクリート部品で構成した電圧制限回路の一構成例を示す回路図、図６はディスクリート部品で構成したゲートパルス発生回路の一構成例を示す回路図である。
電圧制限回路１５１は、図５に示したように、それぞれ演算増幅器ＯＡ１，ＯＡ２で構成した反転増幅回路構成の入力段および出力段を備え、その間に、信号ｓ１に適用する制限電圧値を設定する回路を有している。下限電圧の設定は、ダイオードＤ１と可変抵抗器ＶＲ１とにより構成され、上限電圧の設定は、ダイオードＤ２と可変抵抗器ＶＲ２とにより構成されている。このように電圧制限回路１５１は、ディスクリート部品からなるアナログ式調整回路によって構成される。

ゲートパルス生成回路１５２は、図６に示したように、基準クロック信号発生器ＣＬ、分周器ＦＤ、電圧制限器ＶＬ、積分回路ＩＮＴ、加算器ＡＤ０、比較器ＣＯＭＰ１，ＣＯＭＰ２、符号変換器ＳＣ０等のディスクリート部品より構成される。積分回路ＩＮＴは、演算増幅器ＯＰ３と入力抵抗ＲとフィードバックコンデンサＣとを有している。

このゲートパルス生成回路１５２によれば、基準クロック信号発生器ＣＬ、分周器ＦＤおよび電圧制限器ＶＬは、所定の周期および所定の波高値（±Ｖｃｗ）に制限された矩形波を生成する。この矩形波は、積分回路ＩＮＴにて三角波に変換され、加算器ＡＤ０にて電圧Ｖｃｗのバイアスが掛けられてレベルシフトされ、これにより０−２Ｖｃｗの波高値を有する基準キャリヤー信号ｃｗ１が生成される。この基準キャリヤー信号ｃｗ１は、比較器ＣＯＭＰ１にて電圧制限回路１５１からの信号ｓ２と比較され、ゲート駆動パルス信号Ｇ１が生成される。同時に、基準キャリヤー信号ｃｗ１は、符号変換器ＳＣ０により極性変換されて基準キャリヤー信号ｃｗ２となり、この基準キャリヤー信号ｃｗ２は、比較器ＣＯＭＰ２にて電圧制限回路１５１からの信号ｓ２と比較され、ゲート駆動パルス信号Ｇ２が生成される。

ところで、ハーフブリッジ形ＤＣ／ＤＣコンバータの制御ブロックがディスクリート部品より構成されているのに対し、三相インバータ装置では、ディジタル化が進んでいる。次に、三相インバータ装置の制御ブロックについて説明する。

図７は三相インバータ装置を示す図であって、（Ａ）は三相インバータ装置における主回路の回路図、（Ｂ）は三相インバータ装置の制御ブロックを示す図であり、図８は三相インバータ装置の制御ブロックにおけるゲート信号生成ロジックの説明図である。

三相インバータ装置は、直流電源Ｅに、Ｕ相用に直列接続されたスイッチング素子ＱＵ，ＱＸと、Ｖ相用に直列接続されたスイッチング素子ＱＶ，ＱＹと、Ｗ相用に直列接続されたスイッチング素子ＱＷ，ＱＺとがそれぞれ並列に接続された構成を有している。Ｕ相用のスイッチング素子ＱＵ，ＱＸの接続点は、三相交流出力のＵ相端子に接続され、Ｖ相用のスイッチング素子ＱＶ，ＱＹの接続点は、三相交流出力のＶ相端子に接続され、Ｗ相用のスイッチング素子ＱＷ，ＱＺの接続点は、三相交流出力のＷ相端子に接続されている。

スイッチング素子ＱＵのゲートには、ゲート駆動用増幅回路ＧＡＵが接続され、スイッチング素子ＱＸのゲートには、ゲート駆動用増幅回路ＧＡＸが接続され、ゲート駆動用増幅回路ＧＡＵ，ＧＡＸは、それぞれゲート駆動パルス信号ＧＵ，ＧＸを受けている。スイッチング素子ＱＶのゲートには、ゲート駆動用増幅回路ＧＡＶが接続され、スイッチング素子ＱＹのゲートには、ゲート駆動用増幅回路ＧＡＹが接続され、ゲート駆動用増幅回路ＧＡＶ，ＧＡＹは、それぞれゲート駆動パルス信号ＧＶ，ＧＹを受けている。スイッチング素子ＱＷのゲートには、ゲート駆動用増幅回路ＧＡＷが接続され、スイッチング素子ＱＺのゲートには、ゲート駆動用増幅回路ＧＡＺが接続され、ゲート駆動用増幅回路ＧＡＷ，ＧＡＺは、それぞれゲート駆動パルス信号ＧＷ，ＧＺを受けている。

三相インバータ装置の制御ブロックのゲート信号生成処理部ＧＳＧ−ＣＰＵは、それぞれ内蔵するソフトウェアを実行することによって機能する出力電圧波形発生機能部ＳＷＧおよびゲートパルス生成機能部ＣＷＧを備え、三相インバータ装置の制御に特化したディジタル信号処理を行う１つのマイクロプロセッサによって構成されている。

出力電圧波形発生機能部ＳＷＧは、インバータ出力に対応した信号ｓが入力され、インバータ出力に対応するＵ相、Ｖ相およびＷ相の正弦波電圧を模擬し、互いに１２０度の位相差を持った正弦波電圧波形ｓｗｕ、ｓｗｖ、ｓｗｗを出力する機能を有している。

ゲートパルス生成機能部ＣＷＧは、Ｕ相、Ｖ相およびＷ相の三相部分から構成され、各相部分には、出力電圧波形発生機能部ＳＷＧが出力した正弦波電圧波形ｓｗｕ、ｓｗｖ、ｓｗｗが入力される。ゲートパルス生成機能部ＣＷＧは、内部に基準キャリヤー信号ｃｗを生成する機能を有し、この基準キャリヤー信号ｃｗが入力された正弦波電圧波形ｓｗｕ、ｓｗｖ、ｓｗｗをパルス幅変調して、ゲート駆動パルス信号ＧＵ、ＧＸ、ＧＶ、ＧＹ、ＧＷ、ＧＺを生成する。一般に基準キャリヤー信号ｃｗの周波数は、入力された正弦波電圧波形ｓｗｕ、ｓｗｖ、ｓｗｗのパルス幅変調の精度を上げるため、正弦波電圧波形ｓｗｕ、ｓｗｖ、ｓｗｗの周波数より数倍以上高く採られる。

次に、図８を参照し、Ｕ相に関するパルス幅変調の動作について説明する。
基準キャリヤー信号ｃｗは、最小電圧が０、最大電圧が２Ｖｃｗとする二等辺三角波形の信号であり、正弦波電圧波形ｓｗｕは、Ｕ相出力電圧波形を模擬した正弦波電圧である。ゲート駆動パルス信号ＧＵは、基準キャリヤー信号ｃｗと正弦波電圧波形ｓｗｕとの比較から、ｓｗｕ＞ｃｗの範囲でオンにされ、反対にゲート駆動パルス信号ＧＸは、ｓｗｕ＜ｃｗの範囲でオンにされる。これにより、Ｕ相の２つの出力には、図示のような相補形状のパルス列のゲート駆動パルス信号ＧＵ，ＧＸが出力される。

なお、図８において、ＧＵ（オン）かつＧＸ（オフ）からＧＵ（オフ）かつＧＸ（オン）への切換え時間およびＧＵ（オフ）かつＧＸ（オン）からＧＵ（オン）かつＧＸ（オフ）への切換え時間は、スイッチング素子ＱＵ，ＱＸのターンオンおよびターンオフ時間の特性から両素子が同時オンとならない最小時間を設定するようにしている。

正弦波電圧波形ｓｗｕのピーク値は、基準キャリヤー信号ｃｗの最大値よりΔＶｃｗだけ小さく、また、正弦波電圧波形ｓｗｕの最小値は、基準キャリヤー信号ｃｗの最小値よりΔＶｃｗだけ大きい値に制限している。ΔＶｃｗは、正弦波電圧波形ｓｗｕが最大および最小となるときに、たとえば、ゲート駆動パルス信号ＧＵがＧＵ（オフ）かつＧＸ（オン）からＧＵ（オン）かつＧＸ（オフ）になって再びＧＵ（オフ）かつＧＸ（オン）へ切り換わる場合、およびゲート駆動パルス信号ＧＸがＧＵ（オン）かつＧＸ（オフ）からＧＵ（オフ）かつＧＸ（オン）になって再びＧＵ（オン）かつＧＸ（オフ）へ切り換わる場合、スイッチング素子ＱＵ，ＱＸが確実にオン／オフして出力電圧が確保されるための最小時間に対応する電圧に設定される。

Ｖ相およびＷ相においても、同様に、基準キャリヤー信号ｃｗは、Ｕ相のそれと同一である。正弦波電圧波形ｓｗｖ，ｓｗｗについては、電圧波形は、正弦波電圧波形ｓｗｕと同じ正弦波であるが、位相が正弦波電圧波形ｓｗｕよりもそれぞれ１２０度および２４０度遅れている。Ｖ相およびＷ相の場合も、Ｕ相のゲート駆動パルス信号生成と同じロジックにより、ゲート駆動パルス信号ＧＶ，ＧＹおよびＧＷ，ＧＺは、図示のようなパルス列信号となる。

特開２００３−８８１１３号公報（段落番号〔００３８〕および図５参照）

以上のようにスイッチング素子を駆動するゲート駆動パルス信号の生成ロジックは、三相インバータ装置では、１個のマイクロプロセッサよりなるゲート信号生成処理部ＧＳＧ−ＣＰＵで実現されているが、ハーフブリッジ形ＤＣ／ＤＣコンバータのようなハーフブリッジ形電力変換装置では、ディスクリート部品よりなるアナログ回路で構成されているため、装置構造が大型化し、配線が複雑化し、個別調整部が存在し、装置性能にばらつきがあるなどの問題点があった。

本発明はこのような点に鑑みてなされたものであり、制御ブロックをディジタル化して小型、高性能、高品質、低コストなハーフブリッジ形電力変換装置を提供することにある。

本発明では上記の課題を解決するために、直流電源に第１分圧コンデンサと第２分圧コンデンサとの直列接続回路および第１スイッチング素子と第２スイッチング素子との直列接続回路がそれぞれ並列に接続され、前記第１分圧コンデンサと前記第２分圧コンデンサとの接続点と前記第１スイッチング素子と前記第２スイッチング素子との接続点と間に絶縁トランスの１次巻線端子が接続され、前記第１スイッチング素子と前記第２スイッチング素子とを交互にオン／オフ駆動することにより前記絶縁トランスの２次巻線端子に変圧された交流電圧が出力されるハーフブリッジ形電力変換装置において、前記第１スイッチング素子および前記第２スイッチング素子をオン／オフ駆動するゲート駆動パルス信号の生成ロジックを、三相インバータ装置のゲート駆動パルス信号を生成するためのディジタル化されたゲート信号生成ロジックのうちの二相分のロジックを使用して構成したことを特徴とするハーフブリッジ形電力変換装置が提供される。

このようなハーフブリッジ形電力変換装置によれば、第１スイッチング素子および第２スイッチング素子をオン／オフ駆動するゲート駆動パルス信号の生成ロジックに、三相インバータ装置のゲート駆動パルス信号を生成するためのディジタル化されたゲート信号生成ロジックの二相分を適用している。これにより、制御ブロックの回路が単純化され、ディジタル化されることで、小型で高性能、低コストのハーフブリッジ形電力変換装置を構成することができる。

上記構成のハーフブリッジ形電力変換装置は、第１スイッチング素子および第２スイッチング素子のためのゲート駆動パルス信号の生成ロジックに三相インバータ装置のゲート駆動パルス信号を生成するためのディジタル化されたゲート信号生成ロジックを適用したことにより、ディスクリート部品で構成されていた回路の部品点数の大幅圧縮、プリント基板構造の小型化、パターン設計の簡単化、個別調整部の削除が可能となるという利点がある。

また、ゲート信号生成ロジックをディジタル化したことにより、品質の均一化、装置性能の向上、製造および試験調整時間の短縮に繋がり、これらを総合すると装置コストの大幅な低減が可能となる。

本発明の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図である。 制御ブロックにおけるゲート信号生成ロジックの説明図である。 ハーフブリッジ形ＤＣ／ＤＣコンバータの代表的な主回路およびその制御ブロックを示す図である。 制御ブロックにおけるゲート信号生成ロジックの説明図である。 ディスクリート部品で構成した電圧制限回路の一構成例を示す回路図である。 ディスクリート部品で構成したゲートパルス発生回路の一構成例を示す回路図である。 三相インバータ装置を示す図であって、（Ａ）は三相インバータ装置における主回路の回路図、（Ｂ）は三相インバータ装置の制御ブロックを示す図である。 三相インバータ装置の制御ブロックにおけるゲート信号生成ロジックの説明図である。

以下、本発明の実施の形態について、ハーフブリッジ形ＤＣ／ＤＣコンバータに適用した場合を例に図面を参照して詳細に説明する。
図１は本発明の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図であり、図２は制御ブロックにおけるゲート信号生成ロジックの説明図である。なお、図１において、上述の図３に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

ハーフブリッジ形ＤＣ／ＤＣコンバータの主回路部の構成および制御ブロックにおける出力電圧検出回路１３および電圧調整回路１４（電圧調整要素）は、図３に示したものとまったく同じ素子または構成要素であるので説明を省略する。

ゲートパルス発生要素１６は、電圧制限機能部１６１と、符号変換機能部ＳＣと、加算機能部ＡＤと、ゲートパルス生成機能部１６２と、論理積機能部ＡＮＤ１，ＡＮＤ２とを備えている。ここで、ゲートパルス発生要素１６の構成機能は、すべて上記のゲート信号生成処理部ＧＳＧ−ＣＰＵのソフトウェアに含まれるものであるので、ディスクリート部品を追加して構成する必要はない。また、ゲートパルス発生要素１６は、図７および図８で説明した三相インバータ装置の制御ブロックにおけるゲート信号生成処理部ＧＳＧ−ＣＰＵが適用されている。したがって、図１におけるゲートパルス生成機能部１６２は、図７に示したゲートパルス生成機能部ＣＷＧと同一要素である。ただし、このハーフブリッジ形ＤＣ／ＤＣコンバータへの適用に際しては、ゲートパルス生成機能部ＣＷＧの３相分（Ｕ相、Ｖ相およびＷ相）あるパルス生成機能のうちの二相分、本実施の形態では、Ｕ相およびＶ相のパルス生成機能を使用している。

電圧制限機能部１６１は、図４の電圧制限回路１５１に関して説明したように、入力された信号ｓ１に、下限電圧のΔＶｃｗおよび上限電圧の２Ｖｃｗ−ΔＶｃｗで電圧制限をかけ、それにより得られた信号ｓ２を出力する。

ゲートパルス生成機能部１６２は、そのＵ相のパルス生成機能の入力ｓｗｕに、信号ｓ２がそのまま入力される。他方、信号ｓ２は、符号変換機能部ＳＣにより極性変換されて信号ｓ３（＝−ｓ２）となり、その後、加算機能部ＡＤの一方の入力に入力される。加算機能部ＡＤの他方の入力には、ゲートパルス生成機能部１６２内で生成されている基準キャリヤー信号のピーク値２Ｖｃｗが入力され、加算機能部ＡＤの出力には、信号ｓ４（＝ｓ３＋２Ｖｃｗ＝２Ｖｃｗ−ｓ２）が出力される。この信号ｓ４は、ゲートパルス生成機能部１６２のＶ相のパルス生成機能の入力ｓｗｖに入力される。

ゲートパルス生成機能部１６２は、三相インバータ装置の制御と同様に、内部の基準キャリヤー信号ｃｗと信号ｓ２および信号ｓ４とが比較され、ゲート駆動パルス信号ＧＵ，ＧＸ，ＧＶ，ＧＹを出力する。ゲート駆動パルス信号ＧＵ，ＧＶは、論理積機能部ＡＮＤ１に入力され、その出力が第１スイッチング素子４のゲート駆動パルス信号Ｇ１となる。また、ゲート駆動パルス信号ＧＸ，ＧＹは、論理積機能部ＡＮＤ２に入力され、その出力が第２スイッチング素子５のゲート駆動パルス信号Ｇ２となる。

次に、図２を参照して、ゲートパルス生成機能部１６２のゲート信号生成ロジックについて説明する。なお、三相インバータ装置で使用されるＵ相およびＶ相のゲートパルス生成機能が第１スイッチング素子４および第２スイッチング素子５のゲートパルス発生機能として適用されるので、以下の説明ではパルス生成波形は、図８と同様にＵとＶのサフィクスで表示し、Ｕ相およびＶ相で呼称することにする。

Ｕ相およびＶ相とも基準キャリヤー信号ｃｗは、最小電圧を０、最大電圧を２Ｖｃｗとする二等辺三角波形である。ゲートパルス生成機能部１６２に入力される信号ｓ２，ｓ４は、電圧が変化する直流電圧である。Ｕ相に入力される信号ｓ２とＶ相に入力される信号ｓ４とは、常に、ｓ４＝２Ｖｃｗ−ｓ２の関係を保って電圧調整回路１４からの信号ｓ１に従って変化する。三相インバータ装置と同様に、ゲート駆動パルス信号ＧＵは、ｓ２＞ｃｗの範囲でオン、反対にゲート駆動パルス信号ＧＸは、ｓ２＜ｃｗでオンするように出力されるので、Ｕ相の出力には、図示のようなパルス列（ＧＵ，ＧＸ）が出力される。また、ゲート駆動パルス信号ＧＶは、ｓ４＞ｃｗの範囲でオン、反対にゲート駆動パルス信号ＧＹは、ｓ４＜ｃｗでオンするように出力される。Ｖ相の出力には、図示のようなパルス列（ＧＶ，ＧＹ）が出力される。

前述のようにゲートパルス生成機能部１６２のＵ相に入力される信号ｓ２は、下限電圧のΔＶｃｗおよび上限電圧の２Ｖｃｗ−ΔＶｃｗで制限がかけられている。また、Ｕ相とＶ相に入力される信号ｓ２，ｓ４は、ｓ４＝２Ｖｃｗ−ｓ２の関係にあるので、Ｕ相に入力される信号ｓ２がΔＶｃｗから２Ｖｃｗ−ΔＶｃｗまで増加すると、Ｖ相に入力される信号ｓ４は、２Ｖｃｗ−ΔＶｃｗからΔＶｃｗまで対称的に減少する。

ゲートパルス生成機能部１６２から出力されたパルス列（ＧＵ，ＧＶ）は、論理積機能部ＡＮＤ１により論理積演算されてゲート駆動パルス信号Ｇ１となる。また、パルス列（ＧＸ，ＧＹ）は、論理積機能部ＡＮＤ２により論理積演算されてゲート駆動パルス信号Ｇ２となる。

このようにして、ゲートパルス発生要素１６から出力されるゲート駆動パルス信号Ｇ１，Ｇ２は、入力された信号ｓ１に対応して図４に示すゲート駆動パルス信号Ｇ１，Ｇ２とまったく同様に出力され、それぞれ第１スイッチング素子４および第２スイッチング素子５がオン／オフされる。

以上の説明は、ゲート信号生成処理部ＧＳＧ−ＣＰＵのＵ相とＶ相とを適用した場合であるが、Ｖ相およびＷ相またはＷ相およびＵ相を適用することも可能であり、ゲート信号生成ロジックも同様に説明できる。

また、電圧調整回路１４は、ディスクリート部品で構成されるとして説明したが、この回路部も同じ機能をソフトウェアで構成することが可能である。
さらに、上記の実施の形態では、ハーフブリッジ形ＤＣ／ＤＣコンバータに適用した場合を例に説明したが、図１のハーフブリッジ形ＤＣ／ＤＣコンバータの主回路から全波整流回路９およびフィルタリアクトル１０およびフィルタコンデンサ１１からなる平滑回路を除いて構成されるハーフブリッジ形ＤＣ／ＡＣインバータにも同じように適用することができる。

１ 直流電源
２ 第１分圧コンデンサ
３ 第２分圧コンデンサ
４ 第１スイッチング素子
５ 第２スイッチング素子
６，７ ゲート駆動用増幅回路
８ 絶縁トランス
９ 全波整流回路
１０ フィルタリアクトル
１１ フィルタコンデンサ
１２ 負荷回路
１３ 出力電圧検出回路
１４ 電圧調整回路
１６ ゲートパルス発生要素
１６１ 電圧制限機能部
１６２ ゲートパルス生成機能部
ＡＤ 加算機能部
ＡＮＤ１，ＡＮＤ２ 論理積機能部
ＳＣ 符号変換機能部

Claims (6)

1. 直流電源に第１分圧コンデンサと第２分圧コンデンサとの直列接続回路および第１スイッチング素子と第２スイッチング素子との直列接続回路がそれぞれ並列に接続され、前記第１分圧コンデンサと前記第２分圧コンデンサとの接続点と前記第１スイッチング素子と前記第２スイッチング素子との接続点と間に絶縁トランスの１次巻線端子が接続され、前記第１スイッチング素子と前記第２スイッチング素子とを交互にオン／オフ駆動することにより前記絶縁トランスの２次巻線端子に変圧された交流電圧が出力されるハーフブリッジ形電力変換装置において、
   前記第１スイッチング素子および前記第２スイッチング素子をオン／オフ駆動するゲート駆動パルス信号の生成ロジックを、三相インバータ装置のゲート駆動パルス信号を生成するためのディジタル化されたゲート信号生成ロジックのうちの二相分のロジックを使用して構成したことを特徴とするハーフブリッジ形電力変換装置。
2. 前記ゲート駆動パルス信号の生成ロジックに、前記三相インバータ装置でゲート信号生成処理を行うプロセッサを適用したことを特徴とする請求項１記載のハーフブリッジ形電力変換装置。
3. 前記ゲート駆動パルス信号の生成ロジックに、前記三相インバータ装置のためのゲートパルス発生ロジックのＵ相およびＶ相またはＶ相およびＷ相またはＷ相およびＵ相を適用したことを特徴とする請求項１記載のハーフブリッジ形電力変換装置。
4. 電力変換された出力電圧を検出する出力電圧検出回路と、前記出力電圧検出回路にて検出された信号と前記出力電圧を設定する信号とを入力して前記出力電圧の設定した電圧からの変動分を表す第１信号を出力する電圧調整要素と、前記第１信号から前記出力電圧が設定した電圧になるような前記第１スイッチング素子および前記第２スイッチング素子のための前記ゲート駆動パルス信号を前記ゲート駆動パルス信号の生成ロジックに基づいて生成するゲートパルス発生要素とを有する制御ブロックを備えたことを特徴とする請求項１記載のハーフブリッジ形電力変換装置。
5. 前記ゲートパルス発生要素は、前記第１信号を所定の電圧範囲に制限した第２信号を出力する電圧制限機能部と、前記第２信号を極性反転して第３信号を出力する符号変換機能部と、前記第３信号を前記第２信号と同じレベルまでシフトした第４信号を出力する加算機能部と、二相分の前記ゲート信号生成ロジックにそれぞれ前記第２信号および前記第４信号を入力して二相分のゲート駆動用の信号を出力するゲートパルス生成機能部と、前記ゲートパルス生成機能部が出力した信号から前記第１スイッチング素子および前記第２スイッチング素子を駆動するゲート駆動パルス信号を出力する論理積機能部とを備えていることを特徴とする請求項４記載のハーフブリッジ形電力変換装置。
6. 前記絶縁トランスの２次巻線端子に接続されて前記交流電圧を整流する整流回路と、整流された電圧を平滑化して直流電圧に変換するフィルタ回路とを備え、ハーフブリッジ形ＤＣ／ＤＣコンバータにしたことを特徴とする請求項１記載のハーフブリッジ形電力変換装置。

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