KR20170107961A

KR20170107961A - 피크 전류 제어 스위치 모드 파워 컨버터를 위한 디지털 슬로프 보상

Info

Publication number: KR20170107961A
Application number: KR1020177015052A
Authority: KR
Inventors: 사바리쉬 칼야나란만; 라메쉬 칸카날라
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2015-01-28
Filing date: 2016-01-27
Publication date: 2017-09-26
Also published as: EP3251204A1; CN107112886A; WO2016123214A1; US9379621B1; TW201640804A; CN107112886B

Abstract

전형적인 마이크로컨트롤러 또는 디지털 신호 컨트롤러(DSC)와 같은 혼합 신호 집적 회로는 스위치 모드 전력 공급(SMPS) 시스템들에서 피크 전류 제어를 구현하기 위한 디지털 슬로프 보상 기능을 제공한다. 이미 측정된 디지털 값들을 사용하는 간단하고 빠른 소프트웨어 계산들에는, 파워 스위치를 제어하기 위해 인덕터/스위치 전류와 비교될 슬로프 보상된 피크 전류 기준 신호(ICMP)를 결정하기 위해 단일 곱셈 및 누적 명령어(MAC)가 필요하다. 소프트웨어 프로그램을 사용하여 디지털 형식으로 모든 계산을 수행하는 것은 또한, 많은 서로 다른 애플리케이션들에 대한 메모리 맵의 레지스터(들)에의 쓰기에 의해 슬로프 값들을 설정하고, 그리고 SMPS 애플리케이션들을 동작 중에(on the fly) 동적으로 적응 또는 구성될 수 있게 하는 용이한 구성 능력을 가능케 한다. 전체 슬로프 보상 기능과 PWM 제어는 외부 구성요소들의 필요없이 마이크로컨트롤러 또는 DSC 내부에 자체-내장될 수 있다.

Description

피크 전류 제어 스위치 모드 파워 컨버터를 위한 디지털 슬로프 보상{DIGITAL SLOPE COMPENSATION FOR PEAK CURRENT CONTROLLED SWITCH MODE POWER CONVERTERS}

본 개시는 스위치 모드 전력 공급(SMPS) 애플리케이션들을 위한 피크 전류 제어에 관한 것으로, 특히, 피크 전류 제어를 위한 디지털 슬로프 보상을 이용하는 것에 관한 것이다.

피크 전류 제어는 벅(buck), 부스트(boost) 및 벅-부스트 파워 컨버터들과 같은 스위치 모드 전력 공급(SMPS) 토폴로지들과, 향상된 동적 응답, 더 큰 노이즈 거부(rejection), 자성 구성요소들의 자속 밸런싱, 사이클별(cycle by cycle) 전류 제한, 및 병렬 연결된 SMPS 장비 간의 단순화된 부하 공유를 위한 그것들의 파생된 토폴로지들에서 널리 사용되는 제어 기술이다. 피크 전류 제어 SMPS 시스템은 전형적으로 피크 전류 기준 신호를 생성하는 보상기를 가지고 있다. 이 신호는 고속 아날로그 비교기를 사용하는 전처리된 인덕터/스위치 전류와 비교된다. 고속 아날로그 비교기는 SMPS의 펄스 폭 변조기(PWM)를 효과적으로 제어한다. 전처리된 인덕터/스위치 전류가 (외부 전압 보상기에 의해 생성된) 피크 전류 기준 신호를 초과할 때 SMPS 스위치(들)가 턴 오프된다. SMPS 파워 스위치는 프로그램된 PWM 스위칭 주기가 완료된 후 다시 턴 온되며, 그 결과 고정 주파수 동작이 이루어진다. 전처리된 인덕터/스위치 전류는, 파워 회로를 안정화시키기 위해 전류 기준 값 상에 하향 슬로프를 변조하는 "슬로프 보상" 램프 신호에 의해 수정된 감지된 인덕터/스위치 전류에 불과하다. 슬로프 보상 램프 신호는 SMPS 토폴로지들에서 피크 전류 제어 기술을 구현하는데 필요한데, 그 이유는 슬로프 보상 램프 신호는 SMPS가 50%보다 큰 PWM 듀티 사이클에서 동작할 때 저조파(sub-harmonic) 발진들을 제거하기 때문이다.

아날로그 슬로프 보상 기능을 구비한 디지털 전압 보상기

피크 전류 제어는 전형적으로 선형 증폭기들, 예컨대 아날로그 연산 증폭기들, 디지털 플립-플롭들 및 아날로그 비교기들을 사용하거나 또는 전용 주문형 반도체(ASIC)를 사용하여 구현되는 아날로그 기술이다. 마이크로컨트롤러를 사용하여 피크 전류 제어 기술을 구현하는 보편적인 방법은 아날로그 보상기를 디지털 보상기로 대체하는 것을 포함하고, 이로써 "디지털 피크 전류 기준 신호"를 생성한다. 이 디지털 피크 전류 기준 신호는 디지털-아날로그 컨버터(DAC)의 입력부에 결합된다. DAC의 출력은 내장된 고속 아날로그 비교기의 (네거티브) 입력이다. (외부 회로망을 사용하는) 전처리된 인덕터/스위치 전류는 전형적으로 내장된 고속 아날로그 비교기의 포지티브 단자에 제공된다. 외부 아날로그 네트워크 회로망을 이용한 슬로프 보상의 구현은 추가적인 부품 요구 사항들로 인해 신뢰성 문제를 야기한다는 점에 유의해야 한다.

상기 방법에 대한 대안은 디지털 보상기에 의해 제공된 디지털 피크 전류 기준 신호로부터 디지털 램프 신호를 연속적으로 빼는 것일 수 있다. 이것은 컨버터의 스위칭 주파수의 몇 배가 될 수 있는 매우 빠른 인터럽트들을 디지털 프로세서에 대해 요구할 것이다. 이러한 요구 사항은 PWM 스위칭 주파수 범위를 제한하고, 따라서, 특히 저가의 마이크로컨트롤러들을 사용하여 전형적으로 높은 스위칭 주파수에서 동작하는 상용 SMPS에 대해서는 이 방법을 실행하기 어렵게 한다.

다른 또 하나의 대안은 중앙 처리 장치(CPU) 개입 없이 이 수학 연산을 특별히 수행하는 마이크로컨트롤러 내부에 전용 코어 또는 주변 기기를 제공하는 것일 수 있다. 그러나 이 주변 기기 기능을 추가하면 마이크로컨트롤러 비용이 증가할 것이다.

디지털 슬로프 보상 기능을 구비한 디지털 전압 보상기

아날로그 비교기와 결합된 디지털 보상기와 디지털 슬로프 보상을 포함하는 디지털 피크 전류 제어 솔루션을 구현하기 위해, 몇 가지 방법들이 문헌에서 제안되었고 일부는 특허를 받았다. 특허된 방법들 중 하나는 슬로프 보상 계수(Ksc)를 계산하기 위한 입력 및 출력 전압들의 사이클별 측정들을 포함한다. Ksc의 함수인 수학식, 측정된 인덕터/스위치 전류 및 디지털 피크 전류 기준은 디지털 슬로프 보상된 피크 전류 기준을 결정하는데 사용된다. 디지털 슬로프 보상된 피크 전류 기준은 고속 DAC에 로딩되고, 고속 DAC의 아날로그 출력은 고속 아날로그 비교기의 입력부에 인가된다. 이 수학 표현식은, 몇 개의 더하기 및 빼기 명령어들과 함께 두 개의 나눗셈 명령어들과 두 개의 곱셈 명령어들을 필요로 할 수 있으며, 이는 계산 집약적이며 PWM 사이클들 간의 짧은 시간 내에 적절히 실행하기 위해 강력한 디지털 프로세서를 필요로 한다. 이 모든 디지털 보상 방법은, Frank Schafmeister와 Tobias Grote에 의해 2012년 10월 2일에 등록된 발명의 명칭이 "Digital Slope Compensation for Current Mode Control"인 미국 특허 번호 제8,278,899 B2호에 더 자세히 설명되어 있다.

따라서, 슬로프 보상을 하는 별도의 하드웨어 모듈, 외부 아날로그 구성 요소들 또는 높은 계산 처리량 처리를 요구하지 않고 피크 전류 제어를 구현할 필요가 있다.

일 실시예에 따르면, 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법은: PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계; SMPS로의 입력 전압(ν _in )을 샘플링하는 단계; 상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계; 상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계; 상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계; 각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있을 수 있음 -; 상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계; 다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계: 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 A를 다음과 같이 결정하는 단계, 벅 컨버터 토폴로지에 있어서

, 부스트 컨버터 토폴로지에 있어서

, 벅-부스트 컨버터 토폴로지에 있어서

- β는 0.5 < β ≤ 1의 범위 내에 있을 수 있음 -, 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 B를 다음과 같이 결정하는 단계, 벅 컨버터 토폴로지에 있어서

, 부스트 컨버터 토폴로지에 있어서

, 벅-부스트 컨버터 토폴로지에 있어서

- β는 0.5 < β ≤ 1의 범위 내에 있을 수 있음 -, A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계, B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D}); 디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계; 아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 상기 인덕터 전류(I_L)를 비교하는 단계; 상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및 다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는: d를 결정하는 단계 - 벅 컨버터 토폴로지에 있어서 d = V_OUT _{_D}/V_{IN_D}이고, 부스트 컨버터 토폴로지에 있어서 d = 1-V_{IN_D}/V_OUT _{_D}이고, 그리고 벅-부스트 컨버터 토폴로지에 있어서 d = V_OUT _{_D}/(V_{IN_D} + V_OUT _{_D})임 -; d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계; 1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, 상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정될 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 디지털 보상기는 1 폴 1 제로(one pole one zero) 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택될 수 있다.

또 하나의 실시예에 따르면, 벅 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법은: PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계; SMPS로의 입력 전압(ν _in )을 샘플링하는 단계; 상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계; 상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계; 상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계; 각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있을 수 있음 -; 상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계; 다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계: 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 A를 결정하는 단계 -

이고 β는 0.5 < β ≤ 1의 범위 내에 있을 수 있음 -, 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 B를 결정하는 단계 -

이고 β는 0.5 < β ≤ 1의 범위 내에 있을 수 있음 -, A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계, B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D}); 디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계; 아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)을 상기 인덕터 전류(I_L)와 비교하는 단계; 상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및 다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, β가 1일 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는: d를 결정하는 단계 - d = V_OUT _{_D}/V_{IN_D}임 -; d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계; 1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, 상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정될 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 디지털 보상기는 1 폴 1 제로 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택될 수 있다.

다른 또 하나의 실시예에 따르면, 부스트 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법은: PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계; SMPS로의 입력 전압(ν _in )을 샘플링하는 단계; 상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계; 상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계; 상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계; 각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있을 수 있음 -; 상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계; 다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계: 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 A를 결정하는 단계 -

이고 β는 0.5 < β ≤ 1의 범위 내에 있을 수 있음 -, A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계, B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D}); 디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_{CMP_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계; 아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)을 상기 인덕터 전류(I_L)와 비교하는 단계; 상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및 다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는: d를 결정하는 단계 - d = 1-V_{IN_D}/V_OUT _{_D}임 -; d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계; 1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함할 수 있다.

다른 또 하나의 실시예에 따르면, 벅-부스트 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법은: PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계; SMPS로의 입력 전압(ν _in )을 샘플링하는 단계; 상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계; 상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계; 상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계; 각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있을 수 있음 -; 상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계; 다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계: 상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수일 수 있는 A를 결정하는 단계 -

상기 방법의 추가 실시예에 따르면, β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는: d를 결정하는 단계 - d = V_OUT _{_D}/(V_{IN_D}+ V_{OUT_D}); d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계; 1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및 상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함할 수 있다.

전술한 실시예들에 따르면, 스위치 모드 전력 공급(SMPS)의 피크 전류 제어를 위한 디지털 슬로프 보상을 사용하는 장치는: 디지털 프로세서 및 메모리; 상기 SMPS의 인덕터 전류를 샘플링하기 위해 인덕터 전류 측정 회로에 결합된 입력부를 갖는 고속의 제 1 샘플 및 홀드 회로; 상기 SMPS로의 입력 전압(V_IN)에 결합된 제 1 입력부, 상기 SMPS의 출력 전압(V_OUT)에 결합된 제 2 입력부, 및 상기 고속 샘플 및 홀드 회로의 출력부에 결합된 제 3 입력부를 갖는 아날로그 멀티플렉서; 상기 아날로그 멀티플렉서의 출력부에 결합된 입력부를 갖는 제 2 샘플 및 홀드 회로; 상기 제 2 샘플 및 홀드 회로의 출력부에 결합된 입력부와 상기 디지털 프로세서에 결합된 디지털 출력부를 갖는 아날로그-디지털 컨버터(ADC); 상기 디지털 프로세서에 결합된 디지털 입력부를 갖는 디지털-아날로그 컨버터(DAC); 상기 인덕터 전류 측정 회로에 결합된 제 1 입력부와 상기 DAC의 출력부에 결합된 제 2 입력부를 갖는 고속 아날로그 비교기; 및 상기 고속 제 1 샘플 및 홀드 회로와 상기 고속 아날로그 비교기에 결합된 펄스 폭 변조(PWM) 발생기를 포함할 수 있고, 상기 PWM 발생기의 출력부가 처음으로 턴 온될 때 상기 고속 제 1 샘플 및 홀드 회로는 상기 인덕터 전류 측정 회로로부터 상기 인덕터 전류의 샘플을 취하고, 상기 인덕터 전류 측정 회로로부터의 상기 인덕터 전류가 슬로프 보상 피크 전류 기준 값(I_CMP)과 실질적으로 동일할 때 상기 PWM 제어 신호는 턴 오프될 수 있다.

추가 실시예에 따르면, 상기 SMPS는 벅 컨버터 토폴로지를 포함할 수 있다. 추가 실시예에 따르면, 상기 SMPS는 컨버터 부스트 토폴로지를 포함할 수 있다. 추가 실시예에 따르면, 상기 SMPS는 벅-부스트 컨버터 토폴로지를 포함할 수 있다. 추가 실시예에 따르면, 상기 SMPS는 위상 시프트된 풀(full) 브리지 컨버터 토폴로지를 포함할 수 있다. 추가 실시예에 따르면, 상기 장치는 마이크로컨트롤러를 포함할 수 있다. 추가 실시예에 따르면, 상기 장치는 디지털 신호 컨트롤러(DSC)를 포함할 수 있다.

본 개시는 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이다.
도 1은 본 개시의 특정 예시의 실시예에 따른, 스위치 모드 전력 공급(SMPS) 모듈을 제어하기 위한 슬로프 보상을 갖는 완전 디지털 피크 전류 제어를 구비한 혼합 신호 집적 회로의 개략적인 블록도이다.
도 2는 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 프로세서 내부의 디지털 제어 시스템 구현의 개략적인 블록도이다.
도 3은 본 개시의 교시에 따른, 보상되지 않은 피크 전류 기준과 슬로프 보상 램프 파형과 함께 단일 PWM 사이클에 대한 인덕터 전류의 파형을 도시한 도면이다.
도 4는 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러와 결합하여 사용되는 벅(buck) 스위치-모드 컨버터 모듈의 개략도이다.
도 5는 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러와 결합하여 사용되는 부스트 스위치-모드 컨버터 모듈의 개략도이다.
도 6은 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러와 결합하여 사용되는 벅-부스트 스위치-모드 컨버터 모듈의 개략도이다.
도 7은 도 1에 도시된 특정 예시의 실시예에 따른, 상보(complementary) PWM 모드에서 동작하고 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러에 의해 제어되는, 일반(generic) 2차 정류기 블록을 구비한 위상-시프트 풀-브리지(phase-shifted full-bridge; PSFB) 컨버터의 개략적인 블록도이다.
도 8은 도 1에 도시된 특정 예시의 실시예에 따른, 상보 PWM 모드에서 동작하고 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러에 의해 제어되는, 중심 탭된 2차 풀 웨이브(full wave) 동기 정류 방식을 사용하는 PSFB 컨버터의 개략적인 블록도이다.
도 9는 본 개시의 교시에 따른, 변압기 전류 및 전압 파형들과 인덕터 전류 파형과 함께, 도 8에 도시된 PSFB 컨버터에 대한 PWM 스위칭 파형들의 개략적인 타이밍도이다.
도 10은 본 개시의 교시에 따른, 안정된 컨버터 동작을 나타내는 변압기 1차 전압 및 전류 파형들을 보여주는, 도 1에 도시된 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 제어를 구현하는, 도 8에 도시된 PSFB 테스트 회로로부터 캡처된 오실로스코프 파형들을 도시한 도면이다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명되었다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 첨부된 청구범위에 정의되는 모든 변형들 및 균등물들을 포괄하는 것을 목적으로 하는 것으로 이해해야 할 것이다.

다양한 실시예들에 따르면, 혼합 신호 집적 회로 내의 디지털 프로세서와 결합된 소프트웨어 프로그램은 낮은 대기 시간(latency)을 갖고 최소한의 하드웨어 및 소프트웨어 자원들을 필요로 하면서, 피크 전류 제어된 SMPS 시스템들을 구현하기 위한 디지털 슬로프 보상을 제공할 수 있다. SMPS 시스템의 피크 전류 제어와 함께 사용되는 디지털 슬로프 보상을 제공하기 위해 마이크로컨트롤러 또는 디지털 신호 컨트롤러(DSC)를 사용하는 것은, 마이크로컨트롤러 또는 SDC 메모리 맵의 레지스터(들)에의 쓰기에 의해 슬로프 값을 설정하고 그리고 전력 공급 애플리케이션을 동작 중에(on the fly) 동적으로 적응 또는 구성될 수 있게 하는, 구성 능력(configurability)을 가능케 한다. 전체 슬로프 보상 기능과 PWM 제어는 외부 구성요소들의 필요없이 마이크로컨트롤러 또는 DSC 내부에 자체-내장될 수 있다. 이 향상된 기능은 임의의 마이크로컨트롤러 또는 DSC 제어된 SMPS, 예를 들면 벅, 부스트, 벅-부스트 또는 이들의 파생물들에 적용될 수 있지만, 이것들에 한정되는 것은 아니다. 입력 전압("V_IN" 또는 "ν _in ") 및 출력 전압("V_OUT" 또는 "ν _o ")에 대한 참조들은 여기서 상호 교환하여 사용될 것이다.

이제 도면들을 보면, 특정 예시의 실시예들의 세부 사항들이 개략적으로 도시되어 있다. 도면들에서 같은 요소들은 같은 번호들로 나타내어지며, 유사한 요소들은 같은 번호들에 다른 소문자 첨자를 붙여서 나타내어질 것이다.

도 1을 보면, 본 개시의 특정 예시의 실시예에 따른, 스위치 모드 전력 공급(SMPS) 모듈을 제어하기 위한 슬로프 보상을 갖는 완전 디지털 피크 전류 제어를 구비한 혼합 신호 집적 회로의 개략적인 블록도가 도시되어 있다. 혼합 신호(아날로그 및 디지털) 마이크로컨트롤러 또는 디지털 신호 컨트롤러(DSC)(102)는 마이크로컨트롤러 또는 DSC(102)에 필요한 어떠한 외부 하드웨어도 없이, 일반적으로 번호 100으로 표시된 스위치 모드 전력 공급 시스템의 완전 디지털 피크 전류 제어 구현을 제공한다. 마이크로컨트롤러 또는 DSC(102)는 디지털 프로세서(104), 디지털 프로세서(104)에 결합된 메모리(106), 빠른 캡처 샘플 및 홀드 회로(116), 아날로그 전압 비교기(112), PWM 발생기(108), 파워 트랜지스터 드라이버(110), 디지털-아날로그 컨버터(DAC)(118), 아날로그 멀티플렉서(124), 일반 샘플 및 홀드 회로(122), 및 아날로그-디지털 컨버터(ADC)(120)를 포함할 수 있다. 마이크로컨트롤러/DSC(102)는 전압 및 전류(전력)를 부하(142)에 공급하는 SMPS 모듈(140)에 결합되어 SMPS 모듈(140)을 제어할 수 있다.

입력 전압(V_IN) 및 출력 전압(V_OUT)은 멀티플렉서(124)와 샘플 및 홀드 회로(122)를 통해 샘플링되고 그 다음에 ADC(120)에 의해 디지털 표현으로 변환될 수 있다. 이 입력 및 출력 전압 디지털 표현들은 추가 처리를 위해 디지털 프로세서(104)에 결합될 수 있다. 전형적으로, 입력 전압(V_IN) 및 출력 전압(V_OUT)이 그렇게 빠르게 변화하지 않기 때문에(예를 들어 PWM 펄스 주기보다 훨씬 더 긴 시간임), 전압 샘플 타이밍은 중요하지 않다. 그러나, 위상 시프트된 풀(full) 브리지 컨버터와 같은 분리된(isolated) 토폴로지들에서는, (특히 컨트롤러가 2차측에 배치되는 경우) 변압기의 2차측으로부터 입력 전압을 샘플링할 수 있다. 이러한 경우들에서 입력 전압 샘플링은 타이밍이 중요해지고(timing critical), 빠른 캡처 샘플 및 홀드 회로들이 필요할 수도 있다.

빠른 캡처 샘플 및 홀드 회로(116)는 PWM 발생기의 출력이 턴 온(로직 하이)될 때마다 밸리 전류들(valley currents)(I_V)을 캡처하는데에 사용될 수 있다. PWM 발생기 출력은 PWM 사이클의 시작에서 턴 온되고 이때 인덕터 전류(I_L)는 최소 전류 값(I_V)에 있다. 디지털 프로세서(104)는 궁극적으로 디지털 슬로프 보상된 피크 전류 기준(I_CMP _{_D})을 생성한다. 이 디지털 슬로프 보상된 피크 전류 기준(I_CMP _{_D})은 디지털 슬로프 보상된 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상된 피크 전류 기준(I_CMP)으로 변환하기 위해 DAC(118)를 통과하고 그 다음에 비교기(112)의 입력부로 전달된다. 비교기(112)는 아날로그 슬로프 보상된 전류 기준(I_CMP)을 PWM 사이클 인덕터 전류(I_L)와 비교하고, 인덕터 전류(I_L)가 아날로그 슬로프 보상된 피크 전류 기준(ICMP)과 실질적으로 동일한 값에 도달할 때 PWM 발생기(108)가 SMPS 파워 모듈(140) 내의 파워 스위치를 턴 오프하게 한다. 이 동작은 PWM 듀티 사이클이 50 퍼센트보다 클 때 SMPS 파워 모듈(140) 내의 불안정성 및 저조파 발진들(sub-harmonic oscillations)을 방지한다.

도 2를 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 프로세서 내부의 디지털 제어 시스템 구현의 개략적인 블록도가 도시되어 있다. (도 1의 메모리(106)로부터 검색되는) 기준 전압(V_REF _{_D})과 함께 디지털화된 감지된 양들(V_{IN_D}, V_{OUT_D}, I_{V_D})은 디지털 프로세서(104)로의 입력들을 형성한다. 디지털 전압 에러는 감산 블록(210)을 사용하여 계산될 수 있다. 이 에러는 디지털 전압 보상기(212)에 공급된다. 디지털 전압 보상기(212)는 전형적으로 차이 방정식(difference equation) 구현, 예를 들면 1 폴 1 제로(one pole one zero), 2 폴 2 제로, 3 폴 3 제로, 또는 디지털 하드웨어 기반 보상기를 포함할 수 있다. 차이 방정식의 계수들은 컨버터 전달 함수들과 관련하여 디지털 제어 시스템 설계 기술을 사용하여 결정될 수 있다. 컨버터 전달 함수는 개별 컨버터들에 대한 소(small) 신호 모델링 또는 다른 기술을 사용하여 얻어진다. 피크 전류 제어 시스템의 경우, 디지털 전압 보상기(212)는 출력 전압(V_OUT)과 피크 전류 기준(I_C) 사이의 전달 함수를 제어하도록 설계될 수 있다.

디지털 비보상된 피크 전류 기준 신호(I_{C_D})는 디지털 전압 보상기(212)에 의해 결정될 수 있다. 동시에, 디지털 입력 전압(V_{IN_D}) 및 디지털 출력 전압(V_OUT _{_D})을 자신의 입력들로 사용하는 디지털 듀티 발생기(216)에 의해 PWM 듀티(d) 및 상보 PWM 듀티(d ')가 계산된다. 디지털 전압 보상기(212)(I_{C_D})의 출력과 디지털 듀티 발생기 블록(216)으로부터의 출력들(d 및 d ')은 디지털 슬로프 보상된 피크 전류 기준(I_CMP _{_D})을 생성하는 디지털 피크 전류 제어 기준 발생기(214)에 공급된다. 디지털 전압 보상기(212)는 예를 들어, 1 폴 1 제로 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 임의의 다른 적합한 디지털 보상기 또는 디지털 하드웨어 기반 보상기를 포함할 수 있지만, 이것들로 한정되는 것은 아니다.

도 3을 보면, 본 개시의 교시에 따른, 보상되지 않은 피크 전류 기준과 슬로프 보상 램프 파형과 함께 단일 PWM 사이클에 대한 인덕터 전류의 파형이 도시되어 있다. 보상 램프는 -m _a 의 슬로프를 갖는다. I_V는 모든 PWM 사이클의 시작에서 발생하는 인덕터 밸리 전류이다. (아날로그 형태의) I_C는 전압 보상기로부터의 보상되지 않은 피크 전류 기준이며, I_CMP(i _cmp )는 슬로프 보상된 피크 전류 기준이다. I_CMP는 상승하는 인덕터 전류(I_L)와 I_C로부터 차감된 보상 램프의 합류 지점에서 발생함을 알 수 있다. 인덕터 전류 상승 슬로프(PWM - ON)는 m_ON으로 표시되고 하강 슬로프는 -m_OFF (PWM - OFF)로 표시된다. 도 3으로부터 다음과 같은 수학적 관계들이 유도될 수 있다:

(1)

(2)

식 (1)로부터

(3)

식 (3)을 식 (2)에 대입하고 항을 재정렬하면

(4)

을 얻을 것이고, 여기서

이고

이다.

A와 B 항들에 대한 위의 표현식으로부터 다음과 같이 나타낼 수 있다:

A + B = 1 (5)

이것은 A를 결정하면,

B = 1 - A (6)

를 이용하여 B가 결정될 수 있음을 의미한다.

이고

의 최대값은

임이 알려져 있다.

따라서

는 바람직하게,

(7)

의 범위 내에 있을 것이다.

식 (7)을

로 나누면,

(8)

을 얻는다.

가

의 비율로 변화한다면,

(9)

이다.

식 (9)를 식 (8)에 대입하면,

(10)

을 얻는다.

식 (10)으로부터, β는 (0.5,1]의 범위를 갖는다.

식 (9)를 A에 대한 표현식에 대입하면,

(11)

다음 섹션들에서는 서로 다른 SMPS 토폴로지들에 대한 A와 B의 값들을 얻는다: 벅 컨버터에 있어서,

이고

이다. m _ON 및 m _OFF 의 표현식들을 식 (11)에 대입하면 A와 B=1-A를 다음과 같이 얻는다:

(12)

(13)

부스트 컨버터에 있어서,

이고

(14)

(15)

벅-부스트 컨버터에 있어서,

이고

(16)

(17)

위의 세 가지 SMPS 토폴로지들 모두에서는, A와 B가 먼저 결정되고 그 다음에 I_CMP가 식 (4)의 표현식을 사용하여 결정된다. β=1인 최적의 슬로프 보상의 특별한 경우에 있어서, 식 (12) 내지 식 (17)은

(18)

의 형태로 축소될 것이다. 여기서 벅, 부스트 및 벅-부스트 SMPS 토폴로지들에 대한 d의 값들은 다음과 같다.

벅 컨버터:

(19)

부스트 컨버터:

(20)

벅 부스트 컨버터:

(21)

최적의 슬로프 보상을 달성하기 위해, 다음과 같은 명령어들이 디지털 프로세서(104)에서 수행될 수 있다: 하나의 나눗셈 명령어, 하나의 MAC(곱셈-누적 연산) 명령어 및 최대 2개의 가산 명령어들.

식 (18)로부터, 슬로프 보상된 피크 전류 기준(I_CMP)의 결정은 SMPS 토폴로지에 독립적이며, 특수한 슬로프 보상 모듈을 필요로 하지 않음을 알 수 있다. 아날로그 입력부들, ADC, DAC 및 비교기를 갖는 임의의 표준 마이크로컨트롤러 또는 DSC가 본 개시의 교시를 구현하는데 사용될 수 있다. 단 하나의 곱셈 및 누적(MAC) 명령어와 함께, I_V를 결정할 때 단 하나의 입력 변수, 즉 인덕터 전류(I_L)의 신속한 샘플링은 슬로프 보상된 피크 전류 기준(I_CMP)을 계산하기 위해서 필요하다. 다른 변수들: d 및 I_REF는 PWM 사이클들보다 훨씬 느리게 변화하는 측정된 입력 전압(V_IN)과 출력 전압(V_OUT)에 기반한 이전 계산들로부터 알려져 있다.

도 4를 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 피크 전류 제어 컨버터와 결합하여 사용되는 벅 스위치-모드 컨버터 모듈의 개략도가 도시되어 있다. 일반적으로 번호 140a로 표시된 벅 컨버터는 단지 입력 전압(V_IN)보다 낮은 평균 출력 전압(V_OUT)을 생성할 수 있다. 벅 컨버터(140a)에서, 스위치(456)(MOSFET)는 입력 전압원(V_IN)과 직렬로 배치된다. 입력 전압원(V_IN)은 스위치(456), 및 인덕터(460)와 커패시터(462)로 구현된 저역 통과 필터를 통해 출력(도 1의 부하(142))에 공급한다. 동작의 안정 상태에서, 스위치(456)가 T_ON의 주기 동안 ON 상태일 때, 입력 전압원(V_IN)은 인덕터(L)뿐만 아니라 출력부(부하(142))에도 에너지를 제공한다.

도 5를 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러와 결합하여 사용되는 부스트 스위치-모드 컨버터 모듈의 개략도가 도시되어 있다. 일반적으로 번호 140b로 표시된 부스트 컨버터는 입력 전압원(V_IN)보다 높은 출력 평균 전압(V_OUT)만을 생성할 수 있다. 부스트 컨버터(140b)에서, 인덕터(460)는 입력 전압원(V_IN)과 직렬로 배치된다. 입력 전압원(V_IN)은 인덕터(460), 다이오드(458) 및 커패시터(462)를 통해 출력을 공급한다.

도 6을 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러와 결합하여 사용되는 벅-부스트 스위치-모드 컨버터 모듈의 개략도가 도시되어 있다. 일반적으로 번호 140c로 표시된 벅-부스트 컨버터는 입력 전압원(V_IN)보다 높거나 낮은 출력 평균 전압(V_OUT)을 생성할 수 있다. 스위치(456)가 턴 온될 때, 에너지는 인덕터(460)에 저장되고 부하는 커패시터(462)에 의해 지원(support)된다. 스위치(456)가 턴 오프될 때, 인덕터(460)에 저장된 에너지는 커패시터(462)로 전달되고 다이오드(458)를 통해 부하로 전달된다.

도 7을 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 상보 PWM 모드에서 동작하고 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러에 의해 제어되는, 일반 2차 정류기 블록을 구비한 위상-시프트 풀-브리지 컨버터의 개략적인 블록도가 도시되어 있다. PSFB 컨버터는 일반적으로 번호 640으로 표시되어 있다. PSFB 컨버터는 상용 서버와 텔레콤 전원 공급 장치에 널리 사용되는 DC-DC 컨버터이다. PSFB 컨버터는 벅으로부터 유래된 토폴로지 범주에 속한다. 그러므로, 이 컨버터에 대한 최적의 슬로프 보상을 갖는 디지털 피크 전류 제어를 달성하기 위해, 식 (18)을 식 (19)와 함께 사용했다. 파워 스위칭 트랜지스터들(670, 672, 674 및 676)은 "H-브리지" 구성으로 연결된 것으로 도시되어 있고, PWM 발생기들(630 및 632)에 의해 제어되고, 변압기(682)의 1차측에 교류 전압을 제공한다. 변압기의 2차측에 나타나는 교류 전압은 정류기 블록(622)을 통과한다. 이 정류된 전압은, 부하(Ro)(664)에 공급되기 전에 인덕터(660) 및 커패시터(662)를 포함하는 저역 통과 필터를 사용하여 필터링된다. 정류기 모듈(622)은 다수의 상이한 방식들, 예를 들면 풀 웨이브 다이오드, 센터 탭된 풀 웨이브 다이오드, 풀 웨이브 동기식, 센터 탭된 풀 웨이브 동기식, 전류 더블러(doubler) 등으로 구성될 수 있지만 이에 한정되지 않음이 예상되고 본 개시의 범위 내에 있다. 본 개시의 교시들은, 이하에서 더욱 상세하게 설명되는 도 8에 도시된 바와 같은 풀 웨이브 센터 탭된 동기 정류를 갖는 PSFB 컨버터 내에, 성공적으로 구현되었다.

도 8을 보면, 도 1에 도시된 특정 예시의 실시예에 따른, 상보 PWM 모드에서 동작하고 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 컨트롤러에 의해 제어되는, 중심 탭된 2차 풀 웨이브 동기 정류 방식을 사용하는 PSFB 컨버터의 개략적인 블록도가 도시되어 있다. PSFB 컨버터는 도 1에 도시된 특정 예시의 실시예에 따른, 디지털 슬로프 보상을 갖는 디지털 피크 전류 컨트롤러에 의해 제어된다. 중심 탭된 풀 웨이브 동기식 정류를 갖는 PSFB 컨버터가 일반적으로 번호 640a로 표시되어 있다. 파워 스위칭 트랜지스터들(670, 672, 674 및 676)은 "H-브리지" 구성으로 연결되고, PWM 발생기들(630 및 632)에 의해 제어되고, 변압기(682)의 1차에 교류 전압을 제공한다. 파워 스위칭 트랜지스터들(678 및 680)은 풀-웨이브 정류기로서 구성되고, PWM 발생기(634)에 의해 제어되고, 변압기(682)의 2차 권선으로부터 교류 전압의 저손실 정류를 제공한다. 정류된 전압은 부하(Ro)(664)에 공급되기 전에 인덕터(660) 및 커패시터(662)를 포함하는 저역 통과 필터를 통과한다. 입력 전압(V_IN)은 변압기의 2차측의 중심-탭 포인트에서 감지될 수 있다. 출력 전압(V_OUT)은 출력 단자들에서 직접 감지될 수 있다. 인덕터 전류의 반사(reflection)는 변압기(682)의 1차측 상의 전류 변압기(650)를 사용하여 감지되고, 정류기(652)로부터 부하 저항기(654)를 가로지르는 DC 전압의 형태로 획득 가능하다.

도 9를 보면, 본 개시의 교시에 따른, 변압기 전류 및 전압 파형들과 인덕터 전류 파형과 함께 도 8에 도시된 PSFB 컨버터에 대한 PWM 스위칭 파형들의 개략적인 타이밍도가 도시되어 있다. I_PRI는 변압기 1차 전류이고, I_L은 변압기 1차 전류의 반사되고 정류된 버전이기도 한 2차측 인덕터 전류이다. V_PRI는 1차측 변압기 전압이다. 도 8의 MOSFET들(670 및 672)은 PWM 발생기(630)를 사용하여 PWM 신호들(PWM1H 및 PWM1L)에 의해 각각 제어된다. MOSFET들(674 및 676)은 PWM 발생기(632)를 사용하여 PWM 신호들(PWM2H 및 PWM2L)에 의해 각각 제어된다. MOSFET들(680 및 678)은 PWM 발생기(634)를 사용하여 PWM 신호들(PWM3H 및 PWM3L)에 의해 각각 제어된다. PWM 발생기들(630, 632 및 634)은 고정 주파수들에서 동작한다. PWM 발생기들(630 및 632)은 서로에 대하여 180도 만큼 위상-시프트되는 반면, PWM 발생기(634)는 PWM 발생기(630)와 동일한 위상을 갖는다.

포지티브 1/2 전력 전달 사이클(t1)은 MOSFET들(670 및 676)의 전도로 시작된다. 1차 전류가 디지털 피크 전류 제어에 의해 설정된 슬로프 보상된 피크 전류 기준(I_CMP)에 도달할 때, MOSFET(670)은 턴 오프되고, 짧은 데드 시간(dead time)(t2) 후에 상보형 MOSFET(672)이 턴 온된다. MOSFET(672)은 PWM 발생기(630)의 주기가 경과될 때까지 온 상태를 유지할 것이다. 시간 t3 동안, 인덕터 전류는 동기식 정류기 MOSFET(680)을 통해 프리휠(freewheel)되지만, 반사된 1차 전류는 MOSFET들(672 및 676)을 통해 프리휠된다. 포지티브 1/2 전력 전달 사이클의 끝에서 MOSFET(676)은 턴 오프되고, 데드 시간 t4 후에 MOSFET(674)이 턴 온되어 네거티브 1/2 전력 전달 사이클(t5)을 시작한다. 1차 전류가 디지털 피크 전류 제어에 의해 설정된 슬로프 보상된 피크 전류 기준(I_CMP)에 도달하면, MOSFET(674)은 턴 오프되고, 데드 시간 t6 후에 MOSFET(676)이 턴 온된다. MOSFET(676)은 PWM 발생기(632)의 주기가 경과될 때까지 ON 상태를 유지한다. 간격 t7 동안, 2차측의 인덕터 전류는 MOSFET(678)을 통해 프리 휠되지만, 이 전류의 반사는 MOSFET들(672 및 676)을 통해 프리 휠된다. t7의 끝에서, MOSFET(672)은 턴 오프되고, 데드 시간 t8 후에 MOSFET(670)은 턴 온되어 새로운 포지티브 1/2 전력 전달 사이클을 다시 시작한다. 2차측에서, MOSFET(680)은 전력 전달 주기의 시작부터 프리휠링 주기의 종료까지(t1 내지 t3) 포지티브 1/2 전력 전달 사이클 동안 전도하지만, MOSFET(678)은 전력 전달 주기의 시작부터 프리휠링 주기의 종료까지(t5 내지 t7) 네거티브 1/2 전력 전달 사이클 동안 전도한다.

도 10을 보면, 본 개시의 교시에 따른, 안정된 컨버터 동작을 나타내는 변압기 1차 전압 및 전류 파형들을 보여주는, 도 1에 도시된 디지털 슬로프 보상을 갖는 완전 디지털 피크 전류 제어를 구현하는, 도 8에 도시된 PSFB 테스트 회로로부터 캡처된 오실로스코프 파형들이 도시되어 있다. 도 8의 변압기(682)의 1차 전류의 파형 I_PRI는, 1차 전압(V_PRI)과 함께 본 개시의 교시에 따라, 디지털 슬로프 보상을 갖는 디지털 피크 전류 제어를 사용하여 제어되는 실시간 PSFB 컨버터 하드웨어로부터 얻어졌다. 디지털 제어는 마이크로칩(Microchip) dsPIC DSC를 사용하여 구현되었다. 도면으로부터 알 수 있는 바와 같이, 컨버터는 본 개시의 교시에 기초한 디지털 슬로프 보상을 갖는 디지털 피크 전류 제어를 사용하여 약 80%(> 50%)의 듀티 사이클을 갖는 안정적인 동작을 갖는다.

본 개시의 실시예들은 본 개시의 예시적인 실시예들을 참조하여 도시되고 설명되고 정의되었지만, 이러한 참조는 본 개시의 한정을 의미하지 않고 이러한 한정이 추정되지도 않는다. 개시된 본 발명은 이 기술분야에 통상의 기술을 가지고 본 개시의 혜택을 갖는 사람들에게는 형태와 기능에 있어서 상당한 수정, 대체, 및 균등물들이 가능하다. 본 개시의 도시되고 설명된 실시예들은 단지 예로서, 본 개시의 범위를 한정하지 않는다.

Claims

스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법으로서,
PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계;
SMPS로의 입력 전압(ν _in )을 샘플링하는 단계;
상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계;
상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계;
상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계;
각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있음 -;
상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계;
다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계:
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 A를 다음과 같이 결정하는 단계,
벅 컨버터 토폴로지에 있어서
,
부스트 컨버터 토폴로지에 있어서
,
벅-부스트 컨버터 토폴로지에 있어서

- β는 0.5 < β ≤ 1의 범위 내에 있음 -,
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 B를 다음과 같이 결정하는 단계,
벅 컨버터 토폴로지에 있어서
,
부스트 컨버터 토폴로지에 있어서
,
벅-부스트 컨버터 토폴로지에 있어서

- β는 0.5 < β ≤ 1의 범위 내에 있음 -,
A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계,
B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D});
디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계;
아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 상기 인덕터 전류(I_L)를 비교하는 단계;
상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및
다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함하는, 방법.
제 1 항에 있어서,
β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는:
d를 결정하는 단계 - 벅 컨버터 토폴로지에 있어서 d = V_OUT _{_D}/V_{IN_D}이고, 부스트 컨버터 토폴로지에 있어서 d = 1-V_{IN_D}/V_OUT _{_D}이고, 그리고 벅-부스트 컨버터 토폴로지에 있어서 d = V_OUT _{_D}/(V_{IN_D} + V_OUT _{_D})임 -;
d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계;
1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함하는, 방법.
제 1 항 또는 제 2 항에 있어서,
상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정되는, 방법.
제 3 항에 있어서,
상기 디지털 보상기는 1 폴 1 제로(one pole one zero) 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택되는, 방법.
벅 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법으로서,
PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계;
SMPS로의 입력 전압(ν _in )을 샘플링하는 단계;
상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계;
상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계;
상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계;
각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있음 -;
상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계;
다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계:
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 A를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 B를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계,
B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D});
디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계;
아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)을 상기 인덕터 전류(I_L)와 비교하는 단계;
상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및
다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함하는, 방법.
제 5 항에 있어서,
β가 1일 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는:
d를 결정하는 단계 - d = V_OUT _{_D}/V_{IN_D}임 -;
d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계;
1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함하는, 방법.
제 5 항 또는 제 6 항에 있어서,
상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정되는, 방법.
제 7 항에 있어서,
상기 디지털 보상기는 1 폴 1 제로 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택되는, 방법.
부스트 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법으로서,
PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계;
SMPS로의 입력 전압(ν _in )을 샘플링하는 단계;
상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계;
상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계;
상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계;
각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있음 -;
상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계;
다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계:
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 A를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 B를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계,
B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D});
디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계;
아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)을 상기 인덕터 전류(I_L)와 비교하는 단계;
상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및
다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함하는, 방법.
제 9 항에 있어서,
β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는:
d를 결정하는 단계 - d = 1-V_{IN_D}/V_OUT _{_D}임 -;
d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계;
1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함하는, 방법.
제 9 항 또는 제 10 항에 있어서,
상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정되는, 방법.
제 11 항에 있어서,
상기 디지털 보상기는 1 폴 1 제로 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택되는, 방법.
벅-부스트 컨버터 토폴로지 스위치-모드 전력 공급(SMPS) 컨트롤러에서 슬로프 보상을 제공하기 위한 방법으로서,
PWM 사이클의 시작에서 PWM 제어 신호를 턴 온하는 단계;
SMPS로의 입력 전압(ν _in )을 샘플링하는 단계;
상기 샘플링된 입력 전압(ν _in )을 디지털 표현(V_{IN_D})으로 변환하는 단계;
상기 SMPS의 출력 전압(ν _o )을 샘플링하는 단계;
상기 샘플링된 출력 전압(ν _o )을 디지털 표현(V_OUT _{_D})으로 변환하는 단계;
각각의 펄스 폭 변조(PWM) 신호가 PWM 사이클의 시작에서 턴 온될 때 상기 SMPS의 인덕터 전류(I_L)를 샘플링하는 단계 - 상기 인덕터 전류(I_L)는 최소 인덕터 전류 값(I_V)에 있음 -;
상기 샘플링된 최소 인덕터 전류(I_V)를 디지털 표현(I_{V_D})으로 변환하는 단계;
다음의 단계들에 따라 디지털 프로세서를 사용하여 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계:
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 A를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
상기 샘플링된 출력 전압과 상기 샘플링된 입력 전압의 상기 디지털 표현들(V_OUT _{_D}, V_{IN_D})의 함수인 B를 결정하는 단계 -
이고 β는 0.5 < β ≤ 1의 범위 내에 있음 -,
A를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계,
B를 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계, 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = A*I_{V_D} + B*I_{C_D});
디지털-아날로그 컨버터(DAC)를 사용하여 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 아날로그 슬로프 보상 피크 전류 기준(I_CMP)으로 변환하는 단계;
아날로그 비교기를 사용하여 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)을 상기 인덕터 전류(I_L)와 비교하는 단계;
상기 인덕터 전류(I_L)가 상기 아날로그 슬로프 보상 피크 전류 기준(I_CMP)과 실질적으로 같을 때, 상기 아날로그 비교기의 출력을 사용하여 상기 PWM 제어 신호를 턴 오프하는 단계; 및
다음 PWM 사이클의 시작에서 상기 PWM 제어 신호를 턴 온하는 단계로 복귀하는 단계를 포함하는, 방법.
제 13 항에 있어서,
β가 1과 같을 때 상기 디지털 슬로프 보상 피크 전류 기준(I_CMP _{_D})을 결정하는 단계는:
d를 결정하는 단계 - d = V_OUT _{_D}/(V_{IN_D}+ V_OUT _{_D});
d를 상기 디지털 최소 인덕터 전류(I_{V_D})와 곱하는 단계;
1-d를 상기 디지털 제어 기준 전류(I_{C_D})와 곱하는 단계; 및
상기 디지털 슬로프 보상 피크 전류 기준을 결정하기 위해 상기 두 개의 곱셈 단계들의 결과들을 가산하는 단계(I_CMP _{_D} = d*I_{V_D} + (1-d)*I_{C_D})를 포함하는, 방법.
제 13 항 또는 제 14 항에 있어서,
상기 디지털 제어 기준 전류(I_{C_D})는 디지털 보상기에 의해 결정되는, 방법.
제 15 항에 있어서,
상기 디지털 보상기는 1 폴 1 제로 저역 통과 필터, 2 폴 2 제로 저역 통과 필터, 3 폴 3 제로 저역 통과 필터, 디지털 비례-적분-미분(PID) 컨트롤러, 디지털 비례-적분(PI) 컨트롤러, 및 디지털 하드웨어 보상기로 이루어진 그룹으로부터 선택되는, 방법.
제 1 항에 따른 스위치 모드 전력 공급(SMPS)의 피크 전류 제어를 위한 디지털 슬로프 보상을 사용하는 장치로서,
디지털 프로세서 및 메모리;
상기 SMPS의 인덕터 전류를 샘플링하기 위해 인덕터 전류 측정 회로에 결합된 입력부를 갖는 고속의 제 1 샘플 및 홀드 회로;
상기 SMPS로의 입력 전압(V_IN)에 결합된 제 1 입력부, 상기 SMPS의 출력 전압(V_OUT)에 결합된 제 2 입력부, 및 상기 고속 샘플 및 홀드 회로의 출력부에 결합된 제 3 입력부를 갖는 아날로그 멀티플렉서;
상기 아날로그 멀티플렉서의 출력부에 결합된 입력부를 갖는 제 2 샘플 및 홀드 회로;
상기 제 2 샘플 및 홀드 회로의 출력부에 결합된 입력부와 상기 디지털 프로세서에 결합된 디지털 출력부를 갖는 아날로그-디지털 컨버터(ADC);
상기 디지털 프로세서에 결합된 디지털 입력부를 갖는 디지털-아날로그 컨버터(DAC);
상기 인덕터 전류 측정 회로에 결합된 제 1 입력부와 상기 DAC의 출력부에 결합된 제 2 입력부를 갖는 고속 아날로그 비교기; 및
상기 고속 제 1 샘플 및 홀드 회로와 상기 고속 아날로그 비교기에 결합된 펄스 폭 변조(PWM) 발생기를 포함하고,
상기 PWM 발생기의 출력부가 처음으로 턴 온될 때 상기 고속 제 1 샘플 및 홀드 회로는 상기 인덕터 전류 측정 회로로부터 상기 인덕터 전류의 샘플을 취하고, 상기 인덕터 전류 측정 회로로부터의 상기 인덕터 전류가 슬로프 보상 피크 전류 기준 값(I_CMP)과 실질적으로 동일할 때 상기 PWM 제어 신호는 턴 오프되는, 장치.
제 17 항에 있어서,
상기 SMPS는 벅 컨버터 토폴로지를 포함하는, 장치.
제 17 항에 있어서,
상기 SMPS는 컨버터 부스트 토폴로지를 포함하는, 장치.
제 17 항에 있어서,
상기 SMPS는 벅-부스트 컨버터 토폴로지를 포함하는, 장치.
제 17 항에 있어서,
상기 SMPS는 위상 시프트된 풀(full) 브리지 컨버터 토폴로지를 포함하는, 장치.
제 17 항 내지 제 21 항 중 어느 한 항에 있어서,
상기 장치는 마이크로컨트롤러를 포함하는, 장치.
제 17 항 내지 제 21 항 중 어느 한 항에 있어서,
상기 장치는 디지털 신호 컨트롤러(DSC)를 포함하는, 장치.