JP2011109575A

JP2011109575A - 多値信号復調回路

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Publication number: JP2011109575A
Application number: JP2009264798A
Authority: JP
Inventors: Hiroki Sato; 裕樹佐藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-11-20
Filing date: 2009-11-20
Publication date: 2011-06-02
Anticipated expiration: 2029-11-20
Also published as: JP5448742B2

Abstract

【課題】比較器の数を削減し、またＥＸＯＲ回路等の論理回路を不要にして、回路規模縮小による低消費電流化、チップコスト低減化を図る。
【解決手段】４値の入力信号を該４値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器５と、前記４値の入力信号を全波整流する第１の全波整流部４と、該第１の全波整流部４の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器６と、を具備し、前記第１および第２の比較器５，６の出力信号の組み合わせを復調信号とする。
【選択図】図１

Description

本発明は、４値ＦＳＫ信号等の多値信号をデジタル信号に復調する多値信号復調回路に関するものである。

４値ＦＳＫ信号復調回路として、図８に示す回路が知られている（例えば、特許文献１参照）。図８において、３１は入力端子であり、４値ＦＳＫ信号をＦＭ検波することで周波数シフトに応じた振幅のＡＭ信号に復調された信号Ｖinが入力する。３２，３３は出力端子、３４，３５，３６はそれぞれ比較基準値Ｖth３１、Ｖth３２，Ｖth３３が設定された比較器、３７はＥＸＯＲ回路である。

この４値ＦＳＫ信号復調回路は、入力端子３１に図９に示す４値（＝Ｖ１，Ｖ２，Ｖ３，Ｖ４）の電圧Ｖinが入力したとき、比較基準値Ｖth３１，Ｖth３２，Ｖth３３の値を、Ｖ２≦Ｖth３１＜Ｖ３、Ｖ１≦Ｖth３２＜Ｖ２、Ｖ３≦Ｖth３３＜Ｖ４に設定しておくことにより、比較器３４の出力は、２値の「００１１０１０」となり、出力端子３２からデータＤ３１として出力する。比較器３５の出力Ｖout３１は２値の「０１１１１１０」となり、比較器３６の出力Ｖout３２は２値の「０００１０００」となるので、ＥＸＯＲ回路３７の出力は、「０１１０１１０」となり、出力端子３３からデータＤ３２として出力する。よって、出力端子３２，３３に現れる２値データＤ３１，Ｄ３２によって、４値ＦＳＫ信号が２ビットで表される値に復調されることになる。Ｖ＝「Ｄ３１，Ｄ３２」で表せば、Ｖ１＝「００」、Ｖ２＝「０１」、Ｖ３＝「１１」、Ｖ４＝「１０」となる。

特開平８−２３７３１４号公報

ところが、図８に示した回路は、３つの比較器３４，３５，３６、３つの比較基準値Ｖth３１、Ｖth３２，Ｖth３３、および１つのＥＸＯＲ回路３７が必要であった。そして、これを、例えば８値ＦＳＫ信号復調回路に発展させたときは、図１０に示すように、３ビットの出力データＤ４１，Ｄ４２，Ｄ４３を得るために、７つの比較器４５〜５１、７つの比較基準値Ｖth４１〜Ｖth４７、４つのＥＸＯＲ回路５２〜５５が必要となる。４１は入力端子、４２〜４４は出力端子である。このように、比較器の数が増えるほど比較基準電圧の数が増え、ＥＸＯＲ回路の数も増える。そして、多値の値が増えるとその割合が指数関数的に増大し、消費電流、チップ面積が大きくなるという問題があった。

本発明の目的は、比較器の数を削減し、またＥＸＯＲ回路等の論理回路を不要にして、回路規模縮小による低消費電流化、チップコスト低減化を図った多値信号復調回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の多値信号復調回路は、４値の入力信号を該４値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、前記４値の入力信号を全波整流する第１の全波整流部と、該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、を具備し、前記第１および第２の比較器の出力信号の組み合わせを復調信号とすることを特徴とする。

請求項２にかかる発明の多値信号復調回路は、８値の入力信号を該８値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、前記８値の入力信号を全波整流する第１の全波整流部と、該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、前記第１の全波整流部の出力信号を全波整流する第２の全波整流部と、該第２の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第３の比較器と、を具備し、前記第１、第２および第３の比較器の出力信号の組み合わせを復調信号とすることを特徴とする。

請求項３にかかる発明の多値信号復調回路は、２^ｎ値（ｎは４以上の正の整数）の入力信号を該２^ｎ値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、前記２^ｎ値の入力信号を全波整流する第１の全波整流部と、該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、前記第１の全波整流部の出力信号を全波整流する第２の全波整流部と、該第２の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第３の比較器と、・・・、第ｎ−２の全波整流部の出力信号を全波整流する第ｎ−１の全波整流部と、該第ｎ−１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第ｎの比較器と、を具備し、前記第１乃至第ｎの比較器の出力信号の組み合わせを復調信号とすることを特徴とする。

請求項４にかかる発明は、請求項１，２，３のいずれか１つに記載の多値信号復調回路において、前記全波整流部は、入力する信号を差動信号に変換する単相／差動変換回路と、該単相／差動変換回路の差動出力信号をベースまたはゲートに入力する２個の同じ導電型のトランジスタおよび該両トランジスタの共通エミッタまたは共通ソースに接続された電流源からなる全波整流回路とからなり、該全波整流回路の前記共通エミッタまたは共通ソースから全波整流された信号が取り出されるようにしたことを特徴とする。

請求項５にかかる発明は、請求項１，２，３，４のいずれか１つに記載の多値信号復調回路において、前記第２の比較器の比較基準値を、前記第１の比較器の比較基準値と共通とし、前記第１の全波整流部の出力信号をレベル調整して前記第２の比較器に入力させることを特徴とする。

本発明によれば、従来必要であった比較器の数を削減でき、また論理回路が不要となるので、回路規模縮小による低消費電流化、チップコスト低減化を図ることができる。また、多値数が増加しても、それに伴って増加する回路は指数関数的ではなく、回路規模が大きく増大することはない。また、第２の比較器の比較基準値を第１の比較器のそれと共通にする場合は、比較基準値相互間の誤差がなくなるため、特性精度を向上させることができる。

本発明の第１の実施例の４値ＦＳＫ信号復調回路の回路図である。第１の実施例の４値ＦＳＫ信号復調回路の動作波形図である。第１の実施例の４値ＦＳＫ信号復調回路の全波整流部の原理説明用回路図である。第１の実施例の４値ＦＳＫ信号復調回路の具体的回路図である。第１の実施例の４値ＦＳＫ信号復調回路の別の例の具体的回路図である。第２の実施例の８値ＦＳＫ信号復調回路の回路図である。第２の実施例の８値ＦＳＫ信号復調回路の動作波形図である。従来の４値ＦＳＫ信号復調回路の回路図である。従来の４値ＦＳＫ信号復調回路の動作波形図である。従来の８値ＦＳＫ信号復調回路の回路図である。

＜第１の実施例＞
図１に本発明の第１の実施例の４値ＦＳＫ信号復調回路を示す。図１において、１は入力端子であり、４値ＦＳＫ信号をＦＭ検波することで周波数シフトに応じた振幅のＡＭ信号に復調された信号Ｖinが入力する。２，３は出力端子、４は全波整流部である。５，６は比較基準値Ｖth１，Ｖth２が設定された比較器である。比較基準値Ｖth１は、４値（＝Ｖ１，Ｖ２，Ｖ３，Ｖ４）の入力信号Ｖinに対して、図２に示すように、その中間レベル（Ｖ２≦Ｖth１＜Ｖ３）に設定され、比較基準値Ｖth２は全波整流部４の出力Ｖout１に対して、その中間レベル（Ｖ１≦Ｖth２＜Ｖ２）に設定されている。全波整流部４は、４値の入力信号Ｖinを入力して、その中間レベル［（Ｖ４−Ｖ１）／２］で折り返した（極性反転した）信号Ｖout１を出力する回路である。

この４値ＦＳＫ信号復調回路は、入力端子１に、図２に示す４値の信号Ｖinが入力したとき、比較器５の出力は、２値の「００１１０１０」となり、出力端子２からデータＤ１として出力する。全波整流部４の出力は、図２に示す通りの信号Ｖout１となり、比較器６に入力する。そして、その比較器６の出力は、「０１１０１１０」となり、出力端子３からデータＤ２として出力する。よって、出力端子２、３に現れる２値データＤ１，Ｄ２によって、４値ＦＳＫ信号が２ビットで表されることになる。Ｖ＝「Ｄ１，Ｄ２」で表せば、Ｖ１＝「００」、Ｖ２＝「０１」、Ｖ３＝「１１」、Ｖ４＝「１０」となる。

このように、図１に示す４値ＦＳＫ信号復調回路によれば、図８に示した従来例では３個必要であった比較器の数を２個に削減でき、比較基準値も２個に削減でき、さらにＥＸＯＲ回路が不要となるので、回路規模縮小による低消費電流化、チップコスト低減化を図ることができる。

図３に全波整流部４の原理回路図を示す。４０１は入力端子、４０２は出力端子、４０３は単相信号を差動信号に変換する単相／差動変換回路、４０４は単相／差動変換回路４０３から出力する差動信号を全波整流する全波整流回路である。

単相／差動変換回路４０３は、差動接続のトランジスタＱ１，Ｑ２と、電流源Ｉ１と、電圧源Ｖ１１と、同値のインピーダンス負荷４０３１，４０３２からなる。電圧源Ｖ１１の値は、入力信号Ｖinの中間レベル［Ｖ１１＝（Ｖ４−Ｖ１）／２］に設定される。単相の入力信号Ｖinを入力すると、トランジスタＱ１のコレクタからは、その入力信号Ｖinの波形を極性反転し電圧Ｖ１１を中心電圧とした波形の信号が出力する。また、トランジスタＱ２のコレクタからは、電圧Ｖ１１を中心電圧とする入力信号Ｖinが出力する。これにより、トランジスタＱ１，Ｑ２のコレクタから、互いに極性が反転した２個の差動信号が出力する。電圧源Ｖ１１の電圧としては、Ｖth１＝（Ｖ４-Ｖ１）／２のときは、その比較基準値Ｖth１をそのまま使用できる。以下では、Ｖth１＝Ｖ１１として説明する。

全波整流回路４０４は、トランジスタＱ１，Ｑ２のコレクタ電圧をベースに入力する差動接続のトランジスタＱ３，Ｑ４と、電流源Ｉ２とからなる。この全波整流回路４０４では、トランジスタＱ３のベース電圧をＶｂ３、ベース・エミッタ間電圧をＶｂｅ３とし、トランジスタＱ４のベース電圧をＶｂ４、ベース・エミッタ間電圧をＶｂｅ４とすると、Ｖｂ４＜Ｖｂ３のときは、電流はトランジスタＱ３を流れるため、共通エミッタの電圧Ｖout１として、「Ｖｂ３−Ｖｂｅ３」の電圧波形が現れる。また、Ｖｂ３＜Ｖｂ４のときは、電流はトランジスタＱ４を流れるため、共通エミッタの電圧Ｖout１として、「Ｖｂ４−Ｖｂｅ４」の電圧波形が現れる。ベース電圧Ｖｂ３，Ｖｂ４の大小関係は、その中心電圧Ｖth１を境に決まるので、ベース電圧Ｖｂ３のうちの電圧Ｖth１より高い電圧成分の波形と、ベース電圧Ｖｂ４のうちの電圧Ｖth１より高い電圧成分の波形が電圧Ｖout１として現れる。つまり、入力電圧Ｖinを全波整流した図２に示す波形の電圧Ｖout１が現れる。

図４に、図１に示した４値ＦＳＫ信号復調回路の具体的回路図を示す。１０１は単相／差動変換回路であり、電流源Ｉ１１と、差動接続のトランジスタＱ１１，Ｑ１２と、抵抗Ｒ１〜Ｒ３からなる。Ｒ１＝Ｒ２である。ここでは、トランジスタＱ１２のベースに比較基準値Ｖth１が入力され、図３で説明した単相／差動変換回路４０３と同様な変換動作を行う。すなわち、トランジスタＱ１１のコレクタには比較基準値Ｖth１を中心電圧とする入力信号Ｖinを反転した電圧が生じ、トランジスタＱ１２のコレクタには比較基準値Ｖth１を中心電圧とする入力信号Ｖinの電圧が生じる。

１０２は全波整流部４と比較器５を含む全波整流・比較器であり、電流源Ｉ１２と、差動接続のトランジスタＱ１３、Ｑ１４と、能動負荷としてのカレントミラー接続のトランジスタＱ１５，Ｑ１６と、出力トランジスタＱ１７と、負荷抵抗Ｒ４とからなる。ここでは、トランジスタＱ１３のコレクタに入力信号Ｖinと同じ波形の電圧が現れ、トランジスタＱ１４のコレクタに入力信号Ｖinを極性反転した波形の電圧が現れる。入力信号Ｖinが比較基準値電圧Ｖth１より高いとき、トランジスタＱ１３が導通し、トランジスタＱ１５，Ｑ１６も導通し、トランジスタＱ１７が遮断する。よって、トランジスタＱ１７のコレクタには、入力信号Ｖinが比較基準値Ｖth１より高いとき、ハイレベルとなり、低いときロウレベルとなる２値化されたデータＤ１が出力する。また、トランジスタＱ１３，Ｑ１４の共通エミッタからは、入力信号Ｖinを全波整流した負極性の波形の電圧Ｖout１が出力する。

１０３は比較器６に相当する比較器であり、電流源Ｉ１３と、差動接続のトランジスタＱ１８，Ｑ１９と、能動負荷としてのカレントミラー接続のトランジスタＱ２０，Ｑ２１と、出力トランジスタＱ２２と、負荷抵抗Ｒ５とからなる。ここでは、トランジスタＱ１９のベースに比較基準値電圧Ｖth２が入力しているので、トランジスタＱ１８のベース電圧がその比較基準値電圧Ｖth２よりも低くなったとき、トランジスタＱ１８が導通し、トランジスタＱ２０，Ｑ２１が導通し、トランジスタＱ２２が遮断する。よって、トランジスタＱ２２のコレクタには、出力Ｖout１が比較基準値電圧Ｖth２より低いときハイレベルとなり、高いときロウレベルとなる２値化されたデータＤ２が出力する。

図５に、比較基準値Ｖth１，Ｖth２を共通にした場合の４値ＦＳＫ信号復調回路の具体的回路図を示す。１０４は比較基準値生成回路であり、入力信号Ｖinの最大値（＝Ｖ４）を検出して保持するピークホールド回路１０４ａと、最小値（＝Ｖ１）検出して保持するボトムホールド回路１０４ｂと、それら両ホールド回路１０４ａ，１０４ｂの出力電圧の中間レベル［＝（Ｖ４−Ｖ１）／２＝Ｖth１］を生成する同値の加算抵抗Ｒ６，Ｒ７からなり、その出力電圧がトランジスタＱ１２のベースおよびトランジスタＱ１９のベースに入力している。

このように、トランジスタＱ１２のベースのみならず、トランジスタＱ１９のベースにも比較基準値Ｖth１を入力させるので、これに応じて全波整流された信号のレベルを「Ｖth１−Ｖth２」分だけ嵩上げするために、トランジスタＱ１３，Ｑ１４の共通エミッタと電流源Ｉ１２の間に、抵抗Ｒ６を挿入して、その抵抗Ｒ６と電流源Ｉ１２との共通接続点から、全波整流信号Ｖout１を取り出すよう、全波整流・比較器１０２Ａを構成している。

この図５に示す４値ＦＳＫ信号復調回路では、比較基準値Ｖth１が入力信号Ｖinの最大値と最小値に応じて自動的に設定され、しかも生成する比較基準値は１つで済むので、回路構成が簡素化される利点がある。

＜第２の実施例＞
図６に本発明の第２の実施例の８値ＦＳＫ信号復調回路を示す。図６において、１１は入力端子であり、８値ＦＳＫ信号をＦＭ検波することで周波数シフトに応じた振幅のＡＭ信号に復調された８値（＝Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７，Ｖ８）信号Ｖinが入力する。１２，１３，１４は出力端子、１５，１６は全波整流部、１７，１８，１９は比較基準値Ｖth１１，Ｖth１２，Ｖth１３が設定された比較器である。比較基準値Ｖth１１は、８値の入力信号Ｖinに対して、図７に示すように、その中間レベル（Ｖ４≦Ｖth１１＜Ｖ５）に設定されている。比較基準値Ｖth１２は全波整流部１５の出力Ｖout１１に対して、その中間レベル（Ｖ２≦Ｖth１２＜Ｖ３）に設定されている。比較基準値Ｖth１３は全波整流部１６の出力Ｖout１２に対して、その中間レベル（Ｖ１≦Ｖth１２＜Ｖ２）に設定さている。全波整流部１５は、８値の入力信号Ｖinを入力して、その中間レベル［（Ｖ８−Ｖ１）／２］で折り返した（極性反転した）信号Ｖout１１を出力する回路である。全波整流部１６は、全波整流部１５の出力信号Ｖout１２を入力して、その中間レベル［（Ｖ４−Ｖ１）／２］で折り返した（極性反転した）信号Ｖout１２を出力する回路である。

以上から、この８値ＦＳＫ信号復調回路は、入力端子１１に、図７に示す電圧Ｖinが入力したとき、比較器１７の出力は、２値の「００００１１１１０」となり、出力端子１２からデータＤ１１として出力する。全波整流部１５の出力は、図７に示す通りの信号Ｖout１１となり、比較１８入力する。そして、その比較器１８の出力は、「００１１１１０００」となり、出力端子１３からデータＤ１２として出力する。全波整流部１６の出力は、図７に示す通りの信号Ｖout１２となり、比較１９入力する。そして、その比較器１９の出力は、「０１１００１１０」となり、出力端子１４からデータＤ１３として出力する。よって、出力端子１２，１３，１４に現れる２値データＤ１１，Ｄ１２，Ｄ１３によって、８値ＦＳＫ信号が３ビットで表されることになる。Ｖ＝「Ｄ１１，Ｄ１２，Ｄ１３」で表せば、Ｖ１＝「０００」、Ｖ２＝「００１」、Ｖ３＝「０１１」、Ｖ４＝「０１０」、Ｖ５＝「１１０」、Ｖ６＝「１１１」、Ｖ７＝「１０１」、Ｖ８＝「１００」となる。

＜その他の実施例＞
なお、以上の実施例は、２^ｎ値ＦＳＫ信号復調回路において、ｎ＝２（４値）、ｎ＝３（８値）の場合について説明したが、ｎ≧４（ｎは正の整数）の場合は、ｎの値が１増加する毎に、前段の全波整流部の出力側に、全波整流部と比較器と比較基準値の組を１つ増加するだけで、対応することが可能である。また、以上では、トランジスタとしてバイポーラトランジスタを使用したが、ＦＥＴも同様に使用することができる。

１：入力端子、２，３：出力端子、４：全波整流部、５，６：比較器
１０１：単相／差動変換回路、１０２：全波整流・比較器、１０３：比較器、１０４：比較基準値生成回路
４０１：入力端子、４０２：出力端子、４０３：単相／差動変換回路、４０４：全波整流回路
１１：入力端子、１２〜１４：出力端子、１５，１６：全波整流部
３１：入力端子、３２，３３：出力端子、３４〜３６：比較器、３７：ＥＸＯＲ回路
４１：入力端子、４２〜４４：出力端子、４５〜５１：比較器、５２〜５５：ＥＸＯＲ回路

Claims

４値の入力信号を該４値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、
前記４値の入力信号を全波整流する第１の全波整流部と、
該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、
を具備し、前記第１および第２の比較器の出力信号の組み合わせを復調信号とすることを特徴とする多値信号復調回路。
８値の入力信号を該８値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、
前記８値の入力信号を全波整流する第１の全波整流部と、
該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、
前記第１の全波整流部の出力信号を全波整流する第２の全波整流部と、
該第２の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第３の比較器と、
を具備し、前記第１、第２および第３の比較器の出力信号の組み合わせを復調信号とすることを特徴とする多値信号復調回路。
２^ｎ値（ｎは４以上の正の整数）の入力信号を該２^ｎ値の最大値と最小値の中間レベルを比較基準値として比較する第１の比較器と、
前記２^ｎ値の入力信号を全波整流する第１の全波整流部と、
該第１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第２の比較器と、
前記第１の全波整流部の出力信号を全波整流する第２の全波整流部と、
該第２の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第３の比較器と、
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第ｎ−２の全波整流部の出力信号を全波整流する第ｎ−１の全波整流部と、
該第ｎ−１の全波整流部の出力信号を該出力信号の最大値と最小値の中間レベルを比較基準値として比較する第ｎの比較器と、
を具備し、前記第１乃至第ｎの比較器の出力信号の組み合わせを復調信号とすることを特徴とする多値信号復調回路。
請求項１，２，３のいずれか１つに記載の多値信号復調回路において、前記全波整流部は、
入力する信号を差動信号に変換する単相／差動変換回路と、
該単相／差動変換回路の差動出力信号をベースまたはゲートに入力する２個の同じ導電型のトランジスタおよび該両トランジスタの共通エミッタまたは共通ソースに接続された電流源からなる全波整流回路とからなり、
該全波整流回路の前記共通エミッタまたは共通ソースから全波整流された信号が取り出されるようにしたことを特徴とする多値信号復調回路。
請求項１，２，３，４のいずれか１つに記載の多値信号復調回路において、
前記第２の比較器の比較基準値を、前記第１の比較器の比較基準値と共通とし、前記第１の全波整流部の出力信号をレベル調整して前記第２の比較器に入力させることを特徴とする多値信号復調回路。