JP2011108353A - 付加レイテンシを有する半導体装置 - Google Patents
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Abstract
【課題】付加レイテンシを有する半導体装置を提供する。
【解決手段】コマンドを受信し、コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備でき、位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成でき、制御部は、付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の位相制御部をイネーブルさせる第1論理状態の制御信号を生成して出力できる半導体装置である。
【選択図】図1
【解決手段】コマンドを受信し、コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備でき、位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成でき、制御部は、付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の位相制御部をイネーブルさせる第1論理状態の制御信号を生成して出力できる半導体装置である。
【選択図】図1
Description
本発明は、半導体装置に係り、特に、付加レイテンシ(additive latency)を有する半導体装置に関する。
メモリ装置は、集積度の増加と動作速度とを向上させるために、続けて改善されてきた。動作速度を向上させるために、メモリチップ外部から与えられるクロック信号と同期して動作できる同期式(synchronous)メモリ装置が登場した。前記同期式メモリ装置の動作のために追加された動作概念に、付加レイテンシ(additive latency)がある。前記付加レイテンシは、前記同期式メモリ装置で、所定のコマンドが入力される時点から、前記所定のコマンドが実行される時点までのクロック数を意味する。
本発明が解決しようとする課題は、アイドル(idle)状態でトグリング(toggling)しているクロック信号及び電流を除き、電流消耗を最小化できる半導体装置を提供するところにある。
本発明の一実施形態による半導体装置は、コマンドを受信し、前記コマンドが受信された時点から始まる付加レイテンシ(additive latency)区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備できる。前記位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成できる。前記制御部は、前記付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第1論理状態の制御信号を生成して出力できる。
前記制御部は、前記所定の時点から前記メモリアクセス動作の終了時点まで、前記制御信号を第1論理状態に維持し、残りの時点では、前記位相制御部をディスエーブルさせるために、前記制御信号を第2論理状態に変更できる。
前記制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力する複数の遅延部と、前記受信されたコマンドと前記遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記制御信号として出力する論理和ゲートと、を具備できる。
前記制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力する複数の遅延部と、前記受信されたコマンドと前記遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記制御信号として出力する論理和ゲートと、を具備できる。
前記半導体装置は、前記位相制御クロック信号に応答して複数のレイテンシ制御信号を生成して出力するレイテンシ制御部、前記コマンドに応答し、前記付加レイテンシ区間が終了した後に内部コマンドを出力する内部コマンド生成部、前記内部コマンド及び前記レイテンシ制御信号に応答し、前記メモリアクセス動作を制御するコマンド実行制御部を具備し、前記制御信号は、前記付加レイテンシ区間のうち所定の時点から、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる制御信号を生成して出力できる。
前記制御信号は、前記メモリアクセス動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部をイネーブルさせ、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうち少なくとも一つをディスエーブルさせうる。
前記制御部は、前記コマンド及び前記内部コマンドを論理和演算する第1論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第1論理和ゲートの出力信号を遅延させて出力する複数の遅延部と、前記第1論理和ゲートの出力信号と前記遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記制御信号として出力する第2論理和ゲートと、を具備できる。
本発明の他の一実施形態による半導体装置は、リードコマンドまたはライトコマンドを受信された時点から始まる第1付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ODT(on die termination)コマンドが受信された時点から始まる第2付加レイテンシ区間が経過した後に、前記ODT動作を行うことができ、位相制御部、第1制御部及び第2制御部を具備できる。前記位相制御部は、クロック信号の位相を制御して出力できる。前記第1制御部は、前記第1付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第1制御信号を生成して出力できる。前記第2制御部は、前記第2付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第2制御信号を生成して出力できる。
前記第1制御部は、前記第1付加レイテンシ区間のうち所定の時点から、前記リードまたはライト動作が完了する時点まで、前記位相制御部をイネーブルさせるための第1論理状態の前記第1制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第2論理状態の前記第1制御信号を生成して出力し、前記第2制御部は、前記第2付加レイテンシ区間のうち所定の時点から、前記ODT動作が完了する時点まで、前記位相制御部をイネーブルさせるための第1論理状態の第2制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第2論理状態の前記第2制御信号を生成して出力できる。
前記第1制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたリードコマンドまたはライトコマンドを遅延させて出力する複数の第1遅延部と、前記受信されたリードコマンドまたはライトコマンドと前記第1遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第1制御信号として出力する第1論理和ゲートと、を具備し、前記第2制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたODTコマンドを遅延させて出力する複数の第2遅延部と、前記受信されたODTコマンドと前記第2遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第2制御信号として出力する第2論理和ゲートと、を具備できる。
本発明の他の一実施形態による半導体装置は、リードコマンドまたはライトコマンドを受信された時点から始まる第1付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ODTコマンドが受信された時点から始まる第2付加レイテンシ区間が経過した後に、前記ODT動作を行うことができ、位相制御部、レイテンシ制御部、第1内部コマンド生成部、第1コマンド実行制御部、第2内部コマンド生成部、第2コマンド実行制御部、第1制御部及び第2制御部を具備することができる。前記位相制御部は、クロック信号の位相を制御して位相制御クロック信号を出力できる。前記レイテンシ制御部は、前記位相制御クロック信号に応答して複数のレイテンシ制御信号を生成して出力できる。前記第1内部コマンド生成部は、前記リードコマンドまたはライトコマンドを利用し、前記第1付加レイテンシ区間が終了した後に内部リードコマンドまたは内部ライトコマンドを出力できる。前記第1コマンド実行制御部は、前記内部リードコマンド及び前記レイテンシ制御信号を利用し、前記リードコマンドに対応する動作を実行するように制御したり、または前記内部ライトコマンド及び前記レイテンシ制御信号を利用し、前記ライトコマンドに対応する動作を実行するように制御できる。前記第2内部コマンド生成部は、前記ODTコマンドに応答し、前記第2付加レイテンシ区間が終了した後に内部ODTコマンドを出力できる。前記第2コマンド実行制御部は、前記内部ODTコマンド及び前記レイテンシ制御信号を利用し、前記ODT動作を実行するように制御できる。前記第1制御部は、前記リードコマンドまたはライトコマンドが受信された場合、第1前記付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる前記第1制御信号を生成して出力できる。前記第2制御部は、前記ODTコマンドが受信された場合、前記第2付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる第2制御信号を生成して出力できる。
前記第1制御部は、前記第1付加レイテンシ区間のうち所定の時点から、前記リードコマンドまたはライトコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部をイネーブルさせるための前記第1制御信号を生成して出力し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第1制御信号を生成して出力し、前記第2制御部は、前記第2付加レイテンシ区間のうち所定の時点から、前記ODTコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部をイネーブルさせるための前記第2制御信号を生成し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第2制御信号を生成して出力できる。
前記第1制御部は、前記リードコマンド及び前記内部リードコマンドを論理和演算したり、または前記ライトコマンド及び前記内部ライトコマンドを論理和演算する第1論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第1論理和ゲートの出力信号を遅延させて出力する複数の第1遅延部と、前記第1論理和ゲートの出力信号と前記第1遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第1制御信号として出力する第2論理和ゲートと、を具備し、前記第2制御部は、前記ODTコマンド及び前記内部ODTコマンドを論理和演算する第3論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第3論理和ゲートの出力信号を遅延させて出力する複数の第2遅延部と、前記第3論理和ゲートの出力信号と前記第2遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第2制御信号として出力する第4論理和ゲートと、を具備できる。
前記レイテンシ制御部は、直列に連結され、前記位相制御部の出力信号を遅延させて前記レイテンシ制御信号のうち対応するレイテンシ制御信号として出力する複数の遅延部と、前記第1制御信号または前記第2制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記連結部間の連結を制御する連結部と、を具備できる。
前記第1コマンド実行制御部は、直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部リードコマンドまたは前記内部ライトコマンドを遅延させる複数の第1遅延部と、前記第1制御信号に応答し、前記レイテンシ制御部と前記第1遅延部の連結を制御したり、または前記第1内部コマンド生成部と前記第1遅延部との連結を制御したり、または前記第1遅延部間の連結を制御する第1連結部と、を具備し、前記第2コマンド実行制御部は、直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部ODTコマンドを遅延させる複数の第2遅延部と、前記第2制御信号に応答し、前記レイテンシ制御部と前記第2遅延部との連結を制御したり、または前記第2内部コマンド生成部と前記第2遅延部との連結を制御したり、または前記第2遅延部間の連結を制御する第2連結部と、を具備できる。
本発明による付加レイテンシを有する半導体装置は、区間によって、少なくとも1つのユニットをイネーブルまたはディスイネーブルすることによって、アイドル状態でトグリングしているクロック信号または電流を除き、電流消耗を最小化できる。すなわち、該半導体装置は、前記少なくとも1つのユニットの動作を最小化して電流消耗を最小化しつつ、受信されたコマンドに対応する動作を正常に行える。
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図1は、本発明の技術的思想によるところの一実施形態による半導体装置100のブロック図である。
図1を参照すれば、半導体装置100は、制御部110及び位相制御部150を具備できる。制御部110は、付加レイテンシ(additive latency)区間のうち所定の時点から、受信されたコマンドCMDに対応する動作が完了する時点まで、ディスエーブル状態の位相制御部150をイネーブルさせることができる第1論理状態の制御信号CONを生成して出力できる。そして、制御部110は、位相制御部150をディスエーブルさせることができる第2論理状態の制御信号CONを生成して出力できる。以下、第1論理状態は論理ハイ状態であり、第2論理状態は論理ロー状態でありうる。ただし、本発明がこの場合に限定されるものではなく、位相制御部150が論理ロー状態の制御信号CONに応答してイネーブルされる場合、前記第1論理状態は論理ロー状態であり、前記第2論理状態は論理ハイ状態でありうる。
図1を参照すれば、半導体装置100は、制御部110及び位相制御部150を具備できる。制御部110は、付加レイテンシ(additive latency)区間のうち所定の時点から、受信されたコマンドCMDに対応する動作が完了する時点まで、ディスエーブル状態の位相制御部150をイネーブルさせることができる第1論理状態の制御信号CONを生成して出力できる。そして、制御部110は、位相制御部150をディスエーブルさせることができる第2論理状態の制御信号CONを生成して出力できる。以下、第1論理状態は論理ハイ状態であり、第2論理状態は論理ロー状態でありうる。ただし、本発明がこの場合に限定されるものではなく、位相制御部150が論理ロー状態の制御信号CONに応答してイネーブルされる場合、前記第1論理状態は論理ロー状態であり、前記第2論理状態は論理ハイ状態でありうる。
前記付加レイテンシ区間は、半導体装置100を含むメモリ装置にコマンドCMDが受信された時点と、ロウアドレス・ストローブ(RAS)からコラムアドレス・ストローブ(CAS)までの遅延であるtRCD(RAS to CAS delay)の終了時点との間の区間でありうる。すなわち、前記付加レイテンシ区間は、前記メモリ装置がコマンドCMDを受信した時点から、前記tRCDの終了時点まででありうる。前記付加レイテンシ区間は、半導体装置100のタイミングを制御するクロック信号CLKのクロック数であると測定できる。
以下、前記メモリ装置は、前記所定のコマンドに対応する動作を行うことができるあらゆるユニットを含んでいる装置を意味することができる。例えば、前記付加レイテンシが2である場合、半導体装置100を含む前記メモリ装置にリードコマンドが入力された時点から2クロック後に、前記メモリ装置は、リード動作を実行する。
コマンドCMDはリードコマンド、ライトコマンド及びODT(on die termination)コマンドでありうる。前記リードコマンドは、半導体装置100を含む前記メモリ装置にリード動作を行わせるためのコマンドであり、前記ライトコマンドは、半導体装置100を含む前記メモリ装置にライト動作を行わせるためのコマンドである。また、前記ODTコマンドは、半導体装置100を含む前記メモリ装置にODT動作を行わせるためのコマンドである。前記ODT動作とは、半導体装置100を含む前記メモリ装置にデータが入出力される場合、信号反射(signal reflection)などを最小化するために導入された概念である。
制御部110の一実施形態による構成及び具体的な動作については、図2及び図4を参照しつつさらに詳細に説明する。
位相制御部150は、位相制御クロック信号CLKDを生成するために、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDを、前記メモリ装置の所定のユニットに出力できる。そして、位相制御部150は、制御信号CONに応答し、イネーブルまたはディスエーブルされうる。すなわち、位相制御部150は、制御信号CONに応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたコマンドCMDに対応する動作が完了する時点まで、イネーブルされうる。そして、位相制御部150は、制御信号CONに応答し、受信されたコマンドCMDに対応する動作が完了した後からディスエーブルされ、半導体装置100を含む前記メモリ装置がアクティブ状態になっても、イネーブルされずに、ディスエーブル状態を維持する。すなわち、位相制御部150は、制御信号CONに応答し、半導体装置100を含む前記メモリ装置が受信されたコマンドCMDに対応する動作を実行する前にイネーブルされうる。従って、半導体装置100を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたコマンドCMDに対応する動作を正常に実行できる。位相制御部150の一実施形態による構成及び具体的な動作については、図3Aないし図4を参照しつつ、さらに詳細に説明する。
位相制御部150は、位相制御クロック信号CLKDを生成するために、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDを、前記メモリ装置の所定のユニットに出力できる。そして、位相制御部150は、制御信号CONに応答し、イネーブルまたはディスエーブルされうる。すなわち、位相制御部150は、制御信号CONに応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたコマンドCMDに対応する動作が完了する時点まで、イネーブルされうる。そして、位相制御部150は、制御信号CONに応答し、受信されたコマンドCMDに対応する動作が完了した後からディスエーブルされ、半導体装置100を含む前記メモリ装置がアクティブ状態になっても、イネーブルされずに、ディスエーブル状態を維持する。すなわち、位相制御部150は、制御信号CONに応答し、半導体装置100を含む前記メモリ装置が受信されたコマンドCMDに対応する動作を実行する前にイネーブルされうる。従って、半導体装置100を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたコマンドCMDに対応する動作を正常に実行できる。位相制御部150の一実施形態による構成及び具体的な動作については、図3Aないし図4を参照しつつ、さらに詳細に説明する。
図2は、図1の制御部110の一実施形態によるブロック図である。
図1及び図2を参照すれば、制御部110は、n個(nは自然数)の遅延部210_1,210_2,210_3,…,210_n及び論理和ゲート250を具備できる。
図1及び図2を参照すれば、制御部110は、n個(nは自然数)の遅延部210_1,210_2,210_3,…,210_n及び論理和ゲート250を具備できる。
遅延部210_1,210_2,210_3,…,210_nは、直列に連結され、遅延部210_1はクロック信号に応答し、受信されたコマンドCMDを遅延させて出力できる。遅延部210_2,210_3,…,210_nそれぞれは、クロック信号に応答し、先行遅延部の出力信号を遅延させて出力できる。論理和ゲート250は、受信されたコマンドCMDと、遅延部210_1,210_2,210_3,…,210_nの出力信号のうち少なくとも2つの信号とを入力され、前記入力受けた信号を論理和演算して制御信号CONとして出力できる。
図2の場合には、受信されたコマンドCMD、及び遅延部210_1,210_2,210_3,…,210_nの出力信号のいずれもと論理和演算して制御信号CONとして出力している。ただし、本発明は、この場合に限定されるものではなく、制御部110は、必要によって、受信されたコマンドCMDと、遅延部210_1,210_2,210_3,…,210_nの出力信号のうち少なくとも2つの信号とを論理和演算して制御信号CONを生成できる。また、図2の場合、制御部110は、受信されたコマンドCMDを遅延させて制御信号CONを生成しているが、本発明は、この場合に限定されるものではなく、制御部110は、コマンドCMDが受信された時点が分かる他の所定の信号を利用しても、同様に制御信号CONを生成できる。また、図2の場合、遅延部210_1,210_2,210_3,…,210_nそれぞれが、フリップフロップである場合を図示しているが、遅延部210_1,210_2,210_3,…,210_nそれぞれが、必ずしもフリップフロップでなければならないわけではなく、以上で説明したような論理状態を有する制御信号CONを生成できるものであるならば、他の素子を利用することもできる。
図3Aは、図1の位相制御部150の一実施形態によるブロック図である。
図1及び図3Aを参照すれば、位相制御部150は、連結部310と、遅延固定ループ(delay lock loop)330とを具備できる。連結部310は、制御信号CONに応答し、クロック信号CLKを遅延固定ループ330に伝達したり、またはそれを遮断できる。すなわち、連結部310は、第1論理状態の制御信号CONに応答し、クロック信号CLKを遅延固定ループ330に伝達でき、第2論理状態の制御信号CONに応答し、遅延固定ループ330へのクロック信号CLKの伝達を遮断できる。
図1及び図3Aを参照すれば、位相制御部150は、連結部310と、遅延固定ループ(delay lock loop)330とを具備できる。連結部310は、制御信号CONに応答し、クロック信号CLKを遅延固定ループ330に伝達したり、またはそれを遮断できる。すなわち、連結部310は、第1論理状態の制御信号CONに応答し、クロック信号CLKを遅延固定ループ330に伝達でき、第2論理状態の制御信号CONに応答し、遅延固定ループ330へのクロック信号CLKの伝達を遮断できる。
遅延固定ループ330は、位相検出部331、遅延制御部332及び遅延部333を具備できる。位相検出部331は、クロック信号CLKと位相制御クロック信号CLKDとを比較し、その位相差を検出して出力する。遅延制御部332は、位相検出部331の出力信号に応答し、遅延部333を制御するための遅延制御信号CONDを出力する。遅延部333は、遅延制御信号CONDに応答し、クロック信号CLKを所定時間遅延させて位相制御クロック信号CLKDとして出力する。遅延部333は、複数の遅延部(図示せず)を具備でき、前記遅延部は、インバータまたはフリップフロップを含むことができる。
図3Bは、図1の位相制御部150の他の一実施形態によるブロック図である。
図1及び図3Bを参照すれば、位相制御部150は、連結部350と、位相固定ループ370とを具備できる。連結部350は、制御信号CONに応答し、クロック信号CLKを位相固定ループ370に伝達したり、またはそれを遮断できる。すなわち、連結部350は、第1論理状態の制御信号CONに応答し、クロック信号CLKを位相固定ループ370に伝達でき、第2論理状態の制御信号CONに応答し、遅延固定ループ370へのクロック信号CLKの伝達を遮断できる。
図1及び図3Bを参照すれば、位相制御部150は、連結部350と、位相固定ループ370とを具備できる。連結部350は、制御信号CONに応答し、クロック信号CLKを位相固定ループ370に伝達したり、またはそれを遮断できる。すなわち、連結部350は、第1論理状態の制御信号CONに応答し、クロック信号CLKを位相固定ループ370に伝達でき、第2論理状態の制御信号CONに応答し、遅延固定ループ370へのクロック信号CLKの伝達を遮断できる。
位相固定ループ370は、位相周波数検出器(PFD:phase frequency detector)371、電荷ポンプ及びループフィルタ(CP/LP:charge pump/loop filter)372、電圧制御発振器(VCO:voltage controlled oscillator)373及び分周器(DIV:divider)374を具備できる。
位相周波数検出器371は、クロック信号CLKと分周器374の出力信号とを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ372は、位相周波数検出器371の出力信号を電圧信号に変換し、電圧制御発振器373を制御するための制御電圧信号Vctrlとして出力する。電圧制御発振器373は、制御電圧信号Vctrlに応答し、所定の周波数を有する位相制御クロック信号CLKDを出力する。分周器374は、電圧制御発振器373から出力されるクロック信号CLKを分周して出力する。
図3A及び図3Bでは、連結部310,350が、制御信号CONに応答してオン(on)またはオフ(off)されるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、制御信号CONの論理状態によって、クロック信号CLKを遅延固定ループ330、または位相固定ループ370に伝達したり、またはそれを遮断できる他の素子、例えば、トランジスタなどを利用し、連結部310,350を具現することもできる。また、図3Aでは、連結部310がクロック信号CLKを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、連結部310は、遅延固定ループ310のユニット間で信号を伝達したり遮断することもできる。図3Bの場合にも、連結部350が、クロック信号CLKを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、連結部350は、位相固定ループ370のユニット間で信号を伝達したり遮断することもできる。
図4は、図1の半導体装置100の動作について説明するためのタイミング図である。
以下、図1ないし図4を参照しつつ、半導体装置100の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドRDである場合を仮定して説明する。図4の場合、前記付加レイテンシALが4であり、CAS(column address strobe)レイテンシ(CL:CAS latency)が5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt3時点で、半導体装置100を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置100を含む前記メモリ装置は、t3時点から5クロックが経過したt4時点からt5時点までリードされたデータを出力する。
以下、図1ないし図4を参照しつつ、半導体装置100の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドRDである場合を仮定して説明する。図4の場合、前記付加レイテンシALが4であり、CAS(column address strobe)レイテンシ(CL:CAS latency)が5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt3時点で、半導体装置100を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置100を含む前記メモリ装置は、t3時点から5クロックが経過したt4時点からt5時点までリードされたデータを出力する。
制御部110は、t2時点以前には、第2論理状態であり、t2時点からt5時点まで第1論理状態であり、t5時点以後に、第2論理状態を有する制御信号CONを生成できる。すなわち、制御信号CONは、アクティブ状態であるt1時点で第2論理状態を維持し、t2時点からt3時点までの付加レイテンシ区間AL中に、第2論理状態から第1論理状態に変更される。
制御部110が、図2のように具現された場合、制御信号CONは、図4のような形態を有する。すなわち、図2の制御部110において論理和ゲート250は、受信されたコマンドCMD、及び遅延部210_1,210_2,210_3,…,210_nの出力信号をいずれも論理和演算しているので、制御信号CONは、図4のように、t2時点で第2論理状態から第1論理状態に変更される。もし図2の制御部110において論理和ゲート250が、遅延部210_2,210_3,…,210_nの出力信号だけを論理和演算しているならば、制御信号CONは、t2時点から2クロック後に、第2論理状態から第1論理状態に変更されるであろう。このように、図2の制御部110において論理和ゲート250で、論理和演算を行う信号を調節することによって、制御信号CONが第2論理状態から第1論理状態に変更される時点を調節できる。
制御信号CONが、t2時点からリードされたデータ出力が完了するt5時点まで、第1論理状態を有し、残りの時点で第2論理状態を有するので、位相制御部150は、t2時点からt5時点までイネーブルされ、残りの時点でディスエーブルされる。すなわち、本発明の技術的思想によるところの一実施形態による半導体装置100は、アクティブ状態後にも、位相制御部150がディスエーブル状態を維持し、付加レイテンシ区間AL中の所定の時点でイネーブルされるので、位相制御部150の動作による不要な電流消耗を防止できる。
図5は、本発明の技術的思想によるところの他の一実施形態による半導体装置500のブロック図である。
図5を参照すれば、半導体装置500は、内部コマンド生成部510、制御部520、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550を具備できる。
図5を参照すれば、半導体装置500は、内部コマンド生成部510、制御部520、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550を具備できる。
内部コマンド生成部510は、コマンドCMDを受信し、受信されたコマンドCMDを利用し、前記付加レイテンシ区間が終了した後、内部コマンドCMD_INTを生成して出力できる。図1ないし図4と関連して説明したように、前記付加レイテンシ区間は、半導体装置500を含むメモリ装置に、アクティブ状態後に所定のコマンドが入力された時点から、tRCDまでのクロック数を意味する。そして、図1ないし図4と関連して説明したように、コマンドCMDは、前記リードコマンド、前記ライトコマンド及び前記ODTコマンドでありうる。内部コマンド生成部510の構成及び動作については、図6及び図9を参照しつつ、さらに詳細に説明する。
制御部520は、前記付加レイテンシ区間のうち所定の時点から、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550のうちディスエーブル状態であるユニットをイネーブルさせる制御信号CONを発生させて出力できる。すなわち、制御部520は、前記所定の時点から受信されたコマンドCMDに対応する動作が完了する時点まで、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550をイネーブルさせ、残りの時点では、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550のうち少なくとも一つをディスエーブルさせる制御信号CONを生成して出力できる。前記所定の時点から受信されたコマンドCMDに対応する動作が完了する時点まで、制御信号CONは第1論理状態を有し、残りの時点で制御信号CONは、第2論理状態を有することができる。制御部520の一実施形態による構成及び具体的な動作については、図7及び図9を参照しつつ、さらに詳細に説明する。
位相制御部530は、クロック信号CLKの位相を制御して位相制御クロック信号CLKDを生成し、位相制御クロック信号CLKDをレイテンシ制御部540に出力できる。そして、位相制御部530は、制御信号CONに応答し、イネーブルまたはディスエーブルされうる。位相制御部530は、図3Aまたは図3Bのような構成を有することができる。位相制御部530の構成と関連しては、図3A及び図3Bと関連して詳細に説明したので、以下では具体的な構成に係わる説明は省略する。
レイテンシ制御部540は、位相制御部530から出力される位相制御クロック信号CLKDを利用し、複数のレイテンシ制御信号CLKLを生成し、コマンド実行制御部550に出力できる。そして、レイテンシ制御部540は、制御信号CONに応答し、イネーブルまたはディスエーブルされうる。レイテンシ制御部540の具体的な構成及び動作については、図8を参照しつつ、さらに詳細に説明する。
コマンド実行制御部550は、内部コマンド生成部510から出力される内部コマンドCMD_INT及びレイテンシ制御部540から出力されるレイテンシ制御信号CLKLを利用し、受信されたコマンドCMDに対応する動作を実行するように制御できるイネーブル信号CMD_ENを生成して出力できる。そして、コマンド実行制御部540は、制御信号CONに応答し、イネーブルまたはディスエーブルされうる。例えば、受信されたコマンドCMDが、前記リードコマンドである場合、コマンド実行制御部550は、イネーブル信号CMD_ENを前記メモリ装置のデータ出力バッファ(図示せず)に出力できる。前記出力バッファは、イネーブル信号CMD_ENに応答し、前記メモリ装置のメモリセルからリードされたデータを、データ出力パッドを介して、前記メモリ装置の外部に出力できる。コマンド実行制御部550の具体的な構成及び動作については、図8を参照しつつ、さらに詳細に説明する。
位相制御部530、レイテンシ制御部540及びコマンド実行制御部550は、制御信号CONに応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたコマンドCMDに対応する動作が完了する時点まで、イネーブルされうる。そして、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550のうち少なくとも1つのユニットは、制御信号CONに応答し、受信されたコマンドCMDに対応する動作が完了した後からディスエーブルされ、半導体装置500を含む前記メモリ装置が、アクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。すなわち、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550のうちディスエーブル状態であるユニットは、制御信号CONに応答し、半導体装置500を含む前記メモリ装置が、受信されたコマンドCMDに対応する動作を実行する前にイネーブルされうる。従って、半導体装置500を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたコマンドCMDに対応する動作を正常に実行できる。
図6は、図5の内部コマンド生成部510の一実施形態によるブロック図である。
図5及び図6を参照すれば、内部コマンド生成部510は、m個(mは自然数)の第1遅延部610_1,610_2,610_3,…,610_mを具備できる。第1遅延部610_1,610_2,610_3,…,610_mは直列に連結され、第1遅延部610_1はクロック信号に応答し、受信されたコマンドCMDを遅延させて出力できる。第1遅延部610_2,610_3,…,610_mそれぞれは、クロック信号に応答し、先行第1遅延部の出力信号を遅延させて出力できる。すなわち、内部コマンド生成部510は、受信されたコマンドCMDを、第1遅延部610_1,610_2,610_3,…,610_mを介して所定時間遅延させ、内部コマンドCMD_INTとして出力できる。
図5及び図6を参照すれば、内部コマンド生成部510は、m個(mは自然数)の第1遅延部610_1,610_2,610_3,…,610_mを具備できる。第1遅延部610_1,610_2,610_3,…,610_mは直列に連結され、第1遅延部610_1はクロック信号に応答し、受信されたコマンドCMDを遅延させて出力できる。第1遅延部610_2,610_3,…,610_mそれぞれは、クロック信号に応答し、先行第1遅延部の出力信号を遅延させて出力できる。すなわち、内部コマンド生成部510は、受信されたコマンドCMDを、第1遅延部610_1,610_2,610_3,…,610_mを介して所定時間遅延させ、内部コマンドCMD_INTとして出力できる。
図7は、図5の制御部520の一実施形態によるブロック図である。
図5及び図7を参照すれば、制御部520は、第1論理和ゲート710、p個(pは自然数)の第2遅延部710_1,710_2,710_3,…,710_p、及び第2論理和ゲート750を具備できる。
図5及び図7を参照すれば、制御部520は、第1論理和ゲート710、p個(pは自然数)の第2遅延部710_1,710_2,710_3,…,710_p、及び第2論理和ゲート750を具備できる。
第1論理和ゲート710は、受信されたコマンドCMD及び内部コマンドCMD_INTを論理和演算できる。第2遅延部730_1,730_2,730_3,…,730_pは直列に連結され、第2遅延部730_1はクロック信号に応答し、第1論理和ゲート710の出力信号を遅延させて出力できる。第2遅延部730_2,730_3,…,730_pそれぞれはクロック信号に応答し、先行第2遅延部の出力信号を遅延させて出力できる。第2論理和ゲート750は、第1論理和ゲート710の出力信号、及び第2遅延部730_1,730_2,730_3,…,730_pの出力信号のうち少なくとも2つの信号が入力され、前記入力された信号を論理和演算し、制御信号CONとして出力できる。
図7の場合には、第1論理和ゲート710の出力信号、及び第2遅延部730_1,730_2,730_3,…,730_pの出力信号をいずれも論理和演算し、制御信号CONとして出力している。ただし、本発明がこの場合に限定されるものではなく、制御部520は、必要によっては、第1論理和ゲート710の出力信号と、第2遅延部730_1,730_2,730_3,…,730_pの出力信号とのうち少なくとも2つの信号を論理和演算し、制御信号CONを生成できる。また、図7の場合、制御部520は、第1論理和ゲート710の出力信号を遅延させて制御信号CONを生成しているが、本発明がこの場合に限定されるものではなく、制御部520は、コマンドCMD及び内部コマンドCMD_INTが受信された時点が分かる他の所定の信号を利用しても、同様に制御信号CONを生成できる。また、図7の場合、第2遅延部730_1,730_2,730_3,…,730_pそれぞれが、フリップフロップである場合を図示しているが、第2遅延部730_1,730_2,730_3,…,730_pそれぞれが、必ずしもフリップフロップでなければならないわけではなく、以上で説明したような論理状態を有する制御信号CONを生成できるものであるならば、他の素子を利用することもできる。
図8は、図5の位相制御部530、レイテンシ制御部540及びコマンド実行制御部550を図示した図面である。
図8は、図5の位相制御部530、レイテンシ制御部540及びコマンド実行制御部550を図示した図面である。
図5及び図8を参照すれば、位相制御部530は、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDとして出力する。位相制御部530の構成については、図3A及び図3Bと関連して詳細に説明したので、具体的な説明は省略する。
レイテンシ制御部540は、第1連結部800、及びq個(qは自然数)の第3遅延部810_1,…,810_q−1,810_qを具備できる。第1連結部800は、制御信号CONに応答し、位相制御クロック信号CLKDを第3遅延部810_qに伝達したり、またはそれを遮断できる。すなわち、第1連結部800は、第1論理状態の制御信号CONに応答し、位相制御クロック信号CLKDを第3遅延部810_qに伝達でき、第2論理状態の制御信号CONに応答し、第3遅延部810_qへの位相制御クロック信号CLKDの伝達を遮断できる。
第3遅延部810_1,…,810_q−1,810_qは直列に連結され、第3遅延部810_qは位相制御クロック信号CLKDを遅延させ、レイテンシ制御信号CLKL_qとして出力できる。第3遅延部810_1,…,810_q−1それぞれは、先行遅延部の出力信号を遅延させ、レイテンシ制御信号CLKL_1,…,CLKL_q−1のうち対応するレイテンシ制御信号を出力できる。
コマンド実行制御部550は、第2連結部820、及びq個の第4遅延部830_1,…,830_q−1,830_qを具備できる。第2連結部820は、制御信号CONに応答し、内部コマンドCMD_INTを第4遅延部830_1に伝達したり、またはそれを遮断できる。すなわち、第2連結部820は、第1論理状態の制御信号CONに応答し、内部コマンドCMD_INTを第4遅延部830_1に伝達でき、第2論理状態の制御信号CONに応答し、第4遅延部830_1への内部コマンドCMD_INTの伝達を遮断できる。
第4遅延部830_1,…,830_q−1,830_qは直列に連結され、第4遅延部830_1は、第3遅延部810_1から出力されるレイテンシ制御信号CLKL_1に応答し、内部コマンドCMD_INTを遅延させて出力できる。第4遅延部830_1,…,830_q−1それぞれは、レイテンシ制御信号CLKL_1,…,CLKL_q−1のうち対応するレイテンシ制御信号に応答し、先行第4遅延部の出力信号を遅延させて出力できる。すなわち、コマンド実行制御部550は、内部コマンドCMD_INTを第4遅延部810_1,…,810_q−1,810_qを介して所定時間遅延させ、イネーブル信号CMD_ENとして出力できる。
図8では、第1連結部800及び第2連結部820が制御信号CONに応答し、オンまたはオフされるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、制御信号CONの論理状態によって、レイテンシ制御部540またはコマンド実行制御部550をイネーブルまたはディスエーブルさせることができるものであるならば、他の素子、例えばトランジスタなどを利用し、第1連結部800または第2連結部820を具現することもできる。また、図8では、第1連結部800が位相制御クロック信号CLKDを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第1連結部800が、第3遅延部810_1,…,810_q−1,810_q間で信号を伝達したり遮断することもできる。同様に、図8では、第2連結部820が内部コマンドCMD_INTを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第2連結部820が、第4遅延部830_1,…,830_q−1,830_q間で信号を伝達したり遮断することもでき、第3遅延部810_1,…,810_q−1,810_qと、第4遅延部830_1,…,830_q−1,830_qとの間で、レイテンシ制御信号CLKL_1,…,CLKL_q−1の一部または全部の連結を遮断することもできる。
図8の場合、第3遅延部810_1,…,810_q−1,810_qそれぞれはインバータであり、第4遅延部830_1,…,830_q−1,830_qそれぞれはフリップフロップである場合を図示しているが、本発明が必ずしもこの場合に限定されるものではなく、前述のようなレイテンシ制御信号CLKL_1,CLKL_q−1,CLKL_qまたはイネーブル信号CMD_ENを生成できるものであるならば、他の素子を利用することもできる。
図9は、図5の半導体装置500の動作について説明するためのタイミング図である。
以下、図5ないし図9を参照しつつ、半導体装置500の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドRDである場合を仮定して説明する。図9の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt3時点で、内部コマンド生成部510は、内部コマンドCMD_INTを出力し、半導体装置500を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置500を含む前記メモリ装置は、t3時点から5クロックが経過したt4時点からt5時点まで、リードされたデータを出力する。
以下、図5ないし図9を参照しつつ、半導体装置500の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドRDである場合を仮定して説明する。図9の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt3時点で、内部コマンド生成部510は、内部コマンドCMD_INTを出力し、半導体装置500を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置500を含む前記メモリ装置は、t3時点から5クロックが経過したt4時点からt5時点まで、リードされたデータを出力する。
制御部520は、受信されたコマンドCMD及び内部コマンドCMD_INTを利用し、t2時点以前には第2論理状態であり、t2時点からt5時点まで第1論理状態であり、t5時点以後に、第2論理状態を有する制御信号CONを生成できる。すなわち、制御信号CONは、アクティブ状態であるt1時点で第2論理状態を維持し、t2時点からt3時点までの付加レイテンシ区間AL中に、第2論理状態から第1論理状態に変更される。
制御部520が、図7のように具現された場合、制御信号CONは、図9のような形態を有する。すなわち、図7の制御部520において第2論理和ゲート750は、第1論理和ゲート710の出力信号、及び遅延部730_1,730_2,730_3,…,730_pの出力信号をいずれも論理和演算しているので、制御信号CONは、図9のように、2時点で第2論理状態から第1論理状態に変更される。もし図7の制御部520において第2論理和ゲート750が、遅延部730_3,…,730_pの出力信号だけを論理和演算しているならば、制御信号CONは、t2時点から3クロック後に、第2論理状態から第1論理状態に変更されるであろう。このように、図7の制御部520において第2論理和ゲート750で、論理和演算を行う信号を調節することによって、制御信号CONが第2論理状態から第1論理状態に変更される時点を調節できる。
制御信号CONが、t2時点からリードされたデータ出力が完了するt5時点まで、第1論理状態であり、残りの時点で第2論理状態を有するので、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550は、t2時点からt5時点までイネーブルされ、残りの時点でディスエーブルされる。図5の場合、制御部520が、1つの制御信号CONで、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550を制御しているが、制御部520が、別途の論理状態を有する制御信号を利用し、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550それぞれを、個別に制御することもできる。
本発明の技術的思想によるところの一実施形態による半導体装置500は、アクティブ状態後にも、位相制御部530、レイテンシ制御部540及びコマンド実行制御部550のうち少なくとも1つのユニットがディスエーブル状態を維持し、付加レイテンシ区間ALのうち所定の時点でイネーブルされるので、前記ディスエーブルされたユニットの動作による不要な電流消耗を防止できる。
図10は、本発明の技術的思想によるところの一実施形態による半導体装置1000のブロック図である。
図10を参照すれば、半導体装置1000は、第1制御部1010、第2制御部1120及び位相制御部1050を具備できる。第1制御部1010は、前記付加レイテンシ区間のうち所定の時点から、ディスエーブル状態の位相制御部1050をイネーブルさせる第1制御信号CON_1を発生させて出力できる。すなわち、第1制御部1010は、前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで、位相制御部1050をイネーブルさせ、残りの時点では、位相制御部1050をディスエーブルさせる第1制御信号CON_1を生成して出力できる。前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで、第1制御信号CON_1は第1論理状態を有し、残りの時点で第1制御信号CON_1は、第2論理状態を有することができる。図1ないし図4と関連して説明したように、前記付加レイテンシ区間は、半導体装置1000を含むメモリ装置にアクティブ状態後に所定のコマンドが入力された時点から、tRCDまでのクロック数を意味する。第1制御部1010の一実施形態による構成及び具体的な動作については、図11及び図13を参照しつつ、さらに詳細に説明する。
図10を参照すれば、半導体装置1000は、第1制御部1010、第2制御部1120及び位相制御部1050を具備できる。第1制御部1010は、前記付加レイテンシ区間のうち所定の時点から、ディスエーブル状態の位相制御部1050をイネーブルさせる第1制御信号CON_1を発生させて出力できる。すなわち、第1制御部1010は、前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで、位相制御部1050をイネーブルさせ、残りの時点では、位相制御部1050をディスエーブルさせる第1制御信号CON_1を生成して出力できる。前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで、第1制御信号CON_1は第1論理状態を有し、残りの時点で第1制御信号CON_1は、第2論理状態を有することができる。図1ないし図4と関連して説明したように、前記付加レイテンシ区間は、半導体装置1000を含むメモリ装置にアクティブ状態後に所定のコマンドが入力された時点から、tRCDまでのクロック数を意味する。第1制御部1010の一実施形態による構成及び具体的な動作については、図11及び図13を参照しつつ、さらに詳細に説明する。
第2制御部1020は、前記付加レイテンシ区間のうち所定の時点から、ディスエーブル状態の位相制御部1050をイネーブルさせる第2制御信号CON_2を発生させて出力できる。すなわち、第2制御部1020は、前記所定の時点から受信されたODTコマンドODTに対応する動作が完了する時点まで、位相制御部1050をイネーブルさせ、残りの時点では、位相制御部1050をディスエーブルさせる第2制御信号CON_2を生成して出力できる。前記所定の時点から受信されたODTコマンドODTに対応する動作が完了する時点まで、第2制御信号CON_2は第1論理状態を有し、残りの時点で第2制御信号CON_2は、第2論理状態を有することができる。第1制御部1020の一実施形態による構成及び具体的な動作については、図12及び図13を参照しつつ、さらに詳細に説明する。
位相制御部1050は、クロック信号CLKの位相を制御して位相制御クロック信号CLKDを生成できる。そして、位相制御部1050は、第1制御信号CON_1または第2制御信号CON_2に応答し、イネーブルまたはディスエーブルされうる。位相制御部1050は、図3Aまたは図3Bのような構成を有することができる。位相制御部1050の構成と関連しては、図3A及び図3Bと関連して詳細に説明したので、以下、具体的な構成に係わる説明は省略する。
図11は、図10の第1制御部1010の一実施形態によるブロック図である。
図10及び図11を参照すれば、第1制御部1010は、n個(nは自然数)の第1遅延部1110_1,1110_2,1110_3,…,1110_n、及び第1論理和ゲート1150を具備できる。
図10及び図11を参照すれば、第1制御部1010は、n個(nは自然数)の第1遅延部1110_1,1110_2,1110_3,…,1110_n、及び第1論理和ゲート1150を具備できる。
第1遅延部1110_1,1110_2,1110_3,…,1110_nは直列に連結され、第1遅延部1110_1はクロック信号に応答し、受信されたリードコマンドRDまたはライトコマンドWRを遅延させて出力できる。第1遅延部1110_1,1110_2,1110_3,…,1110_nそれぞれはクロック信号に応答し、先行第1遅延部の出力信号を遅延させて出力できる。第1論理和ゲート1150は、受信されたリードコマンドRDと、第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号とのうち少なくとも2つの信号を入力され、前記入力された信号を論理和演算し、第1制御信号CON_1として出力できる。また、第1論理和ゲート1150は、受信されたライトコマンドWRと、第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号とのうち少なくとも2つの信号を入力され、前記入力された信号を論理和演算し、第1制御信号CON_1として出力できる。
図12は、図10の第2制御部1020の一実施形態によるブロック図である。
図10及び図12を参照すれば、第2制御部1020は、n個(nは自然数)の第2遅延部1210_1,1210_2,1210_3,…,1210_n、及び第2論理和ゲート1250を具備できる。
図10及び図12を参照すれば、第2制御部1020は、n個(nは自然数)の第2遅延部1210_1,1210_2,1210_3,…,1210_n、及び第2論理和ゲート1250を具備できる。
第2遅延部1210_1,1210_2,1210_3,…,1210_nは直列に連結され、第2遅延部1210_1はクロック信号に応答し、受信されたODTコマンドODTを遅延させて出力できる。第2遅延部1210_1,1210_2,1210_3,…,1210_nそれぞれは、クロック信号に応答し、先行第2遅延部の出力信号を遅延させて出力できる。第2論理和ゲート1250は、受信されたODTコマンドODTと、第2遅延部1210_1,1210_2,1210_3,…,1210_nの出力信号とのうち少なくとも2つの信号を入力され、前記入力された信号を論理和演算し、第2制御信号CON_2として出力できる。
図11の場合には、第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号をいずれも論理和演算し、第1制御信号CON_1として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたリードコマンドRDまたはライトコマンドWRと、第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号とのうち少なくとも2つの信号を論理和演算し、第1制御信号CON_1を生成できる。また、図12の場合にも、第2遅延部1210_1,1210_2,1210_3,…,1210_nの出力信号をいずれも論理和演算し、第2制御信号CON_2として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたODTコマンドODTと、第2遅延部1210_1,1210_2,1210_3,…,1210_nとの出力信号のうち少なくとも2つの信号を論理和演算し、第2制御信号CON_2を生成できる。
そして、図11の場合、第1制御部1010は、受信されたリードコマンドRDまたはライトコマンドWRを遅延させ、第1制御信号CON_1を生成しているが、本発明がこの場合に限定されるものではなく、第1制御部1010は、リードコマンドRDまたはライトコマンドWRが受信された時点が分かる他の所定の信号を利用しても、同様に第1制御信号CON_1を生成できる。また、図12の場合にも、第2制御部1020は、受信されたODTコマンドODTを遅延させ、第2制御信号CON_2を生成しているが、本発明がこの場合に限定されるものではなく、第2制御部1020は、ODTコマンドODTが受信された時点が分かる他の所定の信号を利用しても、同様に第2制御信号CON_2を生成できる。
図11及び図12の場合、第1遅延部1110_1,1110_2,1110_3,…,1110_n、及び第2遅延部1210_1,1210_2,1210_3,…,1210_nそれぞれがフリップフロップである場合を図示しているが、第1遅延部1110_1,1110_2,1110_3,…,1110_n、及び第2遅延部1210_1,1210_2,1210_3,…,1210_nそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第1制御信号CON_1または第2制御信号CON_2を生成できるものであるならば、他の素子を利用することもできる。
図13は、図10の半導体装置1000の動作について説明するためのタイミング図である。
以下、図10ないし図13を参照しつつ、半導体装置1000の動作について説明する。以下、説明の便宜上、リードコマンドRDだけ受信された場合を仮定して説明する。図13の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt4時点で、半導体装置1000を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置1000を含む前記メモリ装置は、t4時点から5クロックが経過したt5時点からt6時点まで、リードされたデータを出力する。
以下、図10ないし図13を参照しつつ、半導体装置1000の動作について説明する。以下、説明の便宜上、リードコマンドRDだけ受信された場合を仮定して説明する。図13の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt4時点で、半導体装置1000を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置1000を含む前記メモリ装置は、t4時点から5クロックが経過したt5時点からt6時点まで、リードされたデータを出力する。
第1制御部1010は、t3時点以前には第2論理状態であり、t3時点からt6時点まで第1論理状態であり、t6時点以後に第2論理状態を有する第1制御信号CON_1を生成できる。すなわち、第1制御信号CON_1は、アクティブ状態であるt1時点で第2論理状態を維持し、t2時点からt4時点までの付加レイテンシ区間AL中のt3時点で、第2論理状態から第1論理状態に変更される。
第1制御部1010が、図11のように具現された場合、第1制御信号CON_1は、図13のような形態を有する。すなわち、図11の第1制御部1010において第1論理和ゲート1150は、第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号を論理和演算しているので、第1制御信号CONは、図13のように、t2時点から1クロック後に、第2論理状態から第1論理状態に変更される。もし、図11の第1制御部1010において第1論理和ゲート1150が、リードコマンドRD及び第1遅延部1110_1,1110_2,1110_3,…,1110_nの出力信号をいずれも論理和演算しているならば、第1制御信号CON_1は、t2時点で第2論理状態から第1論理状態に変更されるであろう。このように、図11の第1制御部1010において第1論理和ゲート1150で、論理和演算を行う信号を調節することによって、第1制御信号CON_1が、第2論理状態から第1論理状態に変更される時点を調節できる。
第1制御信号CON_1が、t3時点からリードされたデータ出力が完了するt6時点まで第1論理状態であり、残りの時点で第2論理状態を有するので、位相制御部1050は、t3時点からt6時点までイネーブルされ、残りの時点でディスエーブルされる。すなわち、本発明の技術的思想によるところの一実施形態による半導体装置1000は、アクティブ状態後にも、位相制御部1050がディスエーブル状態を維持し、付加レイテンシ区間AL中の所定の時点でイネーブルされるので、位相制御部1050の動作による不要な電流消耗を防止できる。
図13の場合には、リードコマンドRDだけ受信された場合を図示しているので、第1制御信号CON_1だけ付加レイテンシ区間ALにおいて、第2論理状態から第1論理状態に変更されている。もしリードコマンドRDの代わりに、ODTコマンドODTが受信された場合には、第2制御信号CON_2だけ、付加レイテンシ区間ALにおいて、第2論理状態から第1論理状態に変更されうる。またもしリードコマンドRD及びODTコマンドODTがいずれも受信された場合には、第1制御信号CON_1及び第2制御信号CON_2がいずれも付加レイテンシ区間ALにおいて、第2論理状態から第1論理状態に変更されうる。
図14は、本発明の技術的思想によるところの他の一実施形態による半導体装置1400のブロック図である。
図14を参照すれば、半導体装置1400は、第1内部コマンド生成部1410、第1制御部1420、位相制御部1430、レイテンシ制御部1440、第1コマンド実行制御部1450、第2内部コマンド生成部1460、第2制御部1470及び第2コマンド実行制御部1480を具備できる。
図14を参照すれば、半導体装置1400は、第1内部コマンド生成部1410、第1制御部1420、位相制御部1430、レイテンシ制御部1440、第1コマンド実行制御部1450、第2内部コマンド生成部1460、第2制御部1470及び第2コマンド実行制御部1480を具備できる。
第1内部コマンド生成部1410は、リードコマンドRDまたはライトコマンドWRを受信し、受信されたリードコマンドRDまたはライトコマンドWRを利用し、前記付加レイテンシ区間が終了した後、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを生成して出力できる。図1ないし図4と関連して説明したように、前記付加レイテンシ区間は、半導体装置1400を含むメモリ装置にアクティブ状態後に所定のコマンドが入力された時点から、tRCDまでのクロック数を意味する。第1内部コマンド生成部1410の構成及び動作については、図15及び図20を参照しつつ、さらに詳細に説明する。
第1制御部1420は、前記付加レイテンシ区間のうち所定の時点から、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450のうちディスエーブル状態であるユニットをイネーブルさせる第1制御信号CON_1を発生させて出力できる。すなわち、第1制御部1420は、前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450をイネーブルさせ、残りの時点では、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450のうち少なくとも一つをディスエーブルさせる第1制御信号CON_1を生成して出力できる。前記所定の時点から受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点まで第1制御信号CON_1は、第1論理状態を有し、残りの時点で第1制御信号CON_1は、第2論理状態を有することができる。第1制御部1420の一実施形態による構成及び具体的な動作については、図16及び図20を参照しつつ、さらに詳細に説明する。
第2内部コマンド生成部1460は、ODTコマンドODTを受信し、受信されたODTコマンドODTを利用し、前記付加レイテンシ区間が終了した後、内部ODTコマンドODT_INTを生成して出力できる。第2内部コマンド生成部1460の構成及び動作については、図17及び図20を参照しつつ、さらに詳細に説明する。
第2制御部1470は、前記付加レイテンシ区間のうち所定の時点から、位相制御部1430、レイテンシ制御部1440及び第2コマンド実行制御部1480のうちディスエーブル状態であるユニットをイネーブルさせる第2制御信号CON_2を発生させて出力できる。すなわち、第2制御部1470は、前記所定の時点から受信されたODTコマンドODTに対応する動作が完了する時点まで、位相制御部1430、レイテンシ制御部1440及び第2コマンド実行制御部1480をイネーブルさせ、残りの時点では、位相制御部1430、レイテンシ制御部1440及び第2コマンド実行制御部1480のうち少なくとも一つをディスエーブルさせる第2制御信号CON_2を生成して出力できる。前記所定の時点から受信されたODTコマンドODTに対応する動作が完了する時点まで、第2制御信号CON_2は第1論理状態を有し、残りの時点で、第2制御信号CON_2は、第2論理状態を有することができる。第2制御部1470の一実施形態による構成及び具体的な動作については、図18及び図20を参照しつつ、さらに詳細に説明する。
位相制御部1430は、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDを生成し、位相制御クロック信号CLKDをレイテンシ制御部1440に出力できる。そして、位相制御部1430は、第1制御信号CON_1または第2制御信号CON_2に応答し、イネーブルまたはディスエーブルされうる。位相制御部1430は、図3Aまたは図3Bのような構成を有することができる。位相制御部1430の構成と関連しては、図3A及び図3Bと関連して詳細に説明したので、以下、具体的な構成に係わる説明は省略する。
レイテンシ制御部1440は、位相制御部1430から出力される位相制御クロック信号CLKDを利用し、複数のレイテンシ制御信号CLKLを生成し、第1コマンド実行制御部1450または第2コマンド実行制御部1480に出力できる。そして、レイテンシ制御部1440は、第1制御信号CON_1または第2制御信号CON_2に応答し、イネーブルまたはディスエーブルされうる。レイテンシ制御部1440の具体的な構成及び動作については、図19を参照しつつ、さらに詳細に説明する。
第1コマンド実行制御部1450は、第1内部コマンド生成部1410から出力される内部リードコマンドRD_INT、及びレイテンシ制御部1440から出力されるレイテンシ制御信号CLKLを利用し、受信されたリードコマンドRDに対応する動作を実行するように制御できるリードイネーブル信号RD_ENを生成して出力できる。また、第1コマンド実行制御部1450は、第1内部コマンド生成部1410から出力される内部ライトコマンドWR_INT、及びレイテンシ制御部1440から出力されるレイテンシ制御信号CLKLを利用し、受信されたライトコマンドWRに対応する動作を実行するように制御できるライトイネーブル信号WR_ENを生成して出力できる。そして、第1コマンド実行制御部1450は、第1制御信号CON_1に応答し、イネーブルまたはディスエーブルされうる。
例えば、リードコマンドRDが受信された場合、第1コマンド実行制御部1450は、リードイネーブル信号RD_ENを、前記メモリ装置のデータ出力バッファ(図示せず)に出力できる。前記出力バッファは、リードイネーブル信号RD_ENに応答し、前記メモリ装置のメモリセルからリードされたデータをデータ出力パッドを介して、前記メモリ装置の外部に出力できる。第1コマンド実行制御部1450の具体的な構成及び動作については、図19を参照しつつ、さらに詳細に説明する。
第2コマンド実行制御部1480は、第2内部コマンド生成部1460から出力される内部ODTコマンドODT_INT、及びレイテンシ制御部1440から出力されるレイテンシ制御信号CLKLを利用し、受信されたODTコマンドODTに対応する動作を実行するように制御できるODTイネーブル信号ODT_ENを生成して出力できる。そして、第2コマンド実行制御部1480は、第2制御信号CON_2に応答し、イネーブルまたはディスエーブルされうる。第2コマンド実行制御部1480の具体的な構成及び動作については、図19を参照しつつ、さらに詳細に説明する。
位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450は、第1制御信号CON_1に応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了する時点までイネーブルされうる。そして、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450のうち少なくとも1つのユニットは、第1制御信号CON_1に応答し、受信されたリードコマンドRDまたはライトコマンドWRに対応する動作が完了した後からディスエーブルされ、半導体装置1400を含む前記メモリ装置がアクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。
また、位相制御部1430、レイテンシ制御部1440及び第2コマンド実行制御部1480は、第2制御信号CON_2に応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたODTコマンドODTに対応する動作が完了する時点までイネーブルされうる。そして、位相制御部1430、レイテンシ制御部1440及び第2コマンド実行制御部1480のうち、少なくとも1つのユニットは、第2制御信号CON_2に応答し、受信されたODTコマンドODTに対応する動作が完了した後からディスエーブルされ、半導体装置1400を含む前記メモリ装置がアクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。
すなわち、位相制御部1430、レイテンシ制御部1440、第1コマンド実行制御部1450及び第2コマンド実行制御部1480のうちディスエーブル状態であるユニットは、第1制御信号CON_1または第2制御信号CON_2に応答し、半導体装置1400を含む前記メモリ装置が受信されたリードコマンドRD、ライトコマンドWRまたはODTコマンドODTに対応する動作を実行する前にイネーブルされうる。従って、半導体装置1400を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたリードコマンドRD、ライトコマンドWRまたはODTコマンドODTに対応する動作を正常に実行できる。
図15は、図14の第1内部コマンド生成部1410の一実施形態によるブロック図である。
図14及び図15を参照すれば、第1内部コマンド生成部1410は、m個(mは自然数)の第1遅延部1510_1,1510_2,1510_3,…,1510_mを具備できる。第1遅延部1510_1,1510_2,1510_3,…,1510_mは直列に連結され、第1遅延部1510_1はクロック信号に応答し、受信されたリードコマンドRDまたはライトコマンドWRを遅延させて出力できる。第1遅延部1510_2,1510_3,…,1510_mそれぞれはクロック信号に応答し、先行第1遅延部の出力信号を遅延させて出力できる。すなわち、第1内部コマンド生成部1410は、受信されたリードコマンドRDまたはライトコマンドWRを、第1遅延部1510_1,1510_2,1510_3,…,1510_mを介して所定時間遅延させ、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTとして出力できる。
図14及び図15を参照すれば、第1内部コマンド生成部1410は、m個(mは自然数)の第1遅延部1510_1,1510_2,1510_3,…,1510_mを具備できる。第1遅延部1510_1,1510_2,1510_3,…,1510_mは直列に連結され、第1遅延部1510_1はクロック信号に応答し、受信されたリードコマンドRDまたはライトコマンドWRを遅延させて出力できる。第1遅延部1510_2,1510_3,…,1510_mそれぞれはクロック信号に応答し、先行第1遅延部の出力信号を遅延させて出力できる。すなわち、第1内部コマンド生成部1410は、受信されたリードコマンドRDまたはライトコマンドWRを、第1遅延部1510_1,1510_2,1510_3,…,1510_mを介して所定時間遅延させ、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTとして出力できる。
図16は、図14の第1制御部1420の一実施形態によるブロック図である。
図14及び図16を参照すれば、第1制御部1420は、第1論理和ゲート1610、p個(pは自然数)の第2遅延部1610_1,1610_2,1610_3,…,1610_p、及び第2論理和ゲート1650を具備できる。
図14及び図16を参照すれば、第1制御部1420は、第1論理和ゲート1610、p個(pは自然数)の第2遅延部1610_1,1610_2,1610_3,…,1610_p、及び第2論理和ゲート1650を具備できる。
第1論理和ゲート1610は、受信されたリードコマンドRD及び内部リードコマンドRD_INTを論理和演算したり、受信されたライトコマンドWR及び内部ライトコマンドWR_INTを論理和演算できる。第2遅延部1630_1,1630_2,1630_3,…,1630_pは直列に連結され、第2遅延部1630_1はクロック信号に応答し、第1論理和ゲート1610の出力信号を遅延させて出力できる。第2遅延部1630_2,1630_3,…,1630_pそれぞれはクロック信号に応答し、先行第2遅延部の出力信号を遅延させて出力できる。第2論理和ゲート1650は、第1論理和ゲート1610の出力信号と、第2遅延部1630_1,1630_2,1630_3,…,1630_pの出力信号とのうち少なくとも2つの信号を入力され、前記入力された信号を論理和演算し、第1制御信号CON_1として出力できる。
図16の場合には、第2遅延部1630_1,1630_2,1630_3,…,1630_pの出力信号をいずれも論理和演算し、第1制御信号CON_1として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたリードコマンドRDまたはライトコマンドWRと、第2遅延部1630_1,1630_2,1630_3,…,1630_pの出力信号とのうち少なくとも2つの信号を論理和演算し、第1制御信号CON_1を生成できる。そして、図16の場合、第1制御部1420は、受信されたリードコマンドRDまたはライトコマンドWRを遅延させ、第1制御信号CON_1を生成しているが、本発明がこの場合に限定されるものではなく、第1制御部1420は、リードコマンドRDまたはライトコマンドWRが受信された時点が分かる他の所定の信号を利用しても、同様に第1制御信号CON_1を生成できる。また、図16の場合、第2遅延部1630_1,1630_2,1630_3,…,1630_pそれぞれがフリップフロップである場合を図示しているが、第2遅延部1630_1,1630_2,1630_3,…,1630_pそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第1制御信号CON_1を生成できるものであるならば、他の素子を利用することもできる。
図17は、図14の第2内部コマンド生成部1460の一実施形態によるブロック図である。
図14及び図17を参照すれば、第2内部コマンド生成部1460は、m個の第3遅延部1710_1,1710_2,1710_3,…,1710_mを具備できる。第3遅延部1710_1,1710_2,1710_3,…,1710_mは直列に連結され、第3遅延部1710_1はクロック信号に応答し、受信されたODTコマンドODTを遅延させて出力できる。第3遅延部1710_2,1710_3,…,1710_mそれぞれはクロック信号に応答し、先行第3遅延部の出力信号を遅延させて出力できる。すなわち、第2内部コマンド生成部1460は、受信されたODTコマンドODTを、第3遅延部1710_1,1710_2,1710_3,…,1710_mを介して所定時間遅延させ、内部ODTコマンドODT_INTとして出力できる。
図14及び図17を参照すれば、第2内部コマンド生成部1460は、m個の第3遅延部1710_1,1710_2,1710_3,…,1710_mを具備できる。第3遅延部1710_1,1710_2,1710_3,…,1710_mは直列に連結され、第3遅延部1710_1はクロック信号に応答し、受信されたODTコマンドODTを遅延させて出力できる。第3遅延部1710_2,1710_3,…,1710_mそれぞれはクロック信号に応答し、先行第3遅延部の出力信号を遅延させて出力できる。すなわち、第2内部コマンド生成部1460は、受信されたODTコマンドODTを、第3遅延部1710_1,1710_2,1710_3,…,1710_mを介して所定時間遅延させ、内部ODTコマンドODT_INTとして出力できる。
図18は、図14の第2制御部1470の一実施形態によるブロック図である。
図14及び図18を参照すれば、第2制御部1470は、第3論理和ゲート1810、p個の第4遅延部1830_1,1830_2,1830_3,…,1830_p、及び第4論理和ゲート1850を具備できる。
図14及び図18を参照すれば、第2制御部1470は、第3論理和ゲート1810、p個の第4遅延部1830_1,1830_2,1830_3,…,1830_p、及び第4論理和ゲート1850を具備できる。
第3論理和ゲート1810は、受信されたODTコマンドODT、及び内部ODTコマンドODT_INTを論理和演算できる。第4遅延部1830_1,1830_2,1830_3,…,1830_pは直列に連結され、第4遅延部1830_1はクロック信号に応答し、第3論理和ゲート1810の出力信号を遅延させて出力できる。第4遅延部1830_2,1830_3,…,1830_pそれぞれはクロック信号に応答し、先行第4遅延部の出力信号を遅延させて出力できる。第4論理和ゲート1850は、第3論理和ゲート1810の出力信号と、第4遅延部1830_1,1830_2,1830_3,…,1830_pの出力信号とのうち少なくとも2つの信号を入力され、前記入力された信号を論理和演算し、第2制御信号CON_2として出力できる。
図18の場合には、第4遅延部1830_1,1830_2,1830_3,…,1830_pの出力信号をいずれも論理和演算し、第2制御信号CON_2として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたODTコマンドODTと、第4遅延部1830_1,1830_2,1830_3,…,1830_pの出力信号とのうち少なくとも2つの信号を論理和演算し、第2制御信号CON_2を生成できる。そして、図18の場合、第2制御部1470は、受信されたODTコマンドODTを遅延させ、第2制御信号CON_2を生成しているが、本発明がこの場合に限定されるものではなく、第2制御部1470は、ODTコマンドODTが受信された時点が分かる他の所定の信号を利用しても、同様に第2制御信号CON_2を生成できる。また、図18の場合、第4遅延部1830_1,1830_2,1830_3,…,1830_pそれぞれがフリップフロップである場合を図示しているが、第4遅延部1830_1,1830_2,1830_3,…,1830_pそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第2制御信号CON_2を生成できるものであるならば、他の素子を利用することもできる。
図19は、図14の位相制御部1430、レイテンシ制御部1440、第1コマンド実行制御部1450及び第2コマンド実行制御部1480を図示した図面である。
図14及び図19を参照すれば、位相制御部1430は、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDとして出力する。位相制御部1430の構成については、図3A及び図3Bと関連して詳細に説明したので、具体的な説明は省略する。
図14及び図19を参照すれば、位相制御部1430は、クロック信号CLKの位相を制御し、位相制御クロック信号CLKDとして出力する。位相制御部1430の構成については、図3A及び図3Bと関連して詳細に説明したので、具体的な説明は省略する。
レイテンシ制御部1440は、第1連結部1900、及びq個(qは自然数)の第5遅延部1910_1,…,1910_q−1,1910_qを具備できる。第1連結部1900は、第1制御信号CON_1または第2制御信号CON_2に応答し、位相制御クロック信号CLKDを第5遅延部1910_qに伝達したり、またはそれを遮断できる。すなわち、第1連結部1900は、第1論理状態の第1制御信号CON_1または第2制御信号CON_2に応答し、位相制御クロック信号CLKDを第5遅延部1910_qに伝達でき、第2論理状態の第1制御信号CON_1及び第2制御信号CON_2に応答し、第5遅延部1910_qへの位相制御クロック信号CLKDの伝達を遮断できる。
第5遅延部1910_1,…,1910_q−1,1910_qは直列に連結され、第5遅延部1910_qは、位相制御クロック信号CLKDを遅延させ、レイテンシ制御信号CLKL_qとして出力できる。第5遅延部1910_1,…,1910_q−1それぞれは、先行遅延部の出力信号を遅延させ、レイテンシ制御信号CLKL_1,…,CLKL_q−1のうち対応するレイテンシ制御信号を出力できる。
第1コマンド実行制御部1450は、第2連結部1920、及びq個の第6遅延部1930_1,…,1930_q−1,1930_qを具備できる。第2連結部1920は、第1制御信号CON_1に応答し、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを、第6遅延部1930_1に伝達したり、またはそれを遮断できる。すなわち、第2連結部1920は、第1論理状態の第1制御信号CON_1に応答し、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを、第6遅延部1930_1に伝達でき、第2論理状態の第1制御信号CON_1に応答し、第6遅延部1930_1への内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTの伝達を遮断できる。
第6遅延部1930_1,…,1930_q−1,1930_qは直列に連結され、第6遅延部1930_1は、第5遅延部1910_1から出力されるレイテンシ制御信号CLKL_1に応答し、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを遅延させて出力できる。第6遅延部1930_1,…,1930_q−1それぞれは、レイテンシ制御信号CLKL_1,…,CLKL_q−1のうち対応するレイテンシ制御信号に応答し、先行第6遅延部の出力信号を遅延させて出力できる。すなわち、第1コマンド実行制御部1450は、内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを、第6遅延部1930_1,…,1930_q−1,1930_qを介して所定時間遅延させ、リードイネーブル信号RD_ENまたはライトイネーブル信号WR_ENとして出力できる。
第2コマンド実行制御部1480は、第3連結部1940、及びq個の第7遅延部1950_1,…,1950_q−1,1950_qを具備できる。第3連結部1940は、第2制御信号CON_2に応答し、内部ODTコマンドODT_INTを第7遅延部1950_1に伝達したり、またはそれを遮断できる。すなわち、第3連結部1940は、第1論理状態の第2制御信号CON_2に応答し、内部ODTコマンドODT_INTを第7遅延部1950_1に伝達でき、第2論理状態の第2制御信号CON_2に応答し、第7遅延部1950_1への内部ODTコマンドODT_INTの伝達を遮断できる。
第7遅延部1950_1,…,1950_q−1,1950_qは直列に連結され、第7遅延部1950_1は、第5遅延部1910_1から出力されるレイテンシ制御信号CLKL_1に応答し、内部ODTコマンドODT_INTを遅延させて出力できる。第7遅延部1950_1,…,1950_q−1それぞれは、レイテンシ制御信号CLKL_1,…,CLKL_q−1のうち対応するレイテンシ制御信号に応答し、先行第7遅延部の出力信号を遅延させて出力できる。すなわち、第2コマンド実行制御部1480は、内部ODTコマンドODT_INTを、第7遅延部1950_1,…,1950_q−1,1950_qを介して所定時間遅延させ、ODTイネーブル信号ODT_ENとして出力できる。
図19では、第1連結部1900、第2連結部1920及び第3連結部1940は、第1制御信号CON_1及び第2制御信号CON_2のうち対応する信号に応答し、オンまたはオフされるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第1制御信号CON_1または第2制御信号CON_2の論理状態によって、レイテンシ制御部1440、第1コマンド実行制御部1450または第2コマンド実行制御部1480をイネーブルまたはディスエーブルさせることができるものであるならば、他の素子、例えばトランジスタなどを利用し、第1連結部1900、第2連結部1920または第3連結部1940を具現することもできる。
図19では、第1連結部1900が位相制御クロック信号CLKDを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第1連結部1900が、第5遅延部1910_1,…,1910_q−1,1910_q間で信号を伝達したり遮断することもできる。同様に、図19では、第2連結部1920が内部リードコマンドRD_INTまたは内部ライトコマンドWR_INTを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第2連結部1920が、第6遅延部1930_1,…,1930_q−1,1930_q間で信号を伝達したり遮断することもでき、第5遅延部1910_1,…,1910_q−1,1910_qと、第6遅延部1930_1,…,1930_q−1,1930_qとの間で、レイテンシ制御信号CLKL_1,…,CLKL_q−1の一部または全部を伝達したり遮断することもできる。同様に、図19では、第3連結部1940が内部ODTコマンドODT_INTを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第3連結部1940が、第7遅延部1940_1,…,1940_q−1,1940_q間で信号を伝達したり遮断することもでき、第5遅延部1910_1,…,1910_q−1,1910_qと、第7遅延部1940_1,…,1940_q−1,1940_qとの間で、レイテンシ制御信号CLKL_1,…,CLKL_q−1の一部または全部を伝達したり遮断することもできる。
図19の場合、第5遅延部1910_1,…,1910_q−1,1910_qそれぞれはインバータであり、第6遅延部1930_1,…,1930_q−1,1930_q、及び第7遅延部1940_1,…,1940_q−1,1940_qそれぞれは、フリップフロップである場合を図示しているが、本発明が必ずしもこの場合に限定されるものではなく、前述のようなレイテンシ制御信号CLKL_1,CLKL_q−1,CLKL_q、リードイネーブル信号RD_EN、ライトイネーブル信号WR_ENまたはODTイネーブル信号ODT_ENを生成できるものであるならば、他の素子を利用することもできる。
図20は、図14の半導体装置1400の動作について説明するためのタイミング図である。
以下、図14ないし図20を参照しつつ、半導体装置1400の動作について説明する。以下、説明の便宜上、リードコマンドRDだけ受信された場合を仮定して説明する。図20の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt4時点で、半導体装置1400を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置1400を含む前記メモリ装置は、t4時点から5クロックが経過したt5時点からt6時点までリードされたデータを出力する。
以下、図14ないし図20を参照しつつ、半導体装置1400の動作について説明する。以下、説明の便宜上、リードコマンドRDだけ受信された場合を仮定して説明する。図20の場合、前記付加レイテンシALが4であり、前記CASレイテンシCLが5である。すなわち、t2時点でリードコマンドRDが受信され、t2時点から4クロックが経過したt4時点で、半導体装置1400を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置1400を含む前記メモリ装置は、t4時点から5クロックが経過したt5時点からt6時点までリードされたデータを出力する。
第1制御部1010は、t3時点以前には第2論理状態を有し、t3時点からt6時点まで第1論理状態でありt6時点以後に、第2論理状態を有する第1制御信号CON_1を生成できる。すなわち、第1制御信号CON_1は、アクティブ状態であるt1時点で第2論理状態を維持し、t2時点からt4時点までの付加レイテンシ区間AL中のt3時点て、第2論理状態から第1論理状態に変更される。
第1制御部1420が図16のように具現された場合、第1制御信号CON_1は、図20のような形態を有する。すなわち、図16の第1制御部1420において第2論理和ゲート1650は、第2遅延部1630_1,1630_2,1630_3,…,1630_nの出力信号を論理和演算しているので、第1制御信号CONは、図20のように、t2時点から1クロック後に、第2論理状態から第1論理状態に変更される。もし図16の第1制御部1420において第2論理和ゲート1650が、リードコマンドRD及び第2遅延部1630_1,1630_2,1630_3,…,1630_nの出力信号をいずれも論理和演算しているならば、第1制御信号CON_1は、t2時点で第2論理状態から第1論理状態に変更されるであろう。このように、図16の第1制御部1420において、第2論理和ゲート1650で論理和演算を行う信号を調節することによって、第1制御信号CON_1が、第2論理状態から第1論理状態に変更される時点を調節できる。
第1制御信号CON_1が、t3時点からリードされたデータ出力が完了するt6時点まで第1論理状態であり、残りの時点で第2論理状態を有するので、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450は、t2時点からt5時点までイネーブルされ、残りの時点で、ディスエーブルされる。図14の場合、第1制御部1420が、1つの第1制御信号CON_1で、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450を制御しているが、第1制御部1420が別途の論理状態を有する制御信号を利用し、位相制御部1430、レイテンシ制御部1440及び第1コマンド実行制御部1450それぞれを個別的に制御することもできる。
図20の場合には、リードコマンドRDだけ受信された場合を図示しているので、第1制御信号CON_1だけ付加レイテンシ区間AL中に、第2論理状態から第1論理状態に変更されている。もしリードコマンドRDの代わりに、ODTコマンドODTが受信された場合には、第2制御信号CON_2だけ付加レイテンシ区間AL中に、第2論理状態から第1論理状態に変更されうる。また、もしリードコマンドRD及びODTコマンドODTがいずれも受信された場合には、第1制御信号CON_1及び第2制御信号CON_2が、いずれも付加レイテンシ区間AL中に、第2論理状態から第1論理状態に変更されうる。
本発明の技術的思想によるところの一実施形態による半導体装置1400は、アクティブ状態後にも、位相制御部1430、レイテンシ制御部1440、第1コマンド実行制御部1450及び第2コマンド実行制御部1480のうち少なくとも1つのユニットがディスエーブル状態を維持し、付加レイテンシ区間AL中の所定の時点でイネーブルされるので、前記ディスエーブルされたユニットの動作による不要な電流消耗を防止できる。
図21は、本発明の技術的思想によるところの一実施形態による半導体装置を含むコンピューティングシステム装置2100を示すブロック図である。
図21は、本発明の技術的思想によるところの一実施形態による半導体装置を含むコンピューティングシステム装置2100を示すブロック図である。
図21を参照すれば、本発明によるコンピューティングシステム装置2100は、バス2160に電気的に連結されたマイクロ・プロセッサ2130と、ユーザ・インターフェース2150と、そしてメモリ・コントローラ2112及びメモリ装置2111を具備するメモリシステム装置2110とを含むことができる。メモリ装置2111は、データが保存される複数のメモリセルを含むことができる。メモリ装置2111は、図1ないし図20の実施形態による前記半導体装置を含むことができる。メモリ・コントローラ2112は、メモリ装置2111を制御できる。本発明の一実施形態によるコンピューティングシステム装置2100は、RAM(random-access memory)2140及びパワー供給装置2120をさらに具備できる。
本発明の一実施形態によるコンピューティングシステム装置2100がモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリ、及びベースバンド・チップセット(baseband chipset)のようなモデムが追加的に提供されうる。また、本発明によるコンピューティングシステム装置2100には、応用チップセット(application chipset)、カメライメージ・プロセッサ(CIS:camera image processor)、モバイルDRAM(dynamic RAM)などがさらに提供されうることは、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
メモリ・コントローラ2112とメモリ装置2111は、例えば、データを保存するのに不揮発性メモリを使用するSSD(solid state drive/disk)を構成できる。
図22は、本発明の一実施形態による半導体装置を含むメモリカード2200を示すブロック図である。
図22は、本発明の一実施形態による半導体装置を含むメモリカード2200を示すブロック図である。
図22を参照すれば、メモリカード2200は、メモリ装置2210と、メモリ・コントローラ2220とを具備できる。メモリ装置2210は、データが保存される複数のメモリセルを含むことができる。メモリ装置2210は、図1ないし図20の実施形態による前記半導体装置を含むことができる。メモリ・コントローラ2220は、メモリ装置2210を制御できる。メモリ・コントローラ2220は、USB(universal serial bus)、MMC(multimedia card)、PCI−E(peripheral component interconnect express)、SATA(serial advanced technology attachment)、PATA(parallel advanced technology attachment)、SCSI(small computer system interface)、ESDI(enhanced small device interface)、そしてIDE(integrated device electronics)のような多様なインターフェース・プロトコルのうち一つを介して外部(例えば、ホスト)と通信するように構成されるのである。図22のメモリ・コントローラ2220に備わっているCPU(central processing unit)2222、SRAM(synchronous RAM)2221、ホストI/F(interface)2223、ECC(error correction code)2224、メモリI/F 2225及びバス2226の構造及び動作は、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
前記の本発明の一実施形態によるメモリ装置は、多様な形態のパッケージを利用して実装されうる。例えば、本発明によるメモリ装置は、PoP(package on package)、BGA(ball grid array)、CSP(chip scale package)、PLCC(plastic leaded chip carrier)、PDIP(plastic dual in-line package)、die in waffle pack、die in wafer form、COB(chip on board)、CERDIP(ceramic dual in-line package)、MQFP(plastic metric quad flat pack)、TQFP(thin quad flat pack)、SOIC(small outline integrated circuit)、SSOP(shrink small outline package)、TSOP(thin small outline package)、SIP(system in package)、MCP(multi chip package)、WFP(wafer-level fabricated package)、WSP(wafer-level processed stack package(WSP)のようなパッケージを利用して実装されうる。
以上のように、図面と明細書とで最適実施形態が開示されている。ここで、特定の用語が使われたが、それらは、単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
100,500,1000,1400 半導体装置
110,520 制御部
150,530,1050,1430 位相制御部
210_1,210_2,210_3,…,210_n,333 遅延部
250 論理和ゲート
310,350 連結部
330,370 遅延固定ループ
331 位相検出部
332 遅延制御部
371 位相周波数検出器
372 電荷ポンプ及びループフィルタ
373 電圧制御発振器
510 内部コマンド生成部
540,1440 レイテンシ制御部
550 コマンド実行制御部
610_1, 610_2, 610_3, …, 610_m, 1110_1, 1110_2, 1110_3, …, 1110_n, 1510_1, 1510_2, 1510_3, …, 1510_m 第1遅延部
710,1150,1610 第1論理和ゲート
710_1, 710_2, 710_3, …, 710_q, 1210_1, 1210_2, 1210_3, …, 1210_n, 1610_1, 1610_2, 1610_3, …, 1610_p 第2遅延部
750,1250,1650 第2論理和ゲート
800,1900 第1連結部
810_1, …, 810_q-1, 810_q, 1710_1, 1710_2, 1710_3, …,1710_m 第3遅延部
820,1920 第2連結部
830_1, …, 830_q-1, 830_q, 1810_1, 1810_2, 1810_3, …, 1810_p 第4遅延部
1010,1420 第1制御部
1020,1470 第2制御部
1410 第1内部コマンド生成部
1450 第1コマンド実行制御部
1460 第1内部コマンド生成部
1480 第2コマンド実行制御部
1810 第3論理和ゲート
1850 第4論理和ゲート
1910_1,…,1910_q−1,1910_q 第5遅延部
1930_1,…,1930_q−1,1930_q 第6遅延部
1940 第3連結部
1950_1,…,1950_q−1,1950_q 第7遅延部
2100 コンピューティングシステム装置
2110 メモリシステム装置
2111,2210 メモリ装置
2112,2220 メモリ・コントローラ
2120 パワー供給装置
2130 マイクロ・プロセッサ
2140 RAM
2150 ユーザ・インターフェース
2160,2226 バス
2200 メモリカード
2221 SRAM
2222 CPU
2223 ホストI/F
2224 ECC
2225 メモリI/F
110,520 制御部
150,530,1050,1430 位相制御部
210_1,210_2,210_3,…,210_n,333 遅延部
250 論理和ゲート
310,350 連結部
330,370 遅延固定ループ
331 位相検出部
332 遅延制御部
371 位相周波数検出器
372 電荷ポンプ及びループフィルタ
373 電圧制御発振器
510 内部コマンド生成部
540,1440 レイテンシ制御部
550 コマンド実行制御部
610_1, 610_2, 610_3, …, 610_m, 1110_1, 1110_2, 1110_3, …, 1110_n, 1510_1, 1510_2, 1510_3, …, 1510_m 第1遅延部
710,1150,1610 第1論理和ゲート
710_1, 710_2, 710_3, …, 710_q, 1210_1, 1210_2, 1210_3, …, 1210_n, 1610_1, 1610_2, 1610_3, …, 1610_p 第2遅延部
750,1250,1650 第2論理和ゲート
800,1900 第1連結部
810_1, …, 810_q-1, 810_q, 1710_1, 1710_2, 1710_3, …,1710_m 第3遅延部
820,1920 第2連結部
830_1, …, 830_q-1, 830_q, 1810_1, 1810_2, 1810_3, …, 1810_p 第4遅延部
1010,1420 第1制御部
1020,1470 第2制御部
1410 第1内部コマンド生成部
1450 第1コマンド実行制御部
1460 第1内部コマンド生成部
1480 第2コマンド実行制御部
1810 第3論理和ゲート
1850 第4論理和ゲート
1910_1,…,1910_q−1,1910_q 第5遅延部
1930_1,…,1930_q−1,1930_q 第6遅延部
1940 第3連結部
1950_1,…,1950_q−1,1950_q 第7遅延部
2100 コンピューティングシステム装置
2110 メモリシステム装置
2111,2210 メモリ装置
2112,2220 メモリ・コントローラ
2120 パワー供給装置
2130 マイクロ・プロセッサ
2140 RAM
2150 ユーザ・インターフェース
2160,2226 バス
2200 メモリカード
2221 SRAM
2222 CPU
2223 ホストI/F
2224 ECC
2225 メモリI/F
Claims (20)
- コマンドを受信し、前記コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行う半導体装置において、
クロック信号の位相を制御して位相制御クロック信号を生成する位相制御部と、
前記付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第1論理状態の制御信号を生成して出力する制御部と、を具備することを特徴とする半導体装置。 - 前記制御部は、
前記所定の時点から前記メモリアクセス動作の終了時点まで、前記制御信号を第1論理状態に維持し、残りの時点では、前記位相制御部をディスエーブルさせるために、前記制御信号を第2論理状態に変更することを特徴とする請求項1に記載の半導体装置。 - 前記位相制御部は、
前記クロック信号の位相を制御する遅延固定ループと、
前記制御信号に応答し、前記クロック信号を前記遅延固定ループに伝達したり、またはそれを遮断する連結部と、を具備することを特徴とする請求項1に記載の半導体装置。 - 前記位相制御部は、
前記クロック信号の位相を制御する位相固定ループと、
前記制御信号に応答し、前記クロック信号を前記遅延固定ループに伝達したり、またはそれを遮断する連結部と、を具備することを特徴とする請求項1に記載の半導体装置。 - 前記コマンドは、
リードコマンド、ライトコマンドまたはODTコマンドであることを特徴とする請求項1に記載の半導体装置。 - 前記制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力する複数の遅延部と、
前記受信されたコマンド、及び前記遅延部の出力信号のうち少なくとも2つの信号を論理和演算し、前記制御信号として出力する論理和ゲートと、を具備することを特徴とする請求項1に記載の半導体装置。 - 前記半導体装置は、
前記位相制御クロック信号に応答し、複数のレイテンシ制御信号を生成して出力するレイテンシ制御部と、
前記コマンドに応答し、前記付加レイテンシ区間が終了した後に内部コマンドを出力する内部コマンド生成部と、
前記内部コマンド及び前記レイテンシ制御信号に応答し、前記メモリアクセス動作を制御するコマンド実行制御部と、を具備し、
前記制御信号は、前記付加レイテンシ区間のうち所定の時点から、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる制御信号を生成して出力する制御部を具備することを特徴とする請求項1に記載の半導体装置。 - 前記制御信号は、
前記メモリアクセス動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部をイネーブルさせ、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうち少なくとも一つをディスエーブルさせることを特徴とする請求項7に記載の半導体装置。 - 前記制御部は、
前記コマンド及び前記内部コマンドを論理和演算する第1論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第1論理和ゲートの出力信号を遅延させて出力する複数の遅延部と、
前記第1論理和ゲートの出力信号と、前記遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記制御信号として出力する第2論理和ゲートと、を具備することを特徴とする請求項7に記載の半導体装置。 - 前記内部コマンド生成部は、
直列に連結する複数の遅延部を具備し、
それぞれの遅延部は、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力することを特徴とする請求項7に記載の半導体装置。 - 前記レイテンシ制御部は、
直列に連結され、前記位相制御部の出力信号を遅延させ、前記レイテンシ制御信号として出力する複数の遅延部と、
前記制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記遅延部間の連結を制御する連結部と、を具備することを特徴とする請求項7に記載の半導体装置。 - 前記コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部コマンドを遅延させる遅延部と、
前記制御信号に応答し、前記レイテンシ制御部と前記遅延部との連結を制御したり、または前記内部コマンド生成部と前記遅延部との連結を制御したり、または前記遅延部間の連結を制御する連結部と、を具備することを特徴とする請求項7に記載の半導体装置。 - リードコマンドまたはライトコマンドを受信された時点から始まる第1付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ODTコマンドが受信された時点から始まる第2付加レイテンシ区間が経過した後に、前記ODTの動作を実行する半導体装置において、
クロック信号の位相を制御して出力する位相制御部と、
前記第1付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第1制御信号を生成して出力する第1制御部と、
前記第2付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第2制御信号を生成して出力する第2制御部と、を具備することを特徴とする半導体装置。 - 前記第1制御部は、
前記第1付加レイテンシ区間のうち所定の時点から、前記リードまたはライトの動作が完了する時点まで、前記位相制御部をイネーブルさせるための第1論理状態の前記第1制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第2論理状態の前記第1制御信号を生成して出力し、
前記第2制御部は、
前記第2付加レイテンシ区間のうち所定の時点から、前記ODTの動作が完了する時点まで、前記位相制御部をイネーブルさせるための第1論理状態の第2制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第2論理状態の前記第2制御信号を生成して出力することを特徴とする請求項13に記載の半導体装置。 - 前記第1制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたリードコマンドまたはライトコマンドを遅延させて出力する複数の第1遅延部と、
前記受信されたリードコマンドまたはライトコマンドと、前記第1遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第1制御信号として出力する第1論理和ゲートと、を具備し、
前記第2制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたODTコマンドを遅延させて出力する複数の第2遅延部と、
前記受信されたODTコマンドと、前記第2遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第2制御信号として出力する第2論理和ゲートと、を具備することを特徴とする請求項13に記載の半導体装置。 - リードコマンドまたはライトコマンドを受信された時点から始まる第1付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ODTコマンドが受信された時点から始まる第2付加レイテンシ区間が経過した後に、前記ODTの動作を実行する半導体装置において、
クロック信号の位相を制御し、位相制御クロック信号を出力する位相制御部と、
前記位相制御クロック信号に応答し、複数のレイテンシ制御信号を生成して出力するレイテンシ制御部と、
前記リードコマンドまたはライトコマンドを利用し、前記第1付加レイテンシ区間が終了した後に内部リードコマンドまたは内部ライトコマンドを出力する第1内部コマンド生成部と、
前記内部リードコマンド及び前記レイテンシ制御信号を利用し、前記リードコマンドに対応する動作を実行するように制御したり、または前記内部ライトコマンド及び前記レイテンシ制御信号を利用し、前記ライトコマンドに対応する動作を実行するように制御する第1コマンド実行制御部と、
前記ODTコマンドに応答し、前記第2付加レイテンシ区間が終了した後に内部ODTコマンドを出力する第2内部コマンド生成部と、
前記内部ODTコマンド及び前記レイテンシ制御信号を利用し、前記ODTの動作を実行するように制御する第2コマンド実行制御部と、
前記リードコマンドまたはライトコマンドが受信された場合、前記第1付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる前記第1制御信号を生成して出力する第1制御部と、
前記ODTコマンドが受信された場合、前記第2付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる第2制御信号を生成して出力する第2制御部と、を具備することを特徴とする半導体装置。 - 前記第1制御部は、
前記第1付加レイテンシ区間のうち所定の時点から、前記リードコマンドまたはライトコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部をイネーブルさせるための前記第1制御信号を生成して出力し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第1コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第1制御信号を生成して出力し、
前記第2制御部は、
前記第2付加レイテンシ区間のうち所定の時点から、前記ODTコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部をイネーブルさせるための前記第2制御信号を生成し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第2コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第2制御信号を生成して出力することを特徴とする請求項16に記載の半導体装置。 - 前記第1制御部は、
前記リードコマンド及び前記内部リードコマンドを論理和演算したり、または前記ライトコマンド及び前記内部ライトコマンドを論理和演算する第1論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第1論理和ゲートの出力信号を遅延させて出力する複数の第1遅延部と、
前記第1論理和ゲートの出力信号と、前記第1遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第1制御信号として出力する第2論理和ゲートと、を具備し、
前記第2制御部は、
前記ODTコマンド及び前記内部ODTコマンドを論理和演算する第3論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第3論理和ゲートの出力信号を遅延させて出力する複数の第2遅延部と、
前記第3論理和ゲートの出力信号と、前記第2遅延部の出力信号とのうち少なくとも2つの信号を論理和演算し、前記第2制御信号として出力する第4論理和ゲートと、を具備することを特徴とする請求項16に記載の半導体装置。 - 前記レイテンシ制御部は、
直列に連結され、前記位相制御部の出力信号を遅延させ、前記レイテンシ制御信号のうち対応するレイテンシ制御信号として出力する複数の遅延部と、
前記第1制御信号または前記第2制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記連結部間の連結を制御する連結部と、を具備することを特徴とする請求項16に記載の半導体装置。 - 前記第1コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部リードコマンドまたは前記内部ライトコマンドを遅延させる複数の第1遅延部と、
前記第1制御信号に応答し、前記レイテンシ制御部と前記第1遅延部との連結を制御したり、または前記第1内部コマンド生成部と前記第1遅延部との連結を制御したり、または前記第1遅延部間の連結を制御する第1連結部と、を具備し、
前記第2コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部ODTコマンドを遅延させる複数の第2遅延部と、
前記第2制御信号に応答し、前記レイテンシ制御部と前記第2遅延部との連結を制御したり、または前記第2内部コマンド生成部と前記第2遅延部との連結を制御したり、または前記第2遅延部間の連結を制御する第2連結部と、を具備することを特徴とする請求項16に記載の半導体装置。
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