JP2011082329A - 固体撮像装置、撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】一般的に市販されているイオン注入装置を用いて、半導体基板の深い位置に形成される素子分離領域または光電変換素子の不純物濃度分布を改善する。
【解決手段】固体撮像装置は、半導体基板１１と、半導体基板１１に形成される複数の光電変換素子２５と、半導体基板１１に形成され、複数の光電変換素子２５の少なくとも側面部分を互いに分離する側面分離部５１とを有する。そして、側面分離部５１は、半導体基板１１の一面側から離間する所定の深さに形成された深層領域５３と、深層領域５３についての半導体基板１１の一面側に形成された表面領域５２とを有する。深層領域５３の不純物の濃度は、全体的に表面領域５２より低く、表面領域５２に近い部分より表面領域５２から離れた部分の濃度が低くなる濃度分布を有する。
【選択図】図５
【解決手段】固体撮像装置は、半導体基板１１と、半導体基板１１に形成される複数の光電変換素子２５と、半導体基板１１に形成され、複数の光電変換素子２５の少なくとも側面部分を互いに分離する側面分離部５１とを有する。そして、側面分離部５１は、半導体基板１１の一面側から離間する所定の深さに形成された深層領域５３と、深層領域５３についての半導体基板１１の一面側に形成された表面領域５２とを有する。深層領域５３の不純物の濃度は、全体的に表面領域５２より低く、表面領域５２に近い部分より表面領域５２から離れた部分の濃度が低くなる濃度分布を有する。
【選択図】図５
Description
本発明は、半導体基板にフォトダイオードなどの複数の光電変換素子を配列した固体撮像装置、撮像装置および固体撮像装置の製造方法に関する。
複数のフォトダイオードなどの光電変換素子を半導体基板に配列して形成する場合、複数のフォトダイオードを相互に分離する必要がある。
このため、半導体基板では、隣接するフォトダイオードの間に、素子分離領域を形成する。
そして、素子分離領域は、半導体基板に対して、たとえば多段打ちのイオン注入方法により不純物を打ち込むことにより形成する。
このため、半導体基板では、隣接するフォトダイオードの間に、素子分離領域を形成する。
そして、素子分離領域は、半導体基板に対して、たとえば多段打ちのイオン注入方法により不純物を打ち込むことにより形成する。
しかしながら、多段打ちのイオン注入方法により半導体基板の深い位置に素子分離領域を形成する場合、各段のイオン注入により注入される各段の不純物は、一般的にガウス分布になる。
そのため、深い位置に形成する素子分離領域は、多段打ちの各段毎に、平均飛程距離Ｒｐ位置にピークを持つ濃度分布（山）を有する。
また、各段の不純物濃度分布の間には、不純物濃度が低い領域（谷）が形成される。
この谷の領域の濃度と山の領域の濃度との濃度差が大きい場合、この谷の領域付近には、素子分離のためのポテンシャルバリアが小さくなる箇所が発生する。
素子分離領域において、ポテンシャルバリアが極端に小さな箇所が生じると、隣接画素との混色などの特性劣化が生じる。
そのため、深い位置に形成する素子分離領域は、多段打ちの各段毎に、平均飛程距離Ｒｐ位置にピークを持つ濃度分布（山）を有する。
また、各段の不純物濃度分布の間には、不純物濃度が低い領域（谷）が形成される。
この谷の領域の濃度と山の領域の濃度との濃度差が大きい場合、この谷の領域付近には、素子分離のためのポテンシャルバリアが小さくなる箇所が発生する。
素子分離領域において、ポテンシャルバリアが極端に小さな箇所が生じると、隣接画素との混色などの特性劣化が生じる。
この他にも、たとえば半導体基板の一面側から３マイクロメートル程度の深い場所までにフォトダイオードを形成する場合にも、素子分離領域と同様に一般的に多段打ちのイオン注入方法により不純物を注入して形成する。
フォトダイオードにおいて、不純物濃度が極端に低い谷領域が形成されると、電荷が深さ方向へ移動する場合のポテンシャルバリアになる。
このため、フォトダイオードにおいて、ポテンシャルバリアが極端に小さな個所が生じると、残像などの特性劣化が生じる。
フォトダイオードにおいて、不純物濃度が極端に低い谷領域が形成されると、電荷が深さ方向へ移動する場合のポテンシャルバリアになる。
このため、フォトダイオードにおいて、ポテンシャルバリアが極端に小さな個所が生じると、残像などの特性劣化が生じる。
多段打ちのイオン注入方法により、半導体基板の一面側から深い位置に素子分離領域またはフォトダイオードを形成する場合、このような特性劣化を引き起こす山谷のある不純物濃度分布の発生を完全に防止することは困難である。
この他にも、多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成する場合、以下のような課題もある。
多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成すると、イオン注入時に不純物が各段の平均飛程距離Ｒｐ付近を中心にして横方向へ広がる。
基板に注入された不純物は、レジストで覆われている本来不純物を入れたくない領域へ向かって広がる。
そのため、多段注入により形成されたＰ型の素子分離領域の幅は、レジスト膜の隙間より大きくなる。
その結果、Ｐ型の素子分離領域の幅が大きくなった分だけ相対的にフォトダイオードの横方向の面積が縮小する。そして、フォトダイオードの容積が減り、フォトダイオードの飽和電荷量が低下し、フォトダイオードのダイナミックレンジが縮小する。
多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成すると、イオン注入時に不純物が各段の平均飛程距離Ｒｐ付近を中心にして横方向へ広がる。
基板に注入された不純物は、レジストで覆われている本来不純物を入れたくない領域へ向かって広がる。
そのため、多段注入により形成されたＰ型の素子分離領域の幅は、レジスト膜の隙間より大きくなる。
その結果、Ｐ型の素子分離領域の幅が大きくなった分だけ相対的にフォトダイオードの横方向の面積が縮小する。そして、フォトダイオードの容積が減り、フォトダイオードの飽和電荷量が低下し、フォトダイオードのダイナミックレンジが縮小する。
さらに他にも、多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成する場合、以下のような課題もある。
多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成するためには、不純物の打ち込みを複数回実行しなければならない。
その結果、従来の固体撮像装置を製造するためには、多くの製造工程が必要となる。
ところで、特許文献１は、不純物の打ち込みに用いるイオン注入装置を開示する。このイオン注入装置は、イオン注入時に、不純物イオンの加速エネルギーをスキャンできる。
特許文献１のイオン注入装置を用いることにより、素子分離領域は、スキャンを伴う１回の注入工程により形成することが可能である。
しかしながら、一般的に市販されているイオン注入装置は、不純物イオンの加速エネルギーをスキャンすることができない。そのため、特許文献１の技術を利用するためには、特殊なイオン注入装置が必要になる。
一般的なイオン注入装置であっても高価な装置であるため、特許文献１に対応した特注のイオン注入装置を使用することは、現実的な選択肢とはならない。
多段打ちのイオン注入方法により半導体基板の一面側から深い位置に素子分離領域を形成するためには、不純物の打ち込みを複数回実行しなければならない。
その結果、従来の固体撮像装置を製造するためには、多くの製造工程が必要となる。
ところで、特許文献１は、不純物の打ち込みに用いるイオン注入装置を開示する。このイオン注入装置は、イオン注入時に、不純物イオンの加速エネルギーをスキャンできる。
特許文献１のイオン注入装置を用いることにより、素子分離領域は、スキャンを伴う１回の注入工程により形成することが可能である。
しかしながら、一般的に市販されているイオン注入装置は、不純物イオンの加速エネルギーをスキャンすることができない。そのため、特許文献１の技術を利用するためには、特殊なイオン注入装置が必要になる。
一般的なイオン注入装置であっても高価な装置であるため、特許文献１に対応した特注のイオン注入装置を使用することは、現実的な選択肢とはならない。
このように固体撮像装置では、一般的に市販されているイオン注入装置を用いて、半導体基板の深い位置に形成される素子分離領域または光電変換素子の不純物濃度分布を改善することが求められている。
本発明の第１の観点の固体撮像装置は、半導体基板と、半導体基板に形成される複数の光電変換素子と、半導体基板に形成され、複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部とを有する。そして、光電変換素子および側面分離部の少なくとも一方は、半導体基板の一面側から離間する所定の深さに形成された深層領域と、深層領域についての半導体基板の一面側に形成された表面領域とを有し、深層領域の不純物の濃度は、全体的に表面領域より低く、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
第１の観点では、光電変換素子および側面分離部の少なくとも一方は、半導体基板の一面側から離間する所定の深さに形成された深層領域と、半導体基板において深層領域についての一面側に形成された表面領域とを有する。
また、深層領域の不純物の濃度は、全体的に表面領域より低く、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
このように第１の観点では、半導体基板の深い位置に形成される深層領域の不純物濃度分布は、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布となる。
よって、第１の観点では、深層領域の不純物濃度分布は、極端な山谷のない滑らかな濃度分布になる。
また、第１の観点では、隣接画素との混色などの特性劣化が小さくならないようにできる。または、第１の観点では、残像などの特性劣化を生じるほどにポテンシャルバリアが小さくならないようにできる。
また、深層領域の不純物の濃度は、全体的に表面領域より低く、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
このように第１の観点では、半導体基板の深い位置に形成される深層領域の不純物濃度分布は、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布となる。
よって、第１の観点では、深層領域の不純物濃度分布は、極端な山谷のない滑らかな濃度分布になる。
また、第１の観点では、隣接画素との混色などの特性劣化が小さくならないようにできる。または、第１の観点では、残像などの特性劣化を生じるほどにポテンシャルバリアが小さくならないようにできる。
本発明の第２の観点の撮像装置は、固体撮像装置と、被写体を固体撮像装置に結像する光学系とを有する。また、固体撮像装置は、半導体基板と、半導体基板に形成される複数の光電変換素子と、半導体基板に形成され、複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部とを有する。そして、光電変換素子および側面分離部の少なくとも一方は、半導体基板の一面側から離間する所定の深さに形成された深層領域と、深層領域についての半導体基板の一面側に形成された表面領域とを有し、深層領域の不純物の濃度は、全体的に表面領域より低く、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
本発明の第３の観点の固体撮像装置の製造方法は、半導体基板と、半導体基板に形成される複数の光電変換素子と、半導体基板に形成され、複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部とを有する固体撮像装置についての製造方法である。そして、この製造方法は、光電変換素子または側面分離部を形成するためのステップとして、半導体基板の一面側の上に所定のパターンの第１被覆膜を形成するステップと、半導体基板の一面側から不純物をイオン注入するステップと、半導体基板の一面側の上に、第１被覆膜より薄い第２被覆膜を形成するステップと、薄い第２被覆膜を用いて半導体基板の一面側から不純物を追加するステップとを有する。
そして、この一連のステップにより形成された光電変換素子または側面分離部は、イオン注入するステップにより、半導体基板の一面側から離間する所定の深さに形成された高濃度分離領域と、イオン注入するステップにより、高濃度分離領域より浅い深さの範囲に形成され、高濃度分離領域より不純物濃度が低い深層領域と、不純物を追加するステップにより、半導体基板の一面側から、深層領域までの範囲に形成され、深層領域より不純物濃度が高い表面領域とを有し、深層領域の不純物の濃度が、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
そして、この一連のステップにより形成された光電変換素子または側面分離部は、イオン注入するステップにより、半導体基板の一面側から離間する所定の深さに形成された高濃度分離領域と、イオン注入するステップにより、高濃度分離領域より浅い深さの範囲に形成され、高濃度分離領域より不純物濃度が低い深層領域と、不純物を追加するステップにより、半導体基板の一面側から、深層領域までの範囲に形成され、深層領域より不純物濃度が高い表面領域とを有し、深層領域の不純物の濃度が、表面領域に近い部分より表面領域から離れた部分の濃度が低くなる濃度分布を有する。
本発明では、一般的に市販されているイオン注入装置を用いて、半導体基板の深い位置に形成される素子分離領域または光電変換素子の不純物濃度分布を改善できる。
以下、本発明の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像装置の例。側面分離部を本発明の方法で形成する例。）
２．第２の実施形態（側面分離部およびフォトダイオードを本発明の方法で形成する例。）
３．第３の実施形態（フォトダイオードを本発明の方法で形成する例。）
４．第４の実施形態（底面分離部を組み合わせた例。）
５．第５の実施形態（裏面受光型の固体撮像装置の例。）
６．第６の実施形態（撮像装置の例。）
１．第１の実施形態（固体撮像装置の例。側面分離部を本発明の方法で形成する例。）
２．第２の実施形態（側面分離部およびフォトダイオードを本発明の方法で形成する例。）
３．第３の実施形態（フォトダイオードを本発明の方法で形成する例。）
４．第４の実施形態（底面分離部を組み合わせた例。）
５．第５の実施形態（裏面受光型の固体撮像装置の例。）
６．第６の実施形態（撮像装置の例。）
＜１．第１の実施形態＞
［ＣＭＯＳイメージセンサ１の構成］
図１に、本発明の第１の実施形態に係る固体撮像装置を適用した、カラムＡＤ（Analog to Digital）変換方式のＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサ１の概略レイアウトを示す。
ＣＭＯＳイメージセンサ１は、半導体基板１１を有する。
［ＣＭＯＳイメージセンサ１の構成］
図１に、本発明の第１の実施形態に係る固体撮像装置を適用した、カラムＡＤ（Analog to Digital）変換方式のＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサ１の概略レイアウトを示す。
ＣＭＯＳイメージセンサ１は、半導体基板１１を有する。
半導体基板１１には、受光エリア２１が設定される。
受光エリア２１は、縦横比がたとえば３：４または９：１６の長方形のエリアである。
そして、受光エリア２１には、複数の画素回路２２が形成される。
複数の画素回路２２は、受光エリア２１に行列状に二次元に配列される。
また、受光エリア２１には、二次元配列された画素回路２２の列数と同数の複数の列信号線（読出信号線）２３と、二次元配列された画素回路２２の行数と同数の複数の行信号線２４とが配線される。
列信号線２３は、図１の上下方向に延在し、一列に配列された複数の画素回路２２に接続される。
行信号線２４は、図１の左右方向に延在し、一行に配列された複数の画素回路２２に接続される。
受光エリア２１は、縦横比がたとえば３：４または９：１６の長方形のエリアである。
そして、受光エリア２１には、複数の画素回路２２が形成される。
複数の画素回路２２は、受光エリア２１に行列状に二次元に配列される。
また、受光エリア２１には、二次元配列された画素回路２２の列数と同数の複数の列信号線（読出信号線）２３と、二次元配列された画素回路２２の行数と同数の複数の行信号線２４とが配線される。
列信号線２３は、図１の上下方向に延在し、一列に配列された複数の画素回路２２に接続される。
行信号線２４は、図１の左右方向に延在し、一行に配列された複数の画素回路２２に接続される。
図２は、図１の画素回路２２の一例の回路図である。
画素回路２２は、フォトダイオード（光電変換素子）２５、転送トランジスタ２６、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９を有する。
画素回路２２は、フォトダイオード（光電変換素子）２５、転送トランジスタ２６、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９を有する。
フォトダイオード２５は、不図示の電源配線と、転送トランジスタ２６のソース電極との間に接続される。フォトダイオード２５は、光を受光すると、電荷を蓄積する。フォトダイオード２５は、受光光量に応じた電荷量を蓄積する。
転送トランジスタ２６のドレイン電極は、増幅トランジスタ２８のゲート電極に接続される。この転送トランジスタ２６と増幅トランジスタ２８とを接続する配線は、フローティングディフュージョンＦＤと呼ばれる。
そして、転送トランジスタ２６は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、フォトダイオード２５をフローティングディフュージョンＦＤに接続する。
フローティングディフュージョンＦＤの電圧レベルは、フォトダイオード２５に蓄積された電荷量に応じた電圧レベルになる。
増幅トランジスタ２８のソース電極は、行信号線２４に接続される。ドレイン電極は、選択トランジスタ２９のソース電極に接続される。
そして、増幅トランジスタ２８は、ゲート電極に接続されたフローティングディフュージョンＦＤの電圧レベルに応じた電流を、選択トランジスタ２９へ流す。
選択トランジスタ２９のドレイン電極は、列信号線２３に接続される。
そして、選択トランジスタ２９は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、増幅トランジスタ２８を列信号線２３に接続する。これにより、増幅トランジスタ２８から列信号線２３へ電流が流れる。
転送トランジスタ２６のドレイン電極は、増幅トランジスタ２８のゲート電極に接続される。この転送トランジスタ２６と増幅トランジスタ２８とを接続する配線は、フローティングディフュージョンＦＤと呼ばれる。
そして、転送トランジスタ２６は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、フォトダイオード２５をフローティングディフュージョンＦＤに接続する。
フローティングディフュージョンＦＤの電圧レベルは、フォトダイオード２５に蓄積された電荷量に応じた電圧レベルになる。
増幅トランジスタ２８のソース電極は、行信号線２４に接続される。ドレイン電極は、選択トランジスタ２９のソース電極に接続される。
そして、増幅トランジスタ２８は、ゲート電極に接続されたフローティングディフュージョンＦＤの電圧レベルに応じた電流を、選択トランジスタ２９へ流す。
選択トランジスタ２９のドレイン電極は、列信号線２３に接続される。
そして、選択トランジスタ２９は、ゲート電極がたとえばハイレベルに制御されると、オン状態となり、増幅トランジスタ２８を列信号線２３に接続する。これにより、増幅トランジスタ２８から列信号線２３へ電流が流れる。
このような画素回路２２は、フォトダイオード２５に所定の時間電荷を蓄積させた後、たとえば転送トランジスタ２６および選択トランジスタ２９をオン状態に制御する。
この場合、フォトダイオード２５に蓄積された電荷は、オン状態の転送トランジスタ２６を通じてフローティングディフュージョンＦＤに流れる。
また、増幅トランジスタ２８は、フローティングディフュージョンＦＤの電位に応じた電流を、オン状態の選択トランジスタ２９を通じて列信号線２３に流す。
これにより、列信号線２３の電圧は、フォトダイオード２５に蓄積された電荷量に応じた電圧レベルになる。
この場合、フォトダイオード２５に蓄積された電荷は、オン状態の転送トランジスタ２６を通じてフローティングディフュージョンＦＤに流れる。
また、増幅トランジスタ２８は、フローティングディフュージョンＦＤの電位に応じた電流を、オン状態の選択トランジスタ２９を通じて列信号線２３に流す。
これにより、列信号線２３の電圧は、フォトダイオード２５に蓄積された電荷量に応じた電圧レベルになる。
また、画素回路２２は、いわゆるｋＴＣノイズなどを除去するために、リセットトランジスタ２７および選択トランジスタ２９をオン状態に制御する。
リセットトランジスタ２７がオン状態になると、フローティングディフュージョンＦＤが行信号線２４に接続される。
また、行信号線２４に接続された状態でのフローティングディフュージョンＦＤの電位に応じた電流が、増幅トランジスタ２８から列信号線２３へ流れる。
これにより、列信号線２３の電圧は、フローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
リセットトランジスタ２７がオン状態になると、フローティングディフュージョンＦＤが行信号線２４に接続される。
また、行信号線２４に接続された状態でのフローティングディフュージョンＦＤの電位に応じた電流が、増幅トランジスタ２８から列信号線２３へ流れる。
これにより、列信号線２３の電圧は、フローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
図１のＣＭＯＳイメージセンサ１の半導体基板１１には、複数の画素回路２２の他にも、行走査回路３１、カラムＡＤ変換回路３２、列走査回路３３、通信タイミング制御部３４、および信号処理部３５が形成される。
カラムＡＤ変換回路３２は、複数の画素回路２２から読み出した受光光量に応じたカウント値を含む信号を生成し、出力信号線４０へ出力する。
そのため、カラムＡＤ変換回路３２は、参照信号出力回路３６、列信号線２３と同数の複数の比較器３７、および列信号線２３と同数の複数のカウンタ３８を有する。
参照信号出力回路３６は、参照信号線３９に接続される。
そして、参照信号出力回路３６は、ランプ波形で変化する参照信号を、参照信号線３９へ出力する。
各比較器３７は、参照信号線３９と、各列信号線２３とに接続される。
そして、比較器３７は、列信号線２３の電圧より参照信号線３９の参照信号の電圧が高い場合、出力端子からハイレベルの信号を出力する。また、列信号線２３の電圧より参照信号の電圧が低い場合、比較器３７は、出力端子からローレベルの信号を出力する。
各カウンタ３８は、各比較器３７と、出力信号線４０に接続される。
そして、カウンタ３８は、所定のタイミングからカウントを開始し、その後に比較器３７の出力信号が所定のレベルに反転するまでカウントを継続する。
カウンタ３８は、そのカウント期間において、たとえばアップカウントする。また、カウンタ３８は、カウントしたカウント値を含む信号を、出力信号線４０へ出力する。
そのため、カラムＡＤ変換回路３２は、参照信号出力回路３６、列信号線２３と同数の複数の比較器３７、および列信号線２３と同数の複数のカウンタ３８を有する。
参照信号出力回路３６は、参照信号線３９に接続される。
そして、参照信号出力回路３６は、ランプ波形で変化する参照信号を、参照信号線３９へ出力する。
各比較器３７は、参照信号線３９と、各列信号線２３とに接続される。
そして、比較器３７は、列信号線２３の電圧より参照信号線３９の参照信号の電圧が高い場合、出力端子からハイレベルの信号を出力する。また、列信号線２３の電圧より参照信号の電圧が低い場合、比較器３７は、出力端子からローレベルの信号を出力する。
各カウンタ３８は、各比較器３７と、出力信号線４０に接続される。
そして、カウンタ３８は、所定のタイミングからカウントを開始し、その後に比較器３７の出力信号が所定のレベルに反転するまでカウントを継続する。
カウンタ３８は、そのカウント期間において、たとえばアップカウントする。また、カウンタ３８は、カウントしたカウント値を含む信号を、出力信号線４０へ出力する。
信号処理部３５は、出力信号線４０に接続される。
そして、信号処理部３５は、後述するように、読取期間（Ｄ相）でのカウント値から、リセット期間（Ｐ相）でのカウント値を減算する。
この減算の演算結果が、各フォトダイオード２５の受光量を示す値として利用される。
そして、信号処理部３５は、後述するように、読取期間（Ｄ相）でのカウント値から、リセット期間（Ｐ相）でのカウント値を減算する。
この減算の演算結果が、各フォトダイオード２５の受光量を示す値として利用される。
行走査回路３１は、複数の行信号線２４に接続される。
そして、行走査回路３１は、画像を読みだす場合、複数の行信号線２４を順番にたとえばハイレベルに制御する。これにより、複数の画素回路２２は、一行毎に選択される。
そして、行走査回路３１は、画像を読みだす場合、複数の行信号線２４を順番にたとえばハイレベルに制御する。これにより、複数の画素回路２２は、一行毎に選択される。
列走査回路３３は、カラムＡＤ変換回路３２の複数のカウンタ３８に接続される。
そして、列走査回路３３は、複数のカウンタ３８へ順番に出力タイミング信号を出力する。出力タイミング信号が入力されると、カウンタ３８は、カウント値を含む信号を出力信号線４０へ出力する。
これにより、複数のカウンタ３８がカウントしたカウント値を含む複数の信号は、順番に出力信号線４０へ出力される。
そして、列走査回路３３は、複数のカウンタ３８へ順番に出力タイミング信号を出力する。出力タイミング信号が入力されると、カウンタ３８は、カウント値を含む信号を出力信号線４０へ出力する。
これにより、複数のカウンタ３８がカウントしたカウント値を含む複数の信号は、順番に出力信号線４０へ出力される。
通信タイミング制御部３４は、行走査回路３１、列走査回路３３、参照信号出力回路３６などに接続される。
そして、通信タイミング制御部３４は、複数の画素回路２２からのデータ読み出しを制御するために、行走査回路３１、列走査回路３３、参照信号出力回路３６などを制御する。
そして、通信タイミング制御部３４は、複数の画素回路２２からのデータ読み出しを制御するために、行走査回路３１、列走査回路３３、参照信号出力回路３６などを制御する。
［ＣＭＯＳイメージセンサ１の読み出し動作］
次に、図１のＣＭＯＳイメージセンサ１から撮像画像を読み出す動作について説明する。
ＣＭＯＳイメージセンサ１は、光学系で集光された被写体の光を、複数のフォトダイオード２５で受光する。
ＣＭＯＳイメージセンサ１が生成する被写体の撮像画像は、複数のフォトダイオード２５の受光光量で表される二次元の光量分布（輝度分布）に基づいて生成される。
１枚の画像を撮像する場合、通信タイミング制御部３４の制御の下で、行走査回路３１は、複数の行信号線２４を１本ずつ順番にハイレベルに制御する。
また、たとえば列走査回路３３は、ハイレベルに制御された行信号線２４に接続される複数の画素回路２２の複数の選択トランジスタ２９を、オン状態に制御する。
これにより、複数の画素回路２２は１行ずつ選択され、選択された１行の複数の画素回路２２は、複数の列信号線２３へたとえば受光光量に応じたレベルの電圧を出力する。
次に、図１のＣＭＯＳイメージセンサ１から撮像画像を読み出す動作について説明する。
ＣＭＯＳイメージセンサ１は、光学系で集光された被写体の光を、複数のフォトダイオード２５で受光する。
ＣＭＯＳイメージセンサ１が生成する被写体の撮像画像は、複数のフォトダイオード２５の受光光量で表される二次元の光量分布（輝度分布）に基づいて生成される。
１枚の画像を撮像する場合、通信タイミング制御部３４の制御の下で、行走査回路３１は、複数の行信号線２４を１本ずつ順番にハイレベルに制御する。
また、たとえば列走査回路３３は、ハイレベルに制御された行信号線２４に接続される複数の画素回路２２の複数の選択トランジスタ２９を、オン状態に制御する。
これにより、複数の画素回路２２は１行ずつ選択され、選択された１行の複数の画素回路２２は、複数の列信号線２３へたとえば受光光量に応じたレベルの電圧を出力する。
行走査回路３１が各行信号線２４をハイレベルに制御する期間毎に、参照信号出力回路３６は、ハイレベルからローレベルへ変化するランプ波形の参照信号を２回出力する。
また、列走査回路３３は、参照信号出力回路３６が各参照信号を出力し始めるタイミングに同期して、複数のカウンタ３８に対してカウント開始のタイミング信号を出力する。
図３は、一行分の読出期間での信号波形を示すタイミングチャートである。
図３（Ａ）に、参照信号出力回路３６が出力する参照信号のランプ波形と、画素信号（画素回路２２が列信号線２３へ出力する電圧レベルの信号）の波形とを示す。
図３（Ｂ）に、比較器３７の出力信号の波形を示す。
図３に示すように、参照信号は、一行分の読出期間において２個のランプ波形に制御される。
１番目のランプ波形は、リセット期間（Ｐ相）に出力される。２番目のランプ波形は、読出期間（Ｄ相）に出力される。
また、列走査回路３３は、参照信号出力回路３６が各参照信号を出力し始めるタイミングに同期して、複数のカウンタ３８に対してカウント開始のタイミング信号を出力する。
図３は、一行分の読出期間での信号波形を示すタイミングチャートである。
図３（Ａ）に、参照信号出力回路３６が出力する参照信号のランプ波形と、画素信号（画素回路２２が列信号線２３へ出力する電圧レベルの信号）の波形とを示す。
図３（Ｂ）に、比較器３７の出力信号の波形を示す。
図３に示すように、参照信号は、一行分の読出期間において２個のランプ波形に制御される。
１番目のランプ波形は、リセット期間（Ｐ相）に出力される。２番目のランプ波形は、読出期間（Ｄ相）に出力される。
そして、Ｐ相およびＤ相の各期間において、参照信号の電圧レベルは、画素信号の電圧レベルと一致する。この一致タイミングにおいて、比較器３７は、出力電圧をハイレベルからローレベルへ反転する。
また、カウンタ３８は、たとえば参照信号がハイレベルに制御されたタイミングから、比較器３７の出力が反転するまでの期間において、カウントアップ動作する。
カウンタ３８は、一行分の読出期間毎に、Ｐ相のカウント値とＤ相のカウント値との２個のカウント値をカウントする。
また、カウンタ３８は、たとえば参照信号がハイレベルに制御されたタイミングから、比較器３７の出力が反転するまでの期間において、カウントアップ動作する。
カウンタ３８は、一行分の読出期間毎に、Ｐ相のカウント値とＤ相のカウント値との２個のカウント値をカウントする。
また、Ｐ相のランプ波形を出力する期間では、選択された一行分の複数の画素回路２２において、複数のリセットトランジスタ２７がオン状態に制御される。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２のフローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
また、このＰ相でのカウント処理において、カウンタ３８は、フローティングディフュージョンＦＤによる列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２のフローティングディフュージョンＦＤのリセット電位に応じた電圧レベルになる。
また、このＰ相でのカウント処理において、カウンタ３８は、フローティングディフュージョンＦＤによる列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
Ｄ相のランプ波形を出力する期間では、選択された一行分の複数の画素回路２２において、複数の転送トランジスタ２６がオン状態とされる。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２のフォトダイオード２５の受光光量に応じた電圧レベルとなる。
また、このＤ相でのカウント処理において、カウンタ３８は、フォトダイオード２５の受光光量に応じた列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
複数のカウンタ３８は、それぞれがカウントした２個のカウント値を、出力信号線４０を通じて信号処理部３５へ出力する。
したがって、画素信号（列信号線２３）の電圧レベルは、選択された一行中の画素回路２２のフォトダイオード２５の受光光量に応じた電圧レベルとなる。
また、このＤ相でのカウント処理において、カウンタ３８は、フォトダイオード２５の受光光量に応じた列信号線２３の電位と参照信号の電位とが一致するまでの期間を示すカウント値をカウントする。
複数のカウンタ３８は、それぞれがカウントした２個のカウント値を、出力信号線４０を通じて信号処理部３５へ出力する。
信号処理部３５は、各カウンタ３８のＤ相のカウント値から、Ｐ相のカウント値を減算する。
これにより、各画素回路２２での雑音成分を除去した、１行分の光量分布情報（輝度分布情報）が得られる。
そして、行走査回路３１は複数の行信号線２４を１本ずつ順番にハイレベルに制御し、その一行分の読出期間ごとに図３の制御を繰り返す。
これにより、１枚の画像についての光量分布情報（輝度分布情報）が得られる。
信号処理部３５または信号処理部３５の後段に接続される図示しない画像処理部は、この１枚の光量分布の画像から、図示しないカラーフィルタの色成分の不足分を補って、白黒画像またはフルカラー画像を生成する。
ＣＭＯＳイメージセンサ１は、撮像画像として、光量分布の画像、白黒画像またはフルカラー画像を出力する。
これにより、各画素回路２２での雑音成分を除去した、１行分の光量分布情報（輝度分布情報）が得られる。
そして、行走査回路３１は複数の行信号線２４を１本ずつ順番にハイレベルに制御し、その一行分の読出期間ごとに図３の制御を繰り返す。
これにより、１枚の画像についての光量分布情報（輝度分布情報）が得られる。
信号処理部３５または信号処理部３５の後段に接続される図示しない画像処理部は、この１枚の光量分布の画像から、図示しないカラーフィルタの色成分の不足分を補って、白黒画像またはフルカラー画像を生成する。
ＣＭＯＳイメージセンサ１は、撮像画像として、光量分布の画像、白黒画像またはフルカラー画像を出力する。
［画素回路２２の概略レイアウト］
次に、ＣＭＯＳイメージセンサ１の画素回路２２の構造について詳しく説明する。
図４は、半導体基板１１についての、図１の画素回路の形成領域１２の概略レイアウトを示す模式図である。
複数の画素回路２２は、半導体基板１１の受光エリア２１に二次元的に配列される。
図４は、１個の画素回路２２が形成される画素回路の形成領域１２を、図１の半導体基板１１の一面側から見た図である。
また、図１の画素回路２２は、回路素子として、図２に示すように、フォトダイオード２５、転送トランジスタ２６、フローティングディフュージョンＦＤ、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９を有する。
画素回路の形成領域１２には、これら複数の回路素子と、複数の回路素子を電気的に接続する配線部とが形成される。
次に、ＣＭＯＳイメージセンサ１の画素回路２２の構造について詳しく説明する。
図４は、半導体基板１１についての、図１の画素回路の形成領域１２の概略レイアウトを示す模式図である。
複数の画素回路２２は、半導体基板１１の受光エリア２１に二次元的に配列される。
図４は、１個の画素回路２２が形成される画素回路の形成領域１２を、図１の半導体基板１１の一面側から見た図である。
また、図１の画素回路２２は、回路素子として、図２に示すように、フォトダイオード２５、転送トランジスタ２６、フローティングディフュージョンＦＤ、リセットトランジスタ２７、増幅トランジスタ２８、および選択トランジスタ２９を有する。
画素回路の形成領域１２には、これら複数の回路素子と、複数の回路素子を電気的に接続する配線部とが形成される。
図４の四角形の画素回路の形成領域１２には、その右半分に、フォトダイオード２５が形成される。
図４において、フォトダイオード２５は、画素回路の形成領域１２の幅の半分以上となる、約６割の幅に形成される。
また、図４の四角形の画素回路の形成領域１２には、その上部に、フローティングディフュージョンＦＤが形成される。フローティングディフュージョンＦＤは、画素回路の形成領域１２の左右方向の略全幅に渡って形成される。
フローティングディフュージョンＦＤと、フォトダイオード２５との間には、転送トランジスタ２６のゲート電極が形成される。
また、図４の四角形の画素回路の形成領域１２には、その左半分に、リセットトランジスタ２７のゲート電極、増幅トランジスタ２８のゲート電極、選択トランジスタ２９のゲート電極が形成される。
これらのトランジスタは、図４の上下方向に並べて、上から順番に形成される。
また、リセットトランジスタ２７のゲート電極は、フローティングディフュージョンＦＤと隣接して形成される。
リセットトランジスタ２７のゲート電極と増幅トランジスタ２８のゲート電極との間には、配線部４１が形成される。
増幅トランジスタ２８のゲート電極と選択トランジスタ２９のゲート電極との間には、配線部４２が形成される。
選択トランジスタ２９のゲート電極の図４の下側には、列信号線２３に接続される配線部４３が形成される。
図４において、フォトダイオード２５は、画素回路の形成領域１２の幅の半分以上となる、約６割の幅に形成される。
また、図４の四角形の画素回路の形成領域１２には、その上部に、フローティングディフュージョンＦＤが形成される。フローティングディフュージョンＦＤは、画素回路の形成領域１２の左右方向の略全幅に渡って形成される。
フローティングディフュージョンＦＤと、フォトダイオード２５との間には、転送トランジスタ２６のゲート電極が形成される。
また、図４の四角形の画素回路の形成領域１２には、その左半分に、リセットトランジスタ２７のゲート電極、増幅トランジスタ２８のゲート電極、選択トランジスタ２９のゲート電極が形成される。
これらのトランジスタは、図４の上下方向に並べて、上から順番に形成される。
また、リセットトランジスタ２７のゲート電極は、フローティングディフュージョンＦＤと隣接して形成される。
リセットトランジスタ２７のゲート電極と増幅トランジスタ２８のゲート電極との間には、配線部４１が形成される。
増幅トランジスタ２８のゲート電極と選択トランジスタ２９のゲート電極との間には、配線部４２が形成される。
選択トランジスタ２９のゲート電極の図４の下側には、列信号線２３に接続される配線部４３が形成される。
［画素回路２２の積層構造］
図５は、図４の画素回路２２の積層構造を示す半導体基板１１の部分断面図である。
図５は、図４の画素回路２２のＡ−Ａ’断面図である。
図５は、図４の画素回路２２の積層構造を示す半導体基板１１の部分断面図である。
図５は、図４の画素回路２２のＡ−Ａ’断面図である。
図５の半導体基板１１は、Ｎ型の半導体基板１１である。
そして、半導体基板１１の一面側（図５において上面側）から、当該一面側から約３マイクロメートルを超えた深さ位置までの範囲に、Ｐ型分離部５１が形成される。
Ｐ型分離部５１は、たとえば受光エリア２１の全体に形成される。
図５のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、および第３Ｐ型領域５４を有する。
第１Ｐ型領域５２は、半導体基板１１の一面側に設けられる。
第２Ｐ型領域５３は、半導体基板１１の一面からの深さ方向についての、第１Ｐ型領域５２の下側に設けられる。
第３Ｐ型領域５４は、半導体基板１１の一面からの深さ方向についての、第２Ｐ型領域５３の下側に設けられる。
なお、半導体基板１１に対してこれらのＰ型領域５２〜５４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｐ型領域５４、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
受光エリア２１の全体に形成されるＰ型分離部５１は、複数の画素回路の形成領域１２を互いに分離する。
各画素回路の形成領域１２の一面側には、酸化膜７２が形成される。
そして、半導体基板１１の一面側（図５において上面側）から、当該一面側から約３マイクロメートルを超えた深さ位置までの範囲に、Ｐ型分離部５１が形成される。
Ｐ型分離部５１は、たとえば受光エリア２１の全体に形成される。
図５のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、および第３Ｐ型領域５４を有する。
第１Ｐ型領域５２は、半導体基板１１の一面側に設けられる。
第２Ｐ型領域５３は、半導体基板１１の一面からの深さ方向についての、第１Ｐ型領域５２の下側に設けられる。
第３Ｐ型領域５４は、半導体基板１１の一面からの深さ方向についての、第２Ｐ型領域５３の下側に設けられる。
なお、半導体基板１１に対してこれらのＰ型領域５２〜５４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｐ型領域５４、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
受光エリア２１の全体に形成されるＰ型分離部５１は、複数の画素回路の形成領域１２を互いに分離する。
各画素回路の形成領域１２の一面側には、酸化膜７２が形成される。
半導体基板１１の一面側（図５において上面側）から、当該一面側から約１マイクロメートルまでの深さの範囲の表面部１４は、図２の回路素子を形成するための素子形成領域として使用される。
図５には、表面部１４に形成された回路素子として、フローティングディフュージョンＦＤと、転送トランジスタ２６のゲート電極と、フォトダイオード２５とが図示されている。
素子形成領域として用いられる表面部１４は、その領域内に回路素子を形成するための不純物を注入する。また、表面部１４には、フォトダイオード２５の後述する第１Ｎ型領域６２が形成される。
第１Ｎ型領域６２は、飽和電荷量を確保し、且つフォトダイオード２５からフローティングディフュージョンＦＤへの電荷の転送を行いやすくするために、後述する深層側の第２Ｎ型領域６３〜６５の不純物濃度より高濃度に形成する必要がある。
この高濃度の第１Ｎ型領域６２を分離するために、表面部１４の第１Ｐ型領域５２の不純物濃度も、高くする必要がある。図５では、第１Ｐ型領域５２の不純物濃度は、第２Ｐ型領域５３の不純物濃度より高い。
図５には、表面部１４に形成された回路素子として、フローティングディフュージョンＦＤと、転送トランジスタ２６のゲート電極と、フォトダイオード２５とが図示されている。
素子形成領域として用いられる表面部１４は、その領域内に回路素子を形成するための不純物を注入する。また、表面部１４には、フォトダイオード２５の後述する第１Ｎ型領域６２が形成される。
第１Ｎ型領域６２は、飽和電荷量を確保し、且つフォトダイオード２５からフローティングディフュージョンＦＤへの電荷の転送を行いやすくするために、後述する深層側の第２Ｎ型領域６３〜６５の不純物濃度より高濃度に形成する必要がある。
この高濃度の第１Ｎ型領域６２を分離するために、表面部１４の第１Ｐ型領域５２の不純物濃度も、高くする必要がある。図５では、第１Ｐ型領域５２の不純物濃度は、第２Ｐ型領域５３の不純物濃度より高い。
素子分離部７１は、半導体基板１１の一面側の表面部１４のＮ型部を分離する。
これにより、たとえば図５の表面側のＮ型部、たとえばフローティングディフュージョンＦＤ、フォトダイオード２５の浅い部分、各種トランジスタのソースドレイン等が分離される。
図５の素子分離部７１は、半導体基板１１の一面側から、当該一面側から約１マイクロメートル程度の深さ位置までの範囲に形成される。
なお、素子分離部７１は、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成できる。
これにより、たとえば図５の表面側のＮ型部、たとえばフローティングディフュージョンＦＤ、フォトダイオード２５の浅い部分、各種トランジスタのソースドレイン等が分離される。
図５の素子分離部７１は、半導体基板１１の一面側から、当該一面側から約１マイクロメートル程度の深さ位置までの範囲に形成される。
なお、素子分離部７１は、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成できる。
画素回路２２毎に分離された画素回路の形成領域１２には、フォトダイオード２５が形成される。
フォトダイオード２５は、Ｎ型の埋め込み型のフォトダイオード２５である。
フォトダイオード２５は、半導体基板１１の一面側から、当該一面側から約３マイクロメートルの深さ位置までの範囲に形成される。
図５の埋め込み型のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５を有する。
Ｐ＋領域６１は、半導体基板１１の一面側に設けられる。
第１Ｎ型領域６２は、半導体基板１１の一面からの深さ方向についての、Ｐ＋領域６１の下側に設けられる。
上部第２Ｎ型領域６３は、半導体基板１１の一面からの深さ方向についての、第１Ｎ型領域６２の下側に設けられる。
中部第２Ｎ型領域６４は、半導体基板１１の一面からの深さ方向についての、上部第２Ｎ型領域６３の下側に設けられる。
下部第２Ｎ型領域６５は、半導体基板１１の一面からの深さ方向についての、中部第２Ｎ型領域６４の下側に設けられる。
なお、半導体基板１１に対してこれらのＮ型領域６２〜６５は、インプラのダメージを避けるために、基本的には深い側から順番に、下部第２Ｎ型領域６５、中部第２Ｎ型領域６４、上部第２Ｎ型領域６３、第１Ｎ型領域６２の順番に形成するとよい。
また、深さ方向に重ねて形成される多層構造のＰ型領域および多層構造のＮ型領域の個数および組み合わせは、狙いとするフォトダイオード２５の特性に応じて最適化すればよい。
フォトダイオード２５は、Ｎ型の埋め込み型のフォトダイオード２５である。
フォトダイオード２５は、半導体基板１１の一面側から、当該一面側から約３マイクロメートルの深さ位置までの範囲に形成される。
図５の埋め込み型のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５を有する。
Ｐ＋領域６１は、半導体基板１１の一面側に設けられる。
第１Ｎ型領域６２は、半導体基板１１の一面からの深さ方向についての、Ｐ＋領域６１の下側に設けられる。
上部第２Ｎ型領域６３は、半導体基板１１の一面からの深さ方向についての、第１Ｎ型領域６２の下側に設けられる。
中部第２Ｎ型領域６４は、半導体基板１１の一面からの深さ方向についての、上部第２Ｎ型領域６３の下側に設けられる。
下部第２Ｎ型領域６５は、半導体基板１１の一面からの深さ方向についての、中部第２Ｎ型領域６４の下側に設けられる。
なお、半導体基板１１に対してこれらのＮ型領域６２〜６５は、インプラのダメージを避けるために、基本的には深い側から順番に、下部第２Ｎ型領域６５、中部第２Ｎ型領域６４、上部第２Ｎ型領域６３、第１Ｎ型領域６２の順番に形成するとよい。
また、深さ方向に重ねて形成される多層構造のＰ型領域および多層構造のＮ型領域の個数および組み合わせは、狙いとするフォトダイオード２５の特性に応じて最適化すればよい。
このように埋め込み型のフォトダイオード２５は、第１Ｎ型領域６２に加えて、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４および下部第２Ｎ型領域６５を有する。
そのため、埋め込み型のフォトダイオード２５は、第１Ｎ型領域６２のみを有するフォトダイオード２５と比べて、大量の電荷を蓄積することができる。
また、埋め込み型のフォトダイオード２５は、Ｎ型の半導体基板１１のシリコン（Ｓｉ）の光の吸収係数に応じて３マイクロメートル前後の深さまで電位の勾配をつけ、３マイクロメートル前後の深部で発生した電子を利用し、感度を確保している。
この場合、フォトダイオード２５のＮ型領域と、隣接画素を分離する素子分離領域のＰ型領域５３とは、３マイクロメートル付近の深さまで形成する必要がある。
そのため、埋め込み型のフォトダイオード２５は、第１Ｎ型領域６２のみを有するフォトダイオード２５と比べて、大量の電荷を蓄積することができる。
また、埋め込み型のフォトダイオード２５は、Ｎ型の半導体基板１１のシリコン（Ｓｉ）の光の吸収係数に応じて３マイクロメートル前後の深さまで電位の勾配をつけ、３マイクロメートル前後の深部で発生した電子を利用し、感度を確保している。
この場合、フォトダイオード２５のＮ型領域と、隣接画素を分離する素子分離領域のＰ型領域５３とは、３マイクロメートル付近の深さまで形成する必要がある。
また、図５に示すように、Ｐ型分離部５１の最下層を形成する第３Ｐ型領域５４は、第２Ｐ型領域５３よりも横方向に張り出して形成される。
すなわち、第３Ｐ型領域５４は、第２Ｐ型領域５３と比べて半導体基板１１の一面に沿った方向に広がって形成され、フォトダイオード２５の下部第２Ｎ型領域６５の下側に回り込んでいる。
フォトダイオード２５は、Ｐ型領域５２〜５４に囲まれて、Ｐ型分離部５１内に形成されている。
すなわち、第３Ｐ型領域５４は、第２Ｐ型領域５３と比べて半導体基板１１の一面に沿った方向に広がって形成され、フォトダイオード２５の下部第２Ｎ型領域６５の下側に回り込んでいる。
フォトダイオード２５は、Ｐ型領域５２〜５４に囲まれて、Ｐ型分離部５１内に形成されている。
また、図５の左側から張り出した第３Ｐ型領域５４と、図５の右側から張り出した第３Ｐ型領域５４とは、フォトダイオード２５の下部第２Ｎ型領域６５の中央下部において離間している。
すなわち、Ｐ型分離部５１は、フォトダイオード２５の下部第２Ｎ型領域６５の中央下部の位置に、貫通孔７３を有する。
このため、フォトダイオード２５に過剰に蓄積された電荷は、Ｐ型分離部５１の貫通孔７３を通じて、Ｎ型の半導体基板１１へ移動することができる。
このようにＰ型分離部５１によりフォトダイオード２５のＮ型領域６５の基板深部側を覆うことで、基板深部方向へのフォトダイオード２５の電位に対するＰ型不純物によるポテンシャルバリアが形成される。
なお、図５では、Ｐ型分離部５１は、フォトダイオード２５のＮ型領域の基板深部方向を完全に塞いでいないが、図５の左右の第３Ｐ型領域５４が十分に接近している。
これによりＰ型分離部５１は、フォトダイオード２５から基板深部への十分なポテンシャルバリアを形成する。
すなわち、Ｐ型分離部５１は、フォトダイオード２５の下部第２Ｎ型領域６５の中央下部の位置に、貫通孔７３を有する。
このため、フォトダイオード２５に過剰に蓄積された電荷は、Ｐ型分離部５１の貫通孔７３を通じて、Ｎ型の半導体基板１１へ移動することができる。
このようにＰ型分離部５１によりフォトダイオード２５のＮ型領域６５の基板深部側を覆うことで、基板深部方向へのフォトダイオード２５の電位に対するＰ型不純物によるポテンシャルバリアが形成される。
なお、図５では、Ｐ型分離部５１は、フォトダイオード２５のＮ型領域の基板深部方向を完全に塞いでいないが、図５の左右の第３Ｐ型領域５４が十分に接近している。
これによりＰ型分離部５１は、フォトダイオード２５から基板深部への十分なポテンシャルバリアを形成する。
［画素回路２２の製造方法］
図６は、半導体基板１１にＰ型分離部５１および埋め込み型のフォトダイオード２５を形成するための製造工程図である。
図６は、半導体基板１１にＰ型分離部５１および埋め込み型のフォトダイオード２５を形成するための製造工程図である。
図６の製造工程では、まず、図６（Ａ）に示すように、半導体基板１１の一面側の上に、高エネルギー用のレジスト膜８１を形成する。
なお、図６（Ａ）の半導体基板１１には、半導体基板１１の一面側に、すでに、素子分離部７１および酸化膜７２が形成されている。
レジスト膜８１は、基本的に半導体基板１１に形成するＰ型分離部５１の形成パターンと相補的なパターンに形成する。また、レジスト膜８１は、図６（Ａ）に示すように、埋め込み型のフォトダイオード２５が形成される領域の上にも形成される。
また、図６（Ａ）のレジスト膜８１は、低エネルギー用のイオン注入で用いるレジスト膜８１より厚い、４〜６マイクロメートルの厚さ（厚膜）に形成する。
この厚さにより、レジスト膜８１が形成された部分には、不純物が注入されなくなる。
なお、図６（Ａ）の半導体基板１１には、半導体基板１１の一面側に、すでに、素子分離部７１および酸化膜７２が形成されている。
レジスト膜８１は、基本的に半導体基板１１に形成するＰ型分離部５１の形成パターンと相補的なパターンに形成する。また、レジスト膜８１は、図６（Ａ）に示すように、埋め込み型のフォトダイオード２５が形成される領域の上にも形成される。
また、図６（Ａ）のレジスト膜８１は、低エネルギー用のイオン注入で用いるレジスト膜８１より厚い、４〜６マイクロメートルの厚さ（厚膜）に形成する。
この厚さにより、レジスト膜８１が形成された部分には、不純物が注入されなくなる。
半導体基板１１の一面側の上にレジスト膜８１を形成した後、当該一面側から不純物をイオン注入する。このイオン注入は、高エネルギーのものである。
Ｎ型の半導体基板１１にＰ型領域を形成する場合、不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などを注入すればよい。
また、イオン注入には、インプラ装置などのイオン注入装置を用いればよい。
図６（Ａ）のイオン注入処理では、半導体基板１１の一面側から３マイクロメール以下の深さの位置に第３Ｐ型領域５４を形成するように、イオンを注入する。
また、図６（Ａ）のイオン注入処理では、第３Ｐ型領域５４の不純物濃度が通常より高い不純物濃度となるように、イオンを注入する。
これにより、レジスト膜８１が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から３マイクロメール以下の深さの位置に、高い不純物濃度の第３Ｐ型領域５４が形成される。第３Ｐ型領域５４の不純物濃度は、たとえば１０１８ｃｍ３とされる。
また、第３Ｐ型領域５４は、その不純物濃度が通常よりも高いため、レジスト膜８１の隙間よりも、半導体基板１１の一面に沿った方向に広がって形成される。
Ｎ型の半導体基板１１にＰ型領域を形成する場合、不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などを注入すればよい。
また、イオン注入には、インプラ装置などのイオン注入装置を用いればよい。
図６（Ａ）のイオン注入処理では、半導体基板１１の一面側から３マイクロメール以下の深さの位置に第３Ｐ型領域５４を形成するように、イオンを注入する。
また、図６（Ａ）のイオン注入処理では、第３Ｐ型領域５４の不純物濃度が通常より高い不純物濃度となるように、イオンを注入する。
これにより、レジスト膜８１が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から３マイクロメール以下の深さの位置に、高い不純物濃度の第３Ｐ型領域５４が形成される。第３Ｐ型領域５４の不純物濃度は、たとえば１０１８ｃｍ３とされる。
また、第３Ｐ型領域５４は、その不純物濃度が通常よりも高いため、レジスト膜８１の隙間よりも、半導体基板１１の一面に沿った方向に広がって形成される。
また、この図６（Ａ）の高濃度の１回のイオン注入処理により、第３Ｐ型領域５４の上の部分にも、不純物が注入される。
半導体基板１１の一面側から、第３Ｐ型領域５４までの範囲には、全体的に、低濃度のＰ型領域が形成される。
低濃度のＰ型領域が形成される原理については、後述する。以下、この第３Ｐ型領域５４の上の低濃度の不純物領域を、低濃度Ｐ型領域８２とよぶ。
半導体基板１１の一面側から、第３Ｐ型領域５４までの範囲には、全体的に、低濃度のＰ型領域が形成される。
低濃度のＰ型領域が形成される原理については、後述する。以下、この第３Ｐ型領域５４の上の低濃度の不純物領域を、低濃度Ｐ型領域８２とよぶ。
図７は、高濃度の１回のイオン注入処理により半導体基板１１に形成される、半導体基板１１の深さ方向の不純物濃度分布図である。
図７は、図５の第２Ｐ型領域５３から第３Ｐ型領域５４までの深さ範囲の不純物濃度の分布である。
図７の横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
そして、図７に示すように、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成することにより、所望の深さ位置に、高濃度の第３Ｐ型領域５４を形成することができる。
また、不純物を注入した半導体基板１１の一面側から、所望の深さ位置までの範囲にも、不純物が低濃度で注入される。
これにより、低濃度Ｐ型領域８２が形成される。
この低濃度Ｐ型領域８２では、半導体基板１１の一面側から離れるほど不純物の濃度が低くなる。
また、低濃度の不純物領域での濃度変化は、略傾斜が一定の滑らかな濃度変化となり、濃度分布の極を持たない。よって、ポテンシャルバリアが弱くなる部分がなくなり、電荷の漏れ込みが生じ難くなる。
このように半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成することにより、第３Ｐ型領域５４および低濃度Ｐ型領域８２を形成することができる。
特に、レジスト膜８１の隙間の幅が０．５〜１マイクロメートルである場合、第３Ｐ型領域５４の上に、図７と同様の濃度分布を有する低濃度Ｐ型領域８２を形成することができる。
また、低濃度Ｐ型領域８２は、レジスト膜８１の隙間の幅と同じ幅に形成される。
低濃度Ｐ型領域８２は、横方向に広がらない。
なお、図７の不純物濃度分布において、第３Ｐ型領域５４は、所望の深さ位置に平均飛程距離Ｒｐをピークにもち、ガウス分布に近い濃度分布を有する。
この他にも、イオン注入では、当該所望の深さ位置のガウス分布の他に、平均飛程距離Ｒｐより深い位置に別のピークを持つ分布となる場合がある。この別の不純物濃度のピークは、結晶軸に対して平行に打ち込んだ際のチャネリング効果によって発生する。
図７は、図５の第２Ｐ型領域５３から第３Ｐ型領域５４までの深さ範囲の不純物濃度の分布である。
図７の横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
そして、図７に示すように、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成することにより、所望の深さ位置に、高濃度の第３Ｐ型領域５４を形成することができる。
また、不純物を注入した半導体基板１１の一面側から、所望の深さ位置までの範囲にも、不純物が低濃度で注入される。
これにより、低濃度Ｐ型領域８２が形成される。
この低濃度Ｐ型領域８２では、半導体基板１１の一面側から離れるほど不純物の濃度が低くなる。
また、低濃度の不純物領域での濃度変化は、略傾斜が一定の滑らかな濃度変化となり、濃度分布の極を持たない。よって、ポテンシャルバリアが弱くなる部分がなくなり、電荷の漏れ込みが生じ難くなる。
このように半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成することにより、第３Ｐ型領域５４および低濃度Ｐ型領域８２を形成することができる。
特に、レジスト膜８１の隙間の幅が０．５〜１マイクロメートルである場合、第３Ｐ型領域５４の上に、図７と同様の濃度分布を有する低濃度Ｐ型領域８２を形成することができる。
また、低濃度Ｐ型領域８２は、レジスト膜８１の隙間の幅と同じ幅に形成される。
低濃度Ｐ型領域８２は、横方向に広がらない。
なお、図７の不純物濃度分布において、第３Ｐ型領域５４は、所望の深さ位置に平均飛程距離Ｒｐをピークにもち、ガウス分布に近い濃度分布を有する。
この他にも、イオン注入では、当該所望の深さ位置のガウス分布の他に、平均飛程距離Ｒｐより深い位置に別のピークを持つ分布となる場合がある。この別の不純物濃度のピークは、結晶軸に対して平行に打ち込んだ際のチャネリング効果によって発生する。
高エネルギーのイオン注入により第３Ｐ型領域５４および低濃度Ｐ型領域８２を形成した後、レジスト膜８１を除去する。
そして、図６（Ｂ）に示すように、新たなレジスト膜８３を形成する。レジスト膜８３は、レジスト膜８１と同じ位置に形成される。
このレジスト膜８３の膜厚は、低エネルギーのイオン注入で用いるものであり、レジスト膜８１より薄い。レジスト膜８１の膜厚は、たとえば１〜２マイクロメートル程度の厚さになる。
薄いレジスト膜８３を形成した後、半導体基板１１の一面側から不純物をイオン注入する。このイオン注入は、低エネルギーのものである。
この追加注入される不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などをイオン注入すればよい。
これにより、レジスト膜８３が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から、１マイクロメールの深さまでの範囲に、低濃度Ｐ型領域８２よりも不純物濃度が高い第１Ｐ型領域５２が形成される。
また、第１Ｐ型領域５２と第３Ｐ型領域５４との間の低濃度Ｐ型領域８２は、第２Ｐ型領域５３となる。
これにより、第１Ｐ型領域５２、第２Ｐ型領域５３および第３Ｐ型領域５４からなるＰ型分離部５１が形成される。
そして、図６（Ｂ）に示すように、新たなレジスト膜８３を形成する。レジスト膜８３は、レジスト膜８１と同じ位置に形成される。
このレジスト膜８３の膜厚は、低エネルギーのイオン注入で用いるものであり、レジスト膜８１より薄い。レジスト膜８１の膜厚は、たとえば１〜２マイクロメートル程度の厚さになる。
薄いレジスト膜８３を形成した後、半導体基板１１の一面側から不純物をイオン注入する。このイオン注入は、低エネルギーのものである。
この追加注入される不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などをイオン注入すればよい。
これにより、レジスト膜８３が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から、１マイクロメールの深さまでの範囲に、低濃度Ｐ型領域８２よりも不純物濃度が高い第１Ｐ型領域５２が形成される。
また、第１Ｐ型領域５２と第３Ｐ型領域５４との間の低濃度Ｐ型領域８２は、第２Ｐ型領域５３となる。
これにより、第１Ｐ型領域５２、第２Ｐ型領域５３および第３Ｐ型領域５４からなるＰ型分離部５１が形成される。
Ｎ型の半導体基板１１にＰ型分離部５１を形成した後、レジスト膜８３を除去する。
また、図６（Ｃ）に示すように、半導体基板１１の一面側の上に、新たなレジスト膜８４を形成する。
図６（Ｃ）のレジスト膜８４は、基本的に半導体基板１１に形成する複数の埋め込み型のフォトダイオード２５の形成パターンと相補的なパターンに形成する。
また、図６（Ｃ）では、レジスト膜８４は、たとえば４〜６マイクロメートルの厚さに形成している。
半導体基板１１の一面側の上に新たなレジスト膜８４を形成した後、当該一面側から不純物をイオン注入する。
Ｐ型分離部５１内に埋め込み型のフォトダイオード２５のＮ型領域を形成する場合、不純物としては、たとえばヒ素（Ａｓ）、リン（Ｐ）などをイオン注入すればよい。
また、イオン注入には、インプラ装置を用いればよい。
図６（Ｃ）のイオン注入処理では、イオン注入の深さを変えて３回のイオン注入を実行する。
なお、イオン注入の深さは、インプラ装置のエネルギーを変えることにより変えることが可能である。
これにより、レジスト膜８４が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から１マイクロメールの深さの位置から、３マイクロメールの深さの位置までの範囲に、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５が形成される。
上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５は、レジスト膜８４の隙間と略同じ幅で形成される。
また、図６（Ｃ）に示すように、半導体基板１１の一面側の上に、新たなレジスト膜８４を形成する。
図６（Ｃ）のレジスト膜８４は、基本的に半導体基板１１に形成する複数の埋め込み型のフォトダイオード２５の形成パターンと相補的なパターンに形成する。
また、図６（Ｃ）では、レジスト膜８４は、たとえば４〜６マイクロメートルの厚さに形成している。
半導体基板１１の一面側の上に新たなレジスト膜８４を形成した後、当該一面側から不純物をイオン注入する。
Ｐ型分離部５１内に埋め込み型のフォトダイオード２５のＮ型領域を形成する場合、不純物としては、たとえばヒ素（Ａｓ）、リン（Ｐ）などをイオン注入すればよい。
また、イオン注入には、インプラ装置を用いればよい。
図６（Ｃ）のイオン注入処理では、イオン注入の深さを変えて３回のイオン注入を実行する。
なお、イオン注入の深さは、インプラ装置のエネルギーを変えることにより変えることが可能である。
これにより、レジスト膜８４が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から１マイクロメールの深さの位置から、３マイクロメールの深さの位置までの範囲に、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５が形成される。
上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５は、レジスト膜８４の隙間と略同じ幅で形成される。
３回のイオン注入により上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５を形成した後、レジスト膜８４を除去する。
そして、図６（Ｄ）に示すように、新たなレジスト膜８５を形成する。レジスト膜８５は、レジスト膜８４と同じ位置に形成される。
レジスト膜８５の膜厚は、たとえば１〜２マイクロメートル程度の厚さにする。
薄いレジスト膜８５を形成した後、半導体基板１１の一面側から不純物をイオン注入する。
このとき、不純物としては、ヒ素（Ａｓ）、リン（Ｐ）などをイオン注入すればよい。
これにより、レジスト膜８５が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から、１マイクロメールまでの深さの範囲に、第１Ｎ型領域６２が形成される。また、第１Ｎ型領域６２は、レジスト膜８５の隙間と略同じ幅で形成される。
以上の工程により、埋め込み型のフォトダイオード２５のＮ型領域が形成される。
半導体基板１１に埋め込み型のフォトダイオード２５のＮ型領域を形成した後、フォトダイオード２５のＰ型領域を形成するために、半導体基板１１の一面側から不純物をイオン注入する。
Ｐ型領域を形成する場合に注入される不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などを注入すればよい。
これにより、半導体基板１１の一面側から所定の深さまでの範囲に、Ｐ＋領域６１が形成される。
Ｐ＋領域６１は、埋め込み型のフォトダイオード２５のＰ型領域として機能する。
次に、図６（Ｅ）に示すように、半導体基板１１の表面部１４に、画素回路２２を構成する各種の回路素子（トランジスタ２６〜２９およびフローティングディフュージョンＦＤ）を形成する。
これにより、半導体基板１１に、複数の画素回路２２が形成される。
そして、図６（Ｄ）に示すように、新たなレジスト膜８５を形成する。レジスト膜８５は、レジスト膜８４と同じ位置に形成される。
レジスト膜８５の膜厚は、たとえば１〜２マイクロメートル程度の厚さにする。
薄いレジスト膜８５を形成した後、半導体基板１１の一面側から不純物をイオン注入する。
このとき、不純物としては、ヒ素（Ａｓ）、リン（Ｐ）などをイオン注入すればよい。
これにより、レジスト膜８５が形成されてない表面部分から、半導体基板１１内へ不純物が注入される。
そして、半導体基板１１の一面側から、１マイクロメールまでの深さの範囲に、第１Ｎ型領域６２が形成される。また、第１Ｎ型領域６２は、レジスト膜８５の隙間と略同じ幅で形成される。
以上の工程により、埋め込み型のフォトダイオード２５のＮ型領域が形成される。
半導体基板１１に埋め込み型のフォトダイオード２５のＮ型領域を形成した後、フォトダイオード２５のＰ型領域を形成するために、半導体基板１１の一面側から不純物をイオン注入する。
Ｐ型領域を形成する場合に注入される不純物としては、たとえばホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）などを注入すればよい。
これにより、半導体基板１１の一面側から所定の深さまでの範囲に、Ｐ＋領域６１が形成される。
Ｐ＋領域６１は、埋め込み型のフォトダイオード２５のＰ型領域として機能する。
次に、図６（Ｅ）に示すように、半導体基板１１の表面部１４に、画素回路２２を構成する各種の回路素子（トランジスタ２６〜２９およびフローティングディフュージョンＦＤ）を形成する。
これにより、半導体基板１１に、複数の画素回路２２が形成される。
［低濃度Ｐ型領域８２の形成原理（レジスト端の近接効果）］
図８は、低濃度Ｐ型領域８２の形成原理の説明図である。
低濃度Ｐ型領域８２は、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成する場合に、その高濃度の不純物領域と、半導体基板１１の注入面側（一面側）との間に形成される。
図８では、半導体基板１１の一面側の上にレジスト膜８１が形成されている。
図６（Ａ）では、図８の状態において、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成している。
イオン注入される不純物８６は、レジスト膜８１が形成されていない部分では、半導体基板１１の一面側から直接に、半導体基板１１の内部へ打ち込まれる。そして、インプラ装置に設定した深さに到達する。
これにより、図７の不純物濃度分布において極大値となる所望の深さ位置に、高濃度の第３Ｐ型領域５４を形成できる。
また、イオン注入される不純物８６は、レジスト膜８１にも打ち込まれる。
レジスト膜８１に打ち込まれた不純物８６は、その打ち込まれた位置がレジスト膜８１の端面から遠く離れた位置である場合、レジスト膜８１内に留まる。
図８は、低濃度Ｐ型領域８２の形成原理の説明図である。
低濃度Ｐ型領域８２は、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成する場合に、その高濃度の不純物領域と、半導体基板１１の注入面側（一面側）との間に形成される。
図８では、半導体基板１１の一面側の上にレジスト膜８１が形成されている。
図６（Ａ）では、図８の状態において、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成している。
イオン注入される不純物８６は、レジスト膜８１が形成されていない部分では、半導体基板１１の一面側から直接に、半導体基板１１の内部へ打ち込まれる。そして、インプラ装置に設定した深さに到達する。
これにより、図７の不純物濃度分布において極大値となる所望の深さ位置に、高濃度の第３Ｐ型領域５４を形成できる。
また、イオン注入される不純物８６は、レジスト膜８１にも打ち込まれる。
レジスト膜８１に打ち込まれた不純物８６は、その打ち込まれた位置がレジスト膜８１の端面から遠く離れた位置である場合、レジスト膜８１内に留まる。
これに対して、不純物８６が打ち込まれた位置がレジスト膜８１の端面の近傍である場合、レジスト膜８１に打ち込まれた不純物８６の一部は、レジスト膜８１の内部で散乱してレジスト膜８１を貫通し、レジスト膜８１の端面から飛び出す。
そして、レジスト膜８１を貫通して飛び出した不純物８６の一部は、レジスト膜８１が形成されていない部分から、半導体基板１１の内部へ打ち込まれる。
このレジスト膜８１を貫通した不純物８６が持つ運動エネルギーは、レジスト中の散乱によりエネルギーを損失している。そのため、不純物８６は、所望の打ち込み深さ位置より浅い位置に打ち込まれる。
また、高濃度の不純物領域を形成する場合、半導体基板１１に対して打ち込む不純物８６の量は、通常の濃度の不純物領域を形成する場合に比べて多くなる。そのため、レジスト膜８１を貫通して半導体基板１１に打ち込まれる不純物８６の量も多くなる。
その結果、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成した場合、高濃度の不純物領域である第３Ｐ型領域５４の上に、低濃度Ｐ型領域８２が形成されることになる。
このように１回のイオン注入処理により高濃度の第３Ｐ型領域５４を形成しようとすると、それと同時に、低濃度Ｐ型領域８２を形成することができる。
たとえばレジスト膜８１が４〜６マイクロメートルの膜厚であり、レジスト膜８１の隙間の幅が０．２〜０．５マイクロメートルである場合には、第３Ｐ型領域５４とともに低濃度Ｐ型領域８２が形成される。
また、レジスト膜８１の側面からは不純物８６がランダムに放出されるので、低濃度Ｐ型領域８２の不純物濃度は、図７に示すように、滑らかに不純物濃度が低下する濃度分布になる。
そして、レジスト膜８１を貫通して飛び出した不純物８６の一部は、レジスト膜８１が形成されていない部分から、半導体基板１１の内部へ打ち込まれる。
このレジスト膜８１を貫通した不純物８６が持つ運動エネルギーは、レジスト中の散乱によりエネルギーを損失している。そのため、不純物８６は、所望の打ち込み深さ位置より浅い位置に打ち込まれる。
また、高濃度の不純物領域を形成する場合、半導体基板１１に対して打ち込む不純物８６の量は、通常の濃度の不純物領域を形成する場合に比べて多くなる。そのため、レジスト膜８１を貫通して半導体基板１１に打ち込まれる不純物８６の量も多くなる。
その結果、半導体基板１１の所定の深さ位置に、高濃度の不純物領域を１回のイオン注入により形成した場合、高濃度の不純物領域である第３Ｐ型領域５４の上に、低濃度Ｐ型領域８２が形成されることになる。
このように１回のイオン注入処理により高濃度の第３Ｐ型領域５４を形成しようとすると、それと同時に、低濃度Ｐ型領域８２を形成することができる。
たとえばレジスト膜８１が４〜６マイクロメートルの膜厚であり、レジスト膜８１の隙間の幅が０．２〜０．５マイクロメートルである場合には、第３Ｐ型領域５４とともに低濃度Ｐ型領域８２が形成される。
また、レジスト膜８１の側面からは不純物８６がランダムに放出されるので、低濃度Ｐ型領域８２の不純物濃度は、図７に示すように、滑らかに不純物濃度が低下する濃度分布になる。
［具体例の濃度分布］
図９は、第１の実施形態の一具体例での第２Ｐ型領域５３および第３Ｐ型領域５４の不純物濃度の分布図である。
横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
なお、図９の不純物濃度分布は、以下の条件での濃度分布である。
すなわち、第１に、半導体基板１１に、複数のフォトダイオード２５を１マイクロメールオーダ以下（もしくは２マイクロメートル以下）のピッチで配列する。第２に、隣接する２個のフォトダイオード２５の間での分離部５１の幅を０．２〜０．５マイクロメートルに形成する。第３に、フォトダイオード２５を３マイクロメートルの深さまでの範囲に形成する。
図９において、一具体例の分布曲線は、実線で示されている。
図９の一具体例は、第３Ｐ型領域５４を、高エネルギーの１回のイオン注入により１０１８ｃｍ３の高濃度に形成した例である。
この場合、第２Ｐ型領域５３の不純物濃度は、１０１６〜１０１７ｃｍ３の不純物濃度になる。第２Ｐ型領域５３の不純物濃度は、第３Ｐ型領域５４の不純物濃度より０．５〜１桁程度、濃度が低い。
そして、この一具体例の第２Ｐ型領域５３の不純物濃度は、フォトダイオード２５を他のフォトダイオード２５から分離する側面分離部として十分に機能する濃度レベルである。
また、第２Ｐ型領域５３の不純物濃度は、山谷の無い滑らかな曲線となり、電荷漏れなどが生じ難い。
図９は、第１の実施形態の一具体例での第２Ｐ型領域５３および第３Ｐ型領域５４の不純物濃度の分布図である。
横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
なお、図９の不純物濃度分布は、以下の条件での濃度分布である。
すなわち、第１に、半導体基板１１に、複数のフォトダイオード２５を１マイクロメールオーダ以下（もしくは２マイクロメートル以下）のピッチで配列する。第２に、隣接する２個のフォトダイオード２５の間での分離部５１の幅を０．２〜０．５マイクロメートルに形成する。第３に、フォトダイオード２５を３マイクロメートルの深さまでの範囲に形成する。
図９において、一具体例の分布曲線は、実線で示されている。
図９の一具体例は、第３Ｐ型領域５４を、高エネルギーの１回のイオン注入により１０１８ｃｍ３の高濃度に形成した例である。
この場合、第２Ｐ型領域５３の不純物濃度は、１０１６〜１０１７ｃｍ３の不純物濃度になる。第２Ｐ型領域５３の不純物濃度は、第３Ｐ型領域５４の不純物濃度より０．５〜１桁程度、濃度が低い。
そして、この一具体例の第２Ｐ型領域５３の不純物濃度は、フォトダイオード２５を他のフォトダイオード２５から分離する側面分離部として十分に機能する濃度レベルである。
また、第２Ｐ型領域５３の不純物濃度は、山谷の無い滑らかな曲線となり、電荷漏れなどが生じ難い。
また、図９には、一具体例の実線の分布曲線の他にも、比較例の分布曲線が点線で示されている。
そして、比較例の第２Ｐ型領域５３の不純物濃度は、１０１６〜１０１７ｃｍ３の不純物濃度である。また、比較例の第３Ｐ型領域５４の不純物濃度も、１０１６〜１０１７ｃｍ３の不純物濃度である。
比較例の第２Ｐ型領域５３の不純物濃度も、フォトダイオード２５を他のフォトダイオード２５から分離する側面分離部として十分に機能する濃度レベルである。
しかしながら、比較例の第２Ｐ型領域５３の不純物濃度は、３組の濃度の極大値および極小値を有する。
このように多段打ちのイオン注入による深い領域の素子分離の形成では、イオン注入による不純物分布の特性上、各段毎に平均飛程距離Ｒｐ位置にピークを持つ分布（山）が形成される。
そのため打ち込まれた各段の不純物分布の間には、不純物が薄い領域（谷）が形成される。
この谷の領域の濃度と山の領域の濃度差が大きい場合、この谷の領域付近には、隣接画素との素子分離のためのポテンシャルバリアの小さい箇所が発生する。
第２Ｐ型領域５３のポテンシャルバリアの小さい箇所は、混色などの画素特性悪化の原因となる。
なお、３マイクロメートル程度の深い場所まで形成したフォトダイオード２５についても、多段打ち込みにより濃度の低い谷領域が発生すると、深さ方向の電荷転送のポテンシャルバリアとなる。
このフォトダイオード２５のポテンシャルバリアは、残像などの特性劣化を引き起こす。
そして、比較例の第２Ｐ型領域５３の不純物濃度は、１０１６〜１０１７ｃｍ３の不純物濃度である。また、比較例の第３Ｐ型領域５４の不純物濃度も、１０１６〜１０１７ｃｍ３の不純物濃度である。
比較例の第２Ｐ型領域５３の不純物濃度も、フォトダイオード２５を他のフォトダイオード２５から分離する側面分離部として十分に機能する濃度レベルである。
しかしながら、比較例の第２Ｐ型領域５３の不純物濃度は、３組の濃度の極大値および極小値を有する。
このように多段打ちのイオン注入による深い領域の素子分離の形成では、イオン注入による不純物分布の特性上、各段毎に平均飛程距離Ｒｐ位置にピークを持つ分布（山）が形成される。
そのため打ち込まれた各段の不純物分布の間には、不純物が薄い領域（谷）が形成される。
この谷の領域の濃度と山の領域の濃度差が大きい場合、この谷の領域付近には、隣接画素との素子分離のためのポテンシャルバリアの小さい箇所が発生する。
第２Ｐ型領域５３のポテンシャルバリアの小さい箇所は、混色などの画素特性悪化の原因となる。
なお、３マイクロメートル程度の深い場所まで形成したフォトダイオード２５についても、多段打ち込みにより濃度の低い谷領域が発生すると、深さ方向の電荷転送のポテンシャルバリアとなる。
このフォトダイオード２５のポテンシャルバリアは、残像などの特性劣化を引き起こす。
［比較例の画素回路２２の積層構造および製造方法］
図１０は、図９の比較例の画素回路２２の積層構造を示す半導体基板１１の部分断面図である。
図１０は、図５と同様に、画素回路２２を図４のＡ−Ａ’で切断した断面図である。
以下の説明において、比較例の画素回路２２の各部には、比較の便宜のために、実施形態と同一の符号を使用する。
比較例の画素回路２２の積層構造は、基本的に図５の画素回路２２の積層構造と同じである。
ただし、Ｐ型分離部５１の第１Ｐ型領域５２と第３Ｐ型領域５４との間には、第２Ｐ型領域５３の換わりに、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７が形成されている。
図１０は、図９の比較例の画素回路２２の積層構造を示す半導体基板１１の部分断面図である。
図１０は、図５と同様に、画素回路２２を図４のＡ−Ａ’で切断した断面図である。
以下の説明において、比較例の画素回路２２の各部には、比較の便宜のために、実施形態と同一の符号を使用する。
比較例の画素回路２２の積層構造は、基本的に図５の画素回路２２の積層構造と同じである。
ただし、Ｐ型分離部５１の第１Ｐ型領域５２と第３Ｐ型領域５４との間には、第２Ｐ型領域５３の換わりに、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７が形成されている。
図１１は、図１０の比較例でのＰ型分離部５１および埋め込み型のフォトダイオード２５の製造工程図である。
図１１の比較例の製造方法では、図１１（Ａ）に示すように、まず、Ｎ型の半導体基板１１に対して、一面側から全面に不純物を注入し、第３Ｐ型領域５４を形成する。
次に、図１１（Ｂ）に示すように、フォトダイオード２５を形成する領域の上にレジスト膜８１を形成し、不純物を注入し、Ｐ型領域を形成する。その後、レジスト膜８１を除去する。
具体的には、深さを変えた３回のイオン注入処理により、上部第２Ｐ型領域５５と、中部第２Ｐ型領域５６と、下部第２Ｐ型領域５７とを別々に形成する。
このように深さを変えた複数回のイオン注入処理により、不純物領域を形成することで、広い深さ範囲に対して不純物を注入することができる。
なお、このときレジスト膜８１の厚さは不純物が基板１１に達しない厚さが選択され、形成するフォトダイオードの深さを３マイクロメートルとした場合、４〜５マイクロメートル程度の厚さが必要になる。
また、このとき多段打ちの回数は、素子分離として機能する第１Ｐ型領域５２と第３Ｐ型領域５４とを電気的に接続し、十分なポテンシャルによる隣接画素とのバリアを形成できる回数が選択される。
次に、図１１（Ｃ）に示すように、新たに薄いレジスト膜８３を形成した後、不純物を注入し、第１Ｐ型領域５２を形成する。その後、レジスト膜８３を除去する。
なお、レジスト膜８３は、第１Ｐ型領域５２が一面側の画素トランジスタのウェルとして最適になるように低エネルギー用の１マイクロメートル程度以下の厚さに形成する。
次に、図１１（Ｄ）に示すように、第１Ｐ型領域５２の上に新たなレジスト膜８４を形成し、深さを変えた４回のイオン注入により、第１Ｎ型領域６２、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５を形成する。その後、レジスト膜８４を除去する。
また、図１１（Ｅ）に示すように、新たなレジスト膜８５を形成し、イオン注入により、Ｐ＋領域６１を形成する。その後、レジスト膜８５を除去する。
以上の製造工程の後に、図１１（Ｆ）に示すように、半導体基板１１の表面部１４に、画素回路２２を構成する各種の回路素子（トランジスタ２６〜２９およびフローティングディフュージョンＦＤ）を形成する。
これにより、半導体基板１１に、比較例の複数の画素回路２２が形成される。
図１１の比較例の製造方法では、図１１（Ａ）に示すように、まず、Ｎ型の半導体基板１１に対して、一面側から全面に不純物を注入し、第３Ｐ型領域５４を形成する。
次に、図１１（Ｂ）に示すように、フォトダイオード２５を形成する領域の上にレジスト膜８１を形成し、不純物を注入し、Ｐ型領域を形成する。その後、レジスト膜８１を除去する。
具体的には、深さを変えた３回のイオン注入処理により、上部第２Ｐ型領域５５と、中部第２Ｐ型領域５６と、下部第２Ｐ型領域５７とを別々に形成する。
このように深さを変えた複数回のイオン注入処理により、不純物領域を形成することで、広い深さ範囲に対して不純物を注入することができる。
なお、このときレジスト膜８１の厚さは不純物が基板１１に達しない厚さが選択され、形成するフォトダイオードの深さを３マイクロメートルとした場合、４〜５マイクロメートル程度の厚さが必要になる。
また、このとき多段打ちの回数は、素子分離として機能する第１Ｐ型領域５２と第３Ｐ型領域５４とを電気的に接続し、十分なポテンシャルによる隣接画素とのバリアを形成できる回数が選択される。
次に、図１１（Ｃ）に示すように、新たに薄いレジスト膜８３を形成した後、不純物を注入し、第１Ｐ型領域５２を形成する。その後、レジスト膜８３を除去する。
なお、レジスト膜８３は、第１Ｐ型領域５２が一面側の画素トランジスタのウェルとして最適になるように低エネルギー用の１マイクロメートル程度以下の厚さに形成する。
次に、図１１（Ｄ）に示すように、第１Ｐ型領域５２の上に新たなレジスト膜８４を形成し、深さを変えた４回のイオン注入により、第１Ｎ型領域６２、上部第２Ｎ型領域６３、中部第２Ｎ型領域６４、および下部第２Ｎ型領域６５を形成する。その後、レジスト膜８４を除去する。
また、図１１（Ｅ）に示すように、新たなレジスト膜８５を形成し、イオン注入により、Ｐ＋領域６１を形成する。その後、レジスト膜８５を除去する。
以上の製造工程の後に、図１１（Ｆ）に示すように、半導体基板１１の表面部１４に、画素回路２２を構成する各種の回路素子（トランジスタ２６〜２９およびフローティングディフュージョンＦＤ）を形成する。
これにより、半導体基板１１に、比較例の複数の画素回路２２が形成される。
図１２は、比較例でのＰ型分離部５１の不純物濃度の分布図である。
図１２は、図９の第１Ｐ型領域５２から第３Ｐ型領域５４までの深さ範囲での不純物濃度の分布図である。
図１２の横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
そして、図１２に示すように、比較例の不純物の濃度分布は、上部第２Ｐ型領域５５による濃度の極大値と、中部第２Ｐ型領域５６による濃度の極大値と、下部第２Ｐ型領域５７による濃度の極大値とを有する。
また、比較例の不純物の濃度分布は、第１Ｐ型領域５２と上部第２Ｐ型領域５５との間の濃度の極小値と、上部第２Ｐ型領域５５と中部第２Ｐ型領域５６との間の濃度の極小値と、中部第２Ｐ型領域５６と下部第２Ｐ型領域５７との間の濃度の極小値とを有する。
なお、比較例のように、多段打ちによりＰ型領域を形成した場合でも、レジスト膜８１の近接効果は発生している。
しかしながら、多段打ちした場合、近接効果よりも高い濃度の不純物を注入する。
その結果、多段打ちにより形成したＰ型領域には、レジスト膜８１の近接効果が実質的に生じない。
図１２は、図９の第１Ｐ型領域５２から第３Ｐ型領域５４までの深さ範囲での不純物濃度の分布図である。
図１２の横軸は、半導体基板１１の一面側からの深さであり、縦軸は、不純物濃度である。
そして、図１２に示すように、比較例の不純物の濃度分布は、上部第２Ｐ型領域５５による濃度の極大値と、中部第２Ｐ型領域５６による濃度の極大値と、下部第２Ｐ型領域５７による濃度の極大値とを有する。
また、比較例の不純物の濃度分布は、第１Ｐ型領域５２と上部第２Ｐ型領域５５との間の濃度の極小値と、上部第２Ｐ型領域５５と中部第２Ｐ型領域５６との間の濃度の極小値と、中部第２Ｐ型領域５６と下部第２Ｐ型領域５７との間の濃度の極小値とを有する。
なお、比較例のように、多段打ちによりＰ型領域を形成した場合でも、レジスト膜８１の近接効果は発生している。
しかしながら、多段打ちした場合、近接効果よりも高い濃度の不純物を注入する。
その結果、多段打ちにより形成したＰ型領域には、レジスト膜８１の近接効果が実質的に生じない。
以上のように、第１の実施形態では、第３Ｐ型領域５４を、高濃度の不純物領域として、高エネルギーの１回のイオン注入により形成するので、第３Ｐ型領域５４と同時に第２Ｐ型領域５３を形成することができる。よって、製造工程数を減らすことができる。
また、第２Ｐ型領域５３の不純物の濃度は、第１Ｐ型領域５２に近い部分より第１Ｐ型領域５２から離れた部分にかけて、不純物濃度が滑らかに低下する濃度分布を有する。
そのため、比較例のようにＰ型領域５５〜５６の不純物の濃度分布に極値を持たない。
その結果、第１の実施形態では、隣接画素とのポテンシャルバリアの低下部分がなくなる。また、隣接画素へのフォトダイオード２５からの電子の漏れ込みによる画素特性の悪化を防ぐことができる。
また、第２Ｐ型領域５３の不純物の濃度は、第１Ｐ型領域５２に近い部分より第１Ｐ型領域５２から離れた部分にかけて、不純物濃度が滑らかに低下する濃度分布を有する。
そのため、比較例のようにＰ型領域５５〜５６の不純物の濃度分布に極値を持たない。
その結果、第１の実施形態では、隣接画素とのポテンシャルバリアの低下部分がなくなる。また、隣接画素へのフォトダイオード２５からの電子の漏れ込みによる画素特性の悪化を防ぐことができる。
また、第３Ｐ型領域５４は、第２Ｐ型領域５３を同時に形成するために、１回のイオン注入により、比較例の第３Ｐ型領域５４よりも高濃度の領域に形成される。
レジスト端での近接効果によって形成される第２Ｐ型領域５３の不純物分布は、第３Ｐ型領域５４の平均飛程距離Ｒｐ付近での濃度より低くなる。
そのため、第２Ｐ型領域５３の不純物濃度を比較例の第２Ｐ型領域５３と同等の濃度に設定するためには、第３Ｐ型領域５４の不純物濃度を、比較例よりも１〜２桁程度高くする必要がある。
不純物濃度が高くなると、不純物の横方向への拡散が大きくなる。第３Ｐ型領域５４の不純物は、平均飛程距離Ｒｐ付近において横方向へ拡散する。
そのため、第３Ｐ型領域５４は、レジスト膜８１の隙間よりも幅広に形成される。
第３Ｐ型領域５４は、フォトダイオード２５についての半導体基板１１の裏面側を覆うように形成される。
これにより、フォトダイオード２５の全体は、Ｐ型分離部５１内に好適に形成されることになる。
レジスト端での近接効果によって形成される第２Ｐ型領域５３の不純物分布は、第３Ｐ型領域５４の平均飛程距離Ｒｐ付近での濃度より低くなる。
そのため、第２Ｐ型領域５３の不純物濃度を比較例の第２Ｐ型領域５３と同等の濃度に設定するためには、第３Ｐ型領域５４の不純物濃度を、比較例よりも１〜２桁程度高くする必要がある。
不純物濃度が高くなると、不純物の横方向への拡散が大きくなる。第３Ｐ型領域５４の不純物は、平均飛程距離Ｒｐ付近において横方向へ拡散する。
そのため、第３Ｐ型領域５４は、レジスト膜８１の隙間よりも幅広に形成される。
第３Ｐ型領域５４は、フォトダイオード２５についての半導体基板１１の裏面側を覆うように形成される。
これにより、フォトダイオード２５の全体は、Ｐ型分離部５１内に好適に形成されることになる。
第３Ｐ型領域５４は、フォトダイオード２５の基板深部側のポテンシャルバリアを形成する。
このように、第１の実施形態では、比較例の多段打ちと比べて、工程数の大幅な削減と、隣接画素へのポテンシャルバリアの弱い箇所の解消と、Ｐ型分離部５１の横広がりの減少によるフォトダイオード２５の面積拡大とを同時に実現する。
しかも、Ｐ型分離部５１は、フォトダイオード２５の下部第２Ｎ型領域６５の中心部分に対応して、貫通孔７３を有する。
これにより、フォトダイオード２５に余分に蓄積された電荷は、半導体基板１１へ逃げる。
このように、第１の実施形態では、比較例の多段打ちと比べて、工程数の大幅な削減と、隣接画素へのポテンシャルバリアの弱い箇所の解消と、Ｐ型分離部５１の横広がりの減少によるフォトダイオード２５の面積拡大とを同時に実現する。
しかも、Ｐ型分離部５１は、フォトダイオード２５の下部第２Ｎ型領域６５の中心部分に対応して、貫通孔７３を有する。
これにより、フォトダイオード２５に余分に蓄積された電荷は、半導体基板１１へ逃げる。
さらに、第１の実施形態では、Ｐ型分離部５１の第２Ｐ型領域５３を、レジスト端の近接効果により形成している。
レジスト端の近接効果により不純物領域を形成した場合、不純物領域の幅は、レジスト膜８１の隙間から殆ど広がらない。
そのため、第１の実施形態では、Ｐ型分離部５１についての隣接する２個のフォトダイオード２５の間の部位（以下、側面分離部という。）を、０．２〜０．５マイクロメートル程度以下の幅に形成することができる。
また、これによりフォトダイオード２５の幅を確保し、取り扱い電荷量を確保することができる。
特に、画素ピッチを１マイクロメールオーダ以下（もしくは２マイクロメートル以下）とした微細な画素を持つＣＭＯＳイメージセンサ１では、側面分離部（素子分離領域）の幅が大きくなると、相対的にフォトダイオード２５の横の面積が縮まる。
その結果、飽和電荷量の低下、撮像時のダイナミックレンジの低下などの特性劣化を招くことがある。
第１の実施形態では、第２Ｐ型領域５３の幅が広がらないので、このような特性劣化を効果的に抑制できる。
レジスト端の近接効果により不純物領域を形成した場合、不純物領域の幅は、レジスト膜８１の隙間から殆ど広がらない。
そのため、第１の実施形態では、Ｐ型分離部５１についての隣接する２個のフォトダイオード２５の間の部位（以下、側面分離部という。）を、０．２〜０．５マイクロメートル程度以下の幅に形成することができる。
また、これによりフォトダイオード２５の幅を確保し、取り扱い電荷量を確保することができる。
特に、画素ピッチを１マイクロメールオーダ以下（もしくは２マイクロメートル以下）とした微細な画素を持つＣＭＯＳイメージセンサ１では、側面分離部（素子分離領域）の幅が大きくなると、相対的にフォトダイオード２５の横の面積が縮まる。
その結果、飽和電荷量の低下、撮像時のダイナミックレンジの低下などの特性劣化を招くことがある。
第１の実施形態では、第２Ｐ型領域５３の幅が広がらないので、このような特性劣化を効果的に抑制できる。
また、レジスト膜８１の側面からの近接効果による不純物分布の領域は、レジスト膜８１の端面からレジスト膜８１で覆われていない領域への注入となる。
そのため、多段打ちにおける平均飛程距離Ｒｐ付近のイオン注入時の横方向への広がりと比較して、横方向への広がりも抑えることができる。
このことは微細画素の素子分離領域をより細く形成することにつながる。
また、フォトダイオード２５の面積拡大につながる。これにより、画素特性は向上する。
そのため、多段打ちにおける平均飛程距離Ｒｐ付近のイオン注入時の横方向への広がりと比較して、横方向への広がりも抑えることができる。
このことは微細画素の素子分離領域をより細く形成することにつながる。
また、フォトダイオード２５の面積拡大につながる。これにより、画素特性は向上する。
＜２．第２の実施形態＞
第２の実施形態のＣＭＯＳイメージセンサ１は、基本的に第１の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、フォトダイオード２５の積層構造が、第１の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１３は、第２の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１３は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１３のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、第２Ｎ型領域６６、および第３Ｎ型領域６７を有する。
なお、半導体基板１１に対してこれらのＮ型領域６２〜６４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｎ型領域６７、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
第２の実施形態のＣＭＯＳイメージセンサ１は、基本的に第１の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、フォトダイオード２５の積層構造が、第１の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１３は、第２の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１３は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１３のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、第２Ｎ型領域６６、および第３Ｎ型領域６７を有する。
なお、半導体基板１１に対してこれらのＮ型領域６２〜６４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｎ型領域６７、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
そして、図１３の第２Ｎ型領域６６および第３Ｎ型領域６７は、Ｐ型分離部５１の第２Ｎ型領域６６および第３Ｎ型領域６７と同様に図６（Ａ）の工程により、高濃度の１回のイオン注入により半導体基板１１に同時に形成される。
そのため、第３Ｎ型領域６７は、高濃度のＮ型の不純物領域となる。
また、第２Ｎ型領域６６は、第１Ｎ型領域６２に近い部分より第１Ｎ型領域６２から離れた部分にかけて、不純物濃度が滑らかに低下する濃度分布を有する。
また、第２Ｎ型領域６６の濃度分布に極値を持たない。
また、図１３では、フォトダイオード２５の第３Ｎ型領域６７は、Ｐ型分離部５１の第３Ｎ型領域６７より深い位置に形成する。たとえば半導体基板１１の一面側から約３．５マイクロメートルの深さの位置に形成する。
そのため、フォトダイオード２５に過剰に蓄積された電荷は、Ｐ型分離部５１の第３Ｐ型領域５４の間の貫通孔７３を通じて、半導体基板１１へ逃げることができる。
そのため、第３Ｎ型領域６７は、高濃度のＮ型の不純物領域となる。
また、第２Ｎ型領域６６は、第１Ｎ型領域６２に近い部分より第１Ｎ型領域６２から離れた部分にかけて、不純物濃度が滑らかに低下する濃度分布を有する。
また、第２Ｎ型領域６６の濃度分布に極値を持たない。
また、図１３では、フォトダイオード２５の第３Ｎ型領域６７は、Ｐ型分離部５１の第３Ｎ型領域６７より深い位置に形成する。たとえば半導体基板１１の一面側から約３．５マイクロメートルの深さの位置に形成する。
そのため、フォトダイオード２５に過剰に蓄積された電荷は、Ｐ型分離部５１の第３Ｐ型領域５４の間の貫通孔７３を通じて、半導体基板１１へ逃げることができる。
以上のように、第２の実施形態では、フォトダイオード２５の第２Ｎ型領域６６を、高濃度の１回のイオン注入工程により、第３Ｎ型領域６７と同時に形成できる。
よって、第２の実施形態は、第１の実施形態と比べてさらにイオン注入回数（工程数）を削減できる。
また、第２の実施形態では、第２Ｎ型領域６６の不純物の濃度分布が滑らかに変化するので、フォトダイオード２５内での深部位置から、浅部位置への電荷の転送を阻害するバリアの発生を抑制できる。
よって、第２の実施形態は、第１の実施形態と比べてさらにイオン注入回数（工程数）を削減できる。
また、第２の実施形態では、第２Ｎ型領域６６の不純物の濃度分布が滑らかに変化するので、フォトダイオード２５内での深部位置から、浅部位置への電荷の転送を阻害するバリアの発生を抑制できる。
＜３．第３の実施形態＞
第３の実施形態のＣＭＯＳイメージセンサ１は、基本的に第１の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、Ｐ型分離部５１の積層構造およびフォトダイオード２５の積層構造が、第１の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１４は、第３の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１４は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１４のＰ型分離部５１は、第１Ｐ型領域５２、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、下部第２Ｐ型領域５７、および底面分離Ｐ型領域５８を有する。
なお、Ｐ型領域５２，５５，５６，５７，５８は、インプラのダメージを避けるために、基本的には深い側から順番に、底面分離Ｐ型領域５８、下部第２Ｐ型領域５７、中部第２Ｐ型領域５６、上部第２Ｐ型領域５５、第１Ｐ型領域５２の順番に形成するとよい。
図１４のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、第２Ｎ型領域６６、および第３Ｎ型領域６７を有する。
なお、これらのＮ型領域６２、６６、６７は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｎ型領域６７、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
第３の実施形態のＣＭＯＳイメージセンサ１は、基本的に第１の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、Ｐ型分離部５１の積層構造およびフォトダイオード２５の積層構造が、第１の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１４は、第３の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１４は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１４のＰ型分離部５１は、第１Ｐ型領域５２、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、下部第２Ｐ型領域５７、および底面分離Ｐ型領域５８を有する。
なお、Ｐ型領域５２，５５，５６，５７，５８は、インプラのダメージを避けるために、基本的には深い側から順番に、底面分離Ｐ型領域５８、下部第２Ｐ型領域５７、中部第２Ｐ型領域５６、上部第２Ｐ型領域５５、第１Ｐ型領域５２の順番に形成するとよい。
図１４のフォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、第２Ｎ型領域６６、および第３Ｎ型領域６７を有する。
なお、これらのＮ型領域６２、６６、６７は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｎ型領域６７、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
次に、図１４の積層構造を有するＣＭＯＳイメージセンサ１の製造方法を説明する。
まず、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、フォトダイオード２５の低濃度Ｎ型領域および第３Ｎ型領域６７を形成する。
低濃度Ｎ型領域は、第３Ｎ型領域６７の上に形成される。
次に、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、半導体基板１１の表面部分に、第１Ｎ型領域６２を形成する。
これにより、第１Ｎ型領域６２と第３Ｎ型領域６７との間に、第２Ｎ型領域６６が形成される。
さらに、１回のイオン注入処理により、半導体基板１１の表面部分に、Ｐ＋領域６１を形成する。
次に、半導体基板１１の受光エリア２１の全体に対する１回のイオン注入処理により、Ｐ型分離部５１の底面分離Ｐ型領域５８を形成する。
底面分離Ｐ型領域５８は、たとえば図１４に示すように、フォトダイオード２５の第３Ｎ型領域６７より浅い位置に形成すればよい。
また、底面分離Ｐ型領域５８は、下部第２Ｐ型領域５７と同程度の不純物濃度に形成すればよい。
図１４に示すように、底面分離Ｐ型領域５８を第３Ｎ型領域６７より浅い位置に形成することで、第２Ｎ型領域６６と第３Ｎ型領域６７とは分離される。
この場合、Ｐ＋領域６１、第１Ｎ型領域６２、および第２Ｎ型領域６６が、フォトダイオード２５として機能する。
次に、図６（Ｃ）と同様の手順により、深さを変えた３回のイオン注入処理により、Ｐ型分離部５１の上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７を形成する。
また、図６（Ｄ）と同様の手順により、１回のイオン注入処理により、Ｐ型分離部５１の第１Ｐ型領域５２を形成する。
まず、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、フォトダイオード２５の低濃度Ｎ型領域および第３Ｎ型領域６７を形成する。
低濃度Ｎ型領域は、第３Ｎ型領域６７の上に形成される。
次に、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、半導体基板１１の表面部分に、第１Ｎ型領域６２を形成する。
これにより、第１Ｎ型領域６２と第３Ｎ型領域６７との間に、第２Ｎ型領域６６が形成される。
さらに、１回のイオン注入処理により、半導体基板１１の表面部分に、Ｐ＋領域６１を形成する。
次に、半導体基板１１の受光エリア２１の全体に対する１回のイオン注入処理により、Ｐ型分離部５１の底面分離Ｐ型領域５８を形成する。
底面分離Ｐ型領域５８は、たとえば図１４に示すように、フォトダイオード２５の第３Ｎ型領域６７より浅い位置に形成すればよい。
また、底面分離Ｐ型領域５８は、下部第２Ｐ型領域５７と同程度の不純物濃度に形成すればよい。
図１４に示すように、底面分離Ｐ型領域５８を第３Ｎ型領域６７より浅い位置に形成することで、第２Ｎ型領域６６と第３Ｎ型領域６７とは分離される。
この場合、Ｐ＋領域６１、第１Ｎ型領域６２、および第２Ｎ型領域６６が、フォトダイオード２５として機能する。
次に、図６（Ｃ）と同様の手順により、深さを変えた３回のイオン注入処理により、Ｐ型分離部５１の上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７を形成する。
また、図６（Ｄ）と同様の手順により、１回のイオン注入処理により、Ｐ型分離部５１の第１Ｐ型領域５２を形成する。
以上のように、第３の実施形態では、Ｐ型分離部５１内に、埋め込み型のフォトダイオード２５を形成することができる。
複数の埋め込み型のフォトダイオード２５は、その側面側に形成されたＰ型分離部５１の第１Ｐ型領域５２、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７により互いに分離される。
また、複数の埋め込み型のフォトダイオード２５の底部（第２Ｎ型領域６６）は、Ｐ型分離部５１の底面分離Ｐ型領域５８により被覆される。
また、第３の実施形態では、底面分離Ｐ型領域５８の平均飛程距離Ｒｐを、レジスト端の近接効果を利用したイオン注入時の平均飛程距離Ｒｐ付近の濃度が濃い第３Ｎ型領域６７より浅い領域に設定している。
そのため、第３の実施形態では、レジスト端の近接効果を利用したイオン注入時の平均飛程距離Ｒｐ付近の濃度に依存せずに、フォトダイオード２５の基板深部へのポテンシャルバリアの位置および大きさを設定することができる。
複数の埋め込み型のフォトダイオード２５は、その側面側に形成されたＰ型分離部５１の第１Ｐ型領域５２、上部第２Ｐ型領域５５、中部第２Ｐ型領域５６、および下部第２Ｐ型領域５７により互いに分離される。
また、複数の埋め込み型のフォトダイオード２５の底部（第２Ｎ型領域６６）は、Ｐ型分離部５１の底面分離Ｐ型領域５８により被覆される。
また、第３の実施形態では、底面分離Ｐ型領域５８の平均飛程距離Ｒｐを、レジスト端の近接効果を利用したイオン注入時の平均飛程距離Ｒｐ付近の濃度が濃い第３Ｎ型領域６７より浅い領域に設定している。
そのため、第３の実施形態では、レジスト端の近接効果を利用したイオン注入時の平均飛程距離Ｒｐ付近の濃度に依存せずに、フォトダイオード２５の基板深部へのポテンシャルバリアの位置および大きさを設定することができる。
＜４．第４の実施形態＞
第４の実施形態のＣＭＯＳイメージセンサ１は、基本的に第２の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、Ｐ型分離部５１の積層構造が、第２の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１５は、第４の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１５は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１５のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、第３Ｐ型領域５４、および底面分離Ｐ型領域５８を有する。
なお、半導体基板１１に対してこれらのＰ型領域５２〜５４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｐ型領域５４、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
また、第３Ｐ型領域５４は、フォトダイオード２５の第３Ｎ型領域６７より深い位置に形成される。
また、底面分離Ｐ型領域５８は、第２Ｐ型領域５３と、フォトダイオード２５の第２Ｎ型領域６６と重なる深さ位置に形成される。
第４の実施形態のＣＭＯＳイメージセンサ１は、基本的に第２の実施形態のＣＭＯＳイメージセンサ１と同様の構成を有する。
ただし、Ｐ型分離部５１の積層構造が、第２の実施形態のＣＭＯＳイメージセンサ１と異なる。
図１５は、第４の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１５は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１５のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、第３Ｐ型領域５４、および底面分離Ｐ型領域５８を有する。
なお、半導体基板１１に対してこれらのＰ型領域５２〜５４は、インプラのダメージを避けるために、基本的には深い側から順番に、第３Ｐ型領域５４、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
また、第３Ｐ型領域５４は、フォトダイオード２５の第３Ｎ型領域６７より深い位置に形成される。
また、底面分離Ｐ型領域５８は、第２Ｐ型領域５３と、フォトダイオード２５の第２Ｎ型領域６６と重なる深さ位置に形成される。
次に、図１５の積層構造の製造方法を説明する。
まず、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、フォトダイオード２５の低濃度Ｎ型領域および第３Ｎ型領域６７を形成する。
低濃度Ｎ型領域は、第３Ｎ型領域６７の上に形成される。
次に、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、半導体基板１１の表面部分に、第１Ｎ型領域６２を形成する。
これにより、第１Ｎ型領域６２と第３Ｎ型領域６７との間に、第２Ｎ型領域６６が形成される。
次に、１回のイオン注入処理により、半導体基板１１の表面部分に、Ｐ＋領域６１を形成する。
次に、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、Ｐ型分離部５１の第２Ｐ型領域５３、および第３Ｐ型領域５４を形成する。
また、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、Ｐ型分離部５１の第１Ｐ型領域５２を形成する。
次に、半導体基板１１の受光エリア２１の全体に対する１回のイオン注入処理により、Ｐ型分離部５１の底面分離Ｐ型領域５８を形成する。
底面分離Ｐ型領域５８は、たとえば図１５に示すように、フォトダイオード２５の第３Ｎ型領域６７より浅い位置において、第２Ｐ型領域５３と同程度の不純物濃度に形成すればよい。
この場合、底面分離Ｐ型領域５８により、フォトダイオード２５の第２Ｎ型領域６６は、第３Ｎ型領域６７から分離される。
また、底面分離Ｐ型領域５８より深い位置に、Ｐ型分離部５１の第３Ｐ型領域５４と、フォトダイオード２５の第３Ｎ型領域６７とが形成されることになる。
まず、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、フォトダイオード２５の低濃度Ｎ型領域および第３Ｎ型領域６７を形成する。
低濃度Ｎ型領域は、第３Ｎ型領域６７の上に形成される。
次に、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、半導体基板１１の表面部分に、第１Ｎ型領域６２を形成する。
これにより、第１Ｎ型領域６２と第３Ｎ型領域６７との間に、第２Ｎ型領域６６が形成される。
次に、１回のイオン注入処理により、半導体基板１１の表面部分に、Ｐ＋領域６１を形成する。
次に、図６（Ａ）と同様の手順により、高濃度の１回のイオン注入処理により、Ｐ型分離部５１の第２Ｐ型領域５３、および第３Ｐ型領域５４を形成する。
また、図６（Ｂ）と同様の手順により、１回のイオン注入処理により、Ｐ型分離部５１の第１Ｐ型領域５２を形成する。
次に、半導体基板１１の受光エリア２１の全体に対する１回のイオン注入処理により、Ｐ型分離部５１の底面分離Ｐ型領域５８を形成する。
底面分離Ｐ型領域５８は、たとえば図１５に示すように、フォトダイオード２５の第３Ｎ型領域６７より浅い位置において、第２Ｐ型領域５３と同程度の不純物濃度に形成すればよい。
この場合、底面分離Ｐ型領域５８により、フォトダイオード２５の第２Ｎ型領域６６は、第３Ｎ型領域６７から分離される。
また、底面分離Ｐ型領域５８より深い位置に、Ｐ型分離部５１の第３Ｐ型領域５４と、フォトダイオード２５の第３Ｎ型領域６７とが形成されることになる。
以上のように、第４の実施形態では、Ｐ型分離部５１内に、埋め込み型のフォトダイオード２５を形成することができる。しかも、底面分離Ｐ型領域５８により、フォトダイオード２５の埋め込み深さ（深さ方向の形成範囲）を調整することができる。
また、複数のフォトダイオード２５の埋め込み深さをこれらに共通した１個の底面分離Ｐ型領域５８により成形するので、複数のフォトダイオード２５の特性の均一性を高めることができる。
また、複数のフォトダイオード２５の埋め込み深さをこれらに共通した１個の底面分離Ｐ型領域５８により成形するので、複数のフォトダイオード２５の特性の均一性を高めることができる。
＜５．第５の実施形態＞
第５の実施形態のＣＭＯＳイメージセンサ１は、受光エリア２１が半導体基板１１の裏面側に設定される、いわゆる裏面受光型のＣＭＯＳイメージセンサ１である。
これに対して、第１〜４の実施形態のＣＭＯＳイメージセンサ１は、半導体基板１１の一面側の素子形成領域側から光を受光する、いわゆる表面受光型のＣＭＯＳイメージセンサ１である。
図１６は、第５の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１６は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１６のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、および底面分離Ｐ型領域５８を有する。
なお、半導体基板１１に対してこれらのＰ型領域５２，５３は、インプラのダメージを避けるために、基本的には深い側から順番に、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
底面分離Ｐ型領域５８は、第２Ｐ型領域５３より深さ方向下側に位置する。
また、フォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、および第２Ｎ型領域６６を有する。
なお、半導体基板１１に対してこれらのＮ型領域６２，６６は、インプラのダメージを避けるために、基本的には深い側から順番に、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
第５の実施形態のＣＭＯＳイメージセンサ１は、受光エリア２１が半導体基板１１の裏面側に設定される、いわゆる裏面受光型のＣＭＯＳイメージセンサ１である。
これに対して、第１〜４の実施形態のＣＭＯＳイメージセンサ１は、半導体基板１１の一面側の素子形成領域側から光を受光する、いわゆる表面受光型のＣＭＯＳイメージセンサ１である。
図１６は、第５の実施形態での画素回路２２の積層構造を示す半導体基板１１の部分断面図である。図１６は、図５と同様の位置での画素回路２２のＡ−Ａ’断面図である。
図１６のＰ型分離部５１は、第１Ｐ型領域５２、第２Ｐ型領域５３、および底面分離Ｐ型領域５８を有する。
なお、半導体基板１１に対してこれらのＰ型領域５２，５３は、インプラのダメージを避けるために、基本的には深い側から順番に、第２Ｐ型領域５３、第１Ｐ型領域５２の順番に形成するとよい。
底面分離Ｐ型領域５８は、第２Ｐ型領域５３より深さ方向下側に位置する。
また、フォトダイオード２５は、Ｐ＋領域６１、第１Ｎ型領域６２、および第２Ｎ型領域６６を有する。
なお、半導体基板１１に対してこれらのＮ型領域６２，６６は、インプラのダメージを避けるために、基本的には深い側から順番に、第２Ｎ型領域６６、第１Ｎ型領域６２の順番に形成するとよい。
また、裏面受光型のＣＭＯＳイメージセンサ１では、受光エリア２１は、半導体基板１１の裏面（図１６において下側の面）に設定される。
そのため、半導体基板１１の底面分離Ｐ型領域５８の下側には、透明絶縁膜９１、カラーフィルタアレイ９２、マイクロレンズアレイ９３が形成される。
透明絶縁膜９１は、複数のフォトダイオード２５が形成される範囲の全面にわたって形成される。透明絶縁膜９１は、たとえば電荷を通さない程度の厚い酸化膜で形成できる。
カラーフィルタアレイ９２は、画素回路２２毎のカラーフィルタを二次元的に配列したものである。画素回路２２毎のカラーフィルタの色は、たとえばＲ（赤）、Ｇ（緑）またはＢ（青）の三色から適宜選択されたものであればよい。
この他にも、画素回路２２毎のカラーフィルタの色は、ＲＧＢの三色に加えて、エメラルド（青緑）色を加えた四色から適宜選択されたものであればよい。
また、ＲＧＢの三色のカラーフィルタの配列方法には、たとえばベイヤ配列がある。
マイクロレンズアレイ９３は、画素回路２２毎の凸レンズを二次元的に配列したものである。
このように画素回路２２にカラーフィルタおよびマイクロレンズを重ねることで、マイクロレンズにより集光された光のカラーフィルタの色成分がフォトダイオード２５に入射する。フォトダイオード２５は、当該色成分による電荷を蓄積する。
なお、図１６では、複数の画素回路２２に対するマイクロレンズおよびカラーフィルタは、画素回路の形成領域１２と一致するように重ねられている。
しかしながら、実際に製造するＣＭＯＳイメージセンサ１では、たとえばＣＭＯＳイメージセンサ１と組み合わせて使用する光学系の特性に応じて、画素回路の形成領域１２に対するマイクロレンズおよびカラーフィルタの重なり位置をずらして形成するとよい。
そのため、半導体基板１１の底面分離Ｐ型領域５８の下側には、透明絶縁膜９１、カラーフィルタアレイ９２、マイクロレンズアレイ９３が形成される。
透明絶縁膜９１は、複数のフォトダイオード２５が形成される範囲の全面にわたって形成される。透明絶縁膜９１は、たとえば電荷を通さない程度の厚い酸化膜で形成できる。
カラーフィルタアレイ９２は、画素回路２２毎のカラーフィルタを二次元的に配列したものである。画素回路２２毎のカラーフィルタの色は、たとえばＲ（赤）、Ｇ（緑）またはＢ（青）の三色から適宜選択されたものであればよい。
この他にも、画素回路２２毎のカラーフィルタの色は、ＲＧＢの三色に加えて、エメラルド（青緑）色を加えた四色から適宜選択されたものであればよい。
また、ＲＧＢの三色のカラーフィルタの配列方法には、たとえばベイヤ配列がある。
マイクロレンズアレイ９３は、画素回路２２毎の凸レンズを二次元的に配列したものである。
このように画素回路２２にカラーフィルタおよびマイクロレンズを重ねることで、マイクロレンズにより集光された光のカラーフィルタの色成分がフォトダイオード２５に入射する。フォトダイオード２５は、当該色成分による電荷を蓄積する。
なお、図１６では、複数の画素回路２２に対するマイクロレンズおよびカラーフィルタは、画素回路の形成領域１２と一致するように重ねられている。
しかしながら、実際に製造するＣＭＯＳイメージセンサ１では、たとえばＣＭＯＳイメージセンサ１と組み合わせて使用する光学系の特性に応じて、画素回路の形成領域１２に対するマイクロレンズおよびカラーフィルタの重なり位置をずらして形成するとよい。
次に、図１６の裏面受光型のＣＭＯＳイメージセンサ１の製造方法について説明する。
図１６の裏面受光型のＣＭＯＳイメージセンサ１の画素回路２２の基本構成は、第４の実施形態の表面受光型のＣＭＯＳイメージセンサ１の画素回路２２の基本構成と同じである。
そのため、図１６の裏面受光型のＣＭＯＳイメージセンサ１を形成する場合、まず第４の実施形態と同様の工程により図１５のＣＭＯＳイメージセンサ１を形成する。
次に、図１５のＣＭＯＳイメージセンサ１の底面部分（図１５において下側の部分）を切断する。具体的にはたとえば、図１５のＣＭＯＳイメージセンサ１の裏面から、底面分離Ｐ型領域５８までの範囲の部分を、切断加工する。
これにより、半導体基板１１の裏面には、底面分離Ｐ型領域５８が露出する。
次に、底面に露出した底面分離Ｐ型領域５８に、絶縁性の樹脂膜を塗布し、透明絶縁膜９１を形成する。
次に、透明絶縁膜９１に、カラーフィルタアレイ９２およびマイクロレンズアレイ９３を重ねる。
以上の工程により、図１６の裏面受光型のＣＭＯＳイメージセンサ１を形成できる。
そして、第５の実施形態の裏面受光型のＣＭＯＳイメージセンサ１では、マイクロレンズアレイ９３とフォトダイオード２５との間に、トランジスタ２６〜２９や配線部４１〜４３が形成されない。
そのため、光学系で集光された光は、トランジスタ２６〜２９や配線部４１〜４３により反射または遮蔽されることなく、効率よくフォトダイオード２５に入射する。
その結果、フォトダイオード２５の感度は向上する。
図１６の裏面受光型のＣＭＯＳイメージセンサ１の画素回路２２の基本構成は、第４の実施形態の表面受光型のＣＭＯＳイメージセンサ１の画素回路２２の基本構成と同じである。
そのため、図１６の裏面受光型のＣＭＯＳイメージセンサ１を形成する場合、まず第４の実施形態と同様の工程により図１５のＣＭＯＳイメージセンサ１を形成する。
次に、図１５のＣＭＯＳイメージセンサ１の底面部分（図１５において下側の部分）を切断する。具体的にはたとえば、図１５のＣＭＯＳイメージセンサ１の裏面から、底面分離Ｐ型領域５８までの範囲の部分を、切断加工する。
これにより、半導体基板１１の裏面には、底面分離Ｐ型領域５８が露出する。
次に、底面に露出した底面分離Ｐ型領域５８に、絶縁性の樹脂膜を塗布し、透明絶縁膜９１を形成する。
次に、透明絶縁膜９１に、カラーフィルタアレイ９２およびマイクロレンズアレイ９３を重ねる。
以上の工程により、図１６の裏面受光型のＣＭＯＳイメージセンサ１を形成できる。
そして、第５の実施形態の裏面受光型のＣＭＯＳイメージセンサ１では、マイクロレンズアレイ９３とフォトダイオード２５との間に、トランジスタ２６〜２９や配線部４１〜４３が形成されない。
そのため、光学系で集光された光は、トランジスタ２６〜２９や配線部４１〜４３により反射または遮蔽されることなく、効率よくフォトダイオード２５に入射する。
その結果、フォトダイオード２５の感度は向上する。
＜６．第６の実施形態＞
［撮像装置の構成］
図１７に、本発明の実施形態に係る撮像装置を適用したカメラシステム１０１の概略構成を示す。
このカメラシステム１０１は、上述したいずれかの実施形態のＣＭＯＳイメージセンサ（固体撮像装置）１を搭載したデジタルスチルカメラまたはデジタルビデオカメラである。
なお、カメラシステム１０１は、カメラモジュールなどとして、携帯電話機などのモバイル機器に組み込まれてもよい。
図１７のカメラシステム１０１は、光学系を構成するレンズ群１０２、ＣＭＯＳイメージセンサ１、ＤＳＰ（Digital Signal Processor）回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８を有する。
［撮像装置の構成］
図１７に、本発明の実施形態に係る撮像装置を適用したカメラシステム１０１の概略構成を示す。
このカメラシステム１０１は、上述したいずれかの実施形態のＣＭＯＳイメージセンサ（固体撮像装置）１を搭載したデジタルスチルカメラまたはデジタルビデオカメラである。
なお、カメラシステム１０１は、カメラモジュールなどとして、携帯電話機などのモバイル機器に組み込まれてもよい。
図１７のカメラシステム１０１は、光学系を構成するレンズ群１０２、ＣＭＯＳイメージセンサ１、ＤＳＰ（Digital Signal Processor）回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８を有する。
ＤＳＰ回路１０３は、ＣＭＯＳイメージセンサ１に接続される。ＤＳＰ回路１０３は、ＣＭＯＳイメージセンサ１で撮像された画像を加工する。
ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８は、バスライン１０９で接続される。
レンズ群１０２は、被写体からの入射光（像光）をＣＭＯＳイメージセンサ１の受光エリア２１に集光する。これにより、受光エリア２１で、被写体が結像する。
表示装置１０４は、たとえば液晶表示パネル、有機ＥＬ（Electro Luminescence）パネルを有する。表示装置１０４は、取り込んだ画像を表示する。
操作系装置１０５は、たとえばタッチパネル、操作ボタンを有する。操作系装置１０５は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、記録装置１０７または電源系装置１０８へ制御指令を出力する。
電源系装置１０８は、たとえばバッテリなどを有する。電源系装置１０８は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５および記録装置１０７へ電力を供給する。
記録装置１０７は、たとえば半導体メモリ、光記録媒体などを有する。記録装置１０７は、半導体メモリ、光記録媒体に撮像画像のデータを記録する。なお、半導体メモリ、光記録媒体などは、カメラシステム１０１から着脱可能でもよい。
ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５、フレームメモリ１０６、記録装置１０７、および電源系装置１０８は、バスライン１０９で接続される。
レンズ群１０２は、被写体からの入射光（像光）をＣＭＯＳイメージセンサ１の受光エリア２１に集光する。これにより、受光エリア２１で、被写体が結像する。
表示装置１０４は、たとえば液晶表示パネル、有機ＥＬ（Electro Luminescence）パネルを有する。表示装置１０４は、取り込んだ画像を表示する。
操作系装置１０５は、たとえばタッチパネル、操作ボタンを有する。操作系装置１０５は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、記録装置１０７または電源系装置１０８へ制御指令を出力する。
電源系装置１０８は、たとえばバッテリなどを有する。電源系装置１０８は、ＣＭＯＳイメージセンサ１、ＤＳＰ回路１０３、表示装置１０４、操作系装置１０５および記録装置１０７へ電力を供給する。
記録装置１０７は、たとえば半導体メモリ、光記録媒体などを有する。記録装置１０７は、半導体メモリ、光記録媒体に撮像画像のデータを記録する。なお、半導体メモリ、光記録媒体などは、カメラシステム１０１から着脱可能でもよい。
［動作説明］
たとえば、静止画または動画を撮像する場合、ＣＭＯＳイメージセンサ１は、複数の画素回路から読みだした、受光光量の分布データを出力する。
ＤＳＰ回路１０３は、この受光光量の分布データを加工し、カメラシステム１０１で要求されている１フレームの撮像画像のデータを生成する。
フレームメモリ１０６は、撮像画像のデータを記憶する。
表示装置１０４は、フレームメモリ１０６からデータを読み込んで表示する。
また、操作系装置１０５の指令に基づいて、記録装置１０７は、フレームメモリ１０６から撮像画像のデータを取り込んで、撮影モードに応じたフォーマットで記憶する。
この他にもたとえば、撮影した静止画または動画を表示する場合、表示装置１０４は、記録装置１０７からデータを読み込んで表示する。
たとえば、静止画または動画を撮像する場合、ＣＭＯＳイメージセンサ１は、複数の画素回路から読みだした、受光光量の分布データを出力する。
ＤＳＰ回路１０３は、この受光光量の分布データを加工し、カメラシステム１０１で要求されている１フレームの撮像画像のデータを生成する。
フレームメモリ１０６は、撮像画像のデータを記憶する。
表示装置１０４は、フレームメモリ１０６からデータを読み込んで表示する。
また、操作系装置１０５の指令に基づいて、記録装置１０７は、フレームメモリ１０６から撮像画像のデータを取り込んで、撮影モードに応じたフォーマットで記憶する。
この他にもたとえば、撮影した静止画または動画を表示する場合、表示装置１０４は、記録装置１０７からデータを読み込んで表示する。
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
たとえば上記実施形態では、１μｍ程度までの浅い領域の表面部１４に、１段のＰ型領域を形成している。
この他にも例えば、表面部１４に、２段以上のＰ型領域を形成してもよい。
この他にも例えば、表面部１４に、２段以上のＰ型領域を形成してもよい。
上記実施形態の固体撮像装置は、ＣＭＯＳイメージセンサ１である。
この他にも例えば、固体撮像装置は、ＣＣＤ（Charge Coupled Device）イメージセンサでもよい。
この他にも例えば、固体撮像装置は、ＣＣＤ（Charge Coupled Device）イメージセンサでもよい。
上記実施形態では、高濃度の１回のイオン注入により不純物を注入する場合、半導体基板１１にレジスト膜８１を形成している。
この他にも例えば、高濃度のイオン注入の際に半導体基板１１を被覆する膜は、レジスト膜８１以外の被覆膜であってもよい。
この他にも例えば、高濃度のイオン注入の際に半導体基板１１を被覆する膜は、レジスト膜８１以外の被覆膜であってもよい。
１…ＣＭＯＳイメージセンサ（固体撮像装置）、１１…半導体基板、２５…フォトダイオード（光電変換素子）、５１…Ｐ型分離部（側面分離部）、５２…第１Ｐ型領域（表面領域）、５３…第２Ｐ型領域（深層領域）、５４…第３Ｐ型領域（高濃度分離領域）、５５…上部第２Ｐ型領域、５６…中部第２Ｐ型領域、５７…下部第２Ｐ型領域、５８…底面分離Ｐ型領域（底面分離部）、６１…Ｐ＋領域（第２導電型領域）、６２…第１Ｎ型領域（表面領域、第１導電型領域）、６３…上部第２Ｎ型領域（第１導電型領域）、６４…中部第２Ｎ型領域（第１導電型領域）、６５…下部第２Ｎ型領域（第１導電型領域）、６６…第２Ｎ型領域（深層領域、第１導電型領域）、６７…第３Ｎ型領域（高濃度分離領域、第１導電型領域）、１０１…カメラシステム（撮像装置）、１０２…光学系、８１，８４…レジスト膜（第１被覆膜）、８３，８５…レジスト膜（第２被覆膜）
Claims (11)
- 半導体基板と、
前記半導体基板に形成される複数の光電変換素子と、
前記半導体基板に形成され、前記複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部と
を有し、
前記光電変換素子および前記側面分離部の少なくとも一方は、
前記半導体基板の一面側から離間する所定の深さに形成された深層領域と、
前記深層領域についての前記半導体基板の一面側に形成された表面領域と
を有し、
前記深層領域の不純物の濃度は、
全体的に前記表面領域より低く、前記表面領域に近い部分より前記表面領域から離れた部分の濃度が低くなる濃度分布を有する
固体撮像装置。 - 前記光電変換素子は、
前記半導体基板の一面側から離間する所定の深さに形成された第１導電型の第１導電型領域と、
前記半導体基板の一面側から、前記第１導電型領域までの範囲に形成された第２導電型の第２導電型領域と
を有し、
前記側面分離部は、
前記半導体基板の一面側から、前記光電変換素子の前記第２導電型領域と前記第１導電型領域との境界より前記半導体基板の一面側から離間する深さまでの範囲に形成され、前記光電変換素子の前記第２導電型領域より低濃度の第２導電型の前記表面領域と、
前記表面領域から、前記光電変換素子の前記第１導電型領域が形成される深さまたはそれ以上の深さまでの範囲に形成された第２導電型の前記深層領域と
を有する
請求項１記載の固体撮像装置。 - 前記側面分離部は、
前記深層領域が形成される範囲より前記半導体基板の一面側から離間する深さ位置に形成され、前記深層領域より不純物濃度が高い高濃度分離領域を有し、
前記高濃度分離領域は、
前記深層領域と比べて前記半導体基板の一面側に沿った方向に広がって形成され、前記光電変換素子の前記第１導電型領域の下側に回り込んでいる
請求項２記載の固体撮像装置。 - 前記深層領域は、
前記高濃度分離領域をイオン注入により形成した場合の濃度分布を有する
請求項３記載の固体撮像装置。 - 前記深層領域は、
前記表面領域から離れるほど濃度が低くなる滑らかな濃度分布を有し、
深さ方向について濃度分布に極を持たない
請求項１から４のいずれか一項記載の固体撮像装置。 - 前記半導体基板の一面側から離間して形成される前記光電変換素子の前記第１導電型領域は、
前記光電変換素子の前記第２導電型領域から、前記側面分離部の前記表面領域と同じ深さまでの範囲に形成された第１導電型の前記表面領域と、
前記側面分離部の前記深層領域が形成される深さ範囲と同じ深さ範囲に形成された第１導電型の前記深層領域と
を有し、
前記第１導電型の前記深層領域の不純物の濃度は、
全体的に前記第１導電型の表面領域より低く、前記前記第１導電型の表面領域に近い部分より前記第１導電型の表面領域から離れた部分の濃度が低くなる濃度分布を有する
請求項２記載の固体撮像装置。 - 前記光電変換素子は、
前記半導体基板の一面側から離間する所定の深さに形成された第１導電型の第１導電型領域と、
前記半導体基板の一面側から、前記第１導電型領域までの範囲に形成された第２導電型の第２導電型領域と
を有し、
前記側面分離部は、
前記半導体基板の一面側から、前記光電変換素子の前記第２導電型領域と前記第１導電型領域との境界より前記半導体基板の一面側から離間する深さまでの範囲に形成され、前記光電変換素子の前記第２導電型領域より低濃度の第２導電型の前記表面領域と、
前記表面領域から、前記光電変換素子の前記第１導電型領域が形成される深さまたはそれ以上の深さまでの範囲に形成された第２導電型の前記深層領域と
を有し、
前記光電変換素子の前記第１導電型領域は、
前記光電変換素子の前記第２導電型領域から、前記側面分離部の前記表面領域と同じ深さまでの範囲に形成された第１導電型の前記表面領域と、
前記側面分離部の前記深層領域が形成される深さ範囲と同じ深さの範囲に形成された第１導電型の前記深層領域と
を有し、
前記第１導電型の前記深層領域の不純物の濃度は、
全体的に前記第１導電型の表面領域より低く、前記前記第１導電型の表面領域に近い部分より前記第１導電型の表面領域から離れた部分の濃度が低くなる濃度分布を有する
請求項１記載の固体撮像装置。 - 前記固体撮像装置は、
前記深層領域が形成される範囲より前記半導体基板の一面側から離間する深さ位置において、前記光電変換素子および前記側面分離部の全体と重ねて形成される底面分離部
を有する請求項１から７のいずれか一項記載の固体撮像装置。 - 固体撮像装置と、
被写体を前記固体撮像装置に結像する光学系と
を有し、
前記固体撮像装置は、
半導体基板と、
前記半導体基板に形成される複数の光電変換素子と、
前記半導体基板に形成され、前記複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部と
を有し、
前記光電変換素子および前記側面分離部の少なくとも一方は、
前記半導体基板の一面側から離間する所定の深さに形成された深層領域と、
前記深層領域についての前記半導体基板の一面側に形成された表面領域と
を有し、
前記深層領域の不純物の濃度は、
全体的に前記表面領域より低く、前記表面領域に近い部分より前記表面領域から離れた部分の濃度が低くなる濃度分布を有する
撮像装置。 - 半導体基板と、前記半導体基板に形成される複数の光電変換素子と、前記半導体基板に形成され、前記複数の光電変換素子の少なくとも側面部分を互いに分離する側面分離部とを有する固体撮像装置についての、前記光電変換素子または前記側面分離部を形成するためのステップとして、
前記半導体基板の一面側の上に所定のパターンの第１被覆膜を形成するステップと、
前記半導体基板の一面側から不純物をイオン注入するステップと、
前記半導体基板の一面側の上に、前記第１被覆膜より薄い第２被覆膜を形成するステップと、
薄い前記第２被覆膜を用いて前記半導体基板の一面側から不純物を追加するステップと
を有し、
前記一連のステップにより形成された前記光電変換素子または前記側面分離部は、
前記イオン注入するステップにより、前記半導体基板の一面側から離間する所定の深さに形成された高濃度分離領域と、
前記イオン注入するステップにより、前記高濃度分離領域より浅い深さの範囲に形成され、前記高濃度分離領域より不純物濃度が低い深層領域と、
前記不純物を追加するステップにより、前記半導体基板の一面側から、前記深層領域までの範囲に形成され、前記深層領域より不純物濃度が高い表面領域と
を有し、
前記深層領域の不純物の濃度が、
前記表面領域に近い部分より前記表面領域から離れた部分の濃度が低くなる濃度分布を有する
固体撮像装置の製造方法。 - 前記第１被覆膜の高さは、
前記半導体基板の一面側から、前記高濃度分離領域が形成される位置までの深さ以上の長さに形成され、
前記高濃度分離領域および前記深層領域は、
１回のイオン注入処理により形成され、
前記深層領域は、
前記表面領域から離れるほど濃度が低くなる滑らかな濃度分布を有する
請求項１０記載の固体撮像装置の製造方法。
Priority Applications (1)
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| JP2009233222A JP2011082329A (ja) | 2009-10-07 | 2009-10-07 | 固体撮像装置、撮像装置および固体撮像装置の製造方法 |
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|---|---|---|---|---|
| JP2012244125A (ja) * | 2011-05-24 | 2012-12-10 | Toshiba Corp | 固体撮像装置及びその製造方法 |
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| JP2018014409A (ja) * | 2016-07-21 | 2018-01-25 | キヤノン株式会社 | 固体撮像素子、固体撮像素子の製造方法、及び撮像システム |
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| JP2018206917A (ja) * | 2017-06-02 | 2018-12-27 | キヤノン株式会社 | 固体撮像装置、撮像システム及び移動体 |
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-
2009
- 2009-10-07 JP JP2009233222A patent/JP2011082329A/ja active Pending
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