JP2011077158A - 積層体およびこれを用いた電子部品の製造方法 - Google Patents
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Abstract
【課題】 セラミックからなる絶縁層と配線導体とを交互に積層した積層体において、焼成時あるいは、その後の熱などの外的要因が発生した時に生じる積層体の内部応力を緩和することで、絶縁層に発生するクラック等の構造欠陥を防ぐとともに、電気的特性のばらつきを抑える。
【解決手段】 積層体を製造する過程で、脱バインダ工程の焼成温度が250℃から350℃までの間の昇温速度を0.20〜0.55℃/minとする。さらに、スルーホール内に充填する導電ペースト中の有機ビヒクルの割合を6.5〜10.5wt%とする。これにより、スルーホール導体内に空洞を形成する。
【選択図】 図1
【解決手段】 積層体を製造する過程で、脱バインダ工程の焼成温度が250℃から350℃までの間の昇温速度を0.20〜0.55℃/minとする。さらに、スルーホール内に充填する導電ペースト中の有機ビヒクルの割合を6.5〜10.5wt%とする。これにより、スルーホール導体内に空洞を形成する。
【選択図】 図1
Description
この発明は、セラミックからなる絶縁層と配線導体とを交互に積層した積層体およびこれを用いた電子部品の製造方法に関する。
近年、電子部品の小型化、高機能化により、セラミックからなる絶縁層と配線導体とを交互に積層した積層体を用いた積層コンデンサ、積層インダクタ、積層LCフィルタ、積層セラミック基板等の電子部品が開発されてきた。
このような積層体は、セラミックグリーンシートにスルーホールを形成し、このスルーホール内に導電ペーストを充填し、セラミックグリーンシート上に所望の回路や配線パターン等の配線導体が形成されるように導電ペーストを印刷した後に、セラミックグリーンシートを複数積層し、焼成することで得られる。
図4に、上述の製造方法を用いた積層体の要部断面図を示す。
積層体1は絶縁層2と配線導体3が交互に積層されており、絶縁層2にはスルーホール4が設けられ、このスルーホール4にスルーホール導体5が隙間なく詰っている。また、このスルーホール導体5は、その上下に配置されている配線導体3を電気的に接続している。
上述した焼成工程で、セラミックグリーンシートおよび導電ペーストが同時に焼結され、それぞれが、絶縁層2と、配線導体3あるいはスルーホール導体5となる。
ところが、スルーホール導体5がスルーホール4内に隙間なく詰っている場合、上述の焼成工程時、あるいはその後の熱などの外的要因が発生した時に、セラミックグリーンシートと導電ペーストの収縮率や熱膨張係数の差などに起因して積層体内に内部応力が発生する。
この内部応力が絶縁層2の剛性を超えた場合、スルーホール4の周辺部の絶縁層2や、絶縁層2の層間で、クラック等の構造欠陥7a、7bが発生する。また、内部応力により、電気的特性がばらつくという問題がある。
このような問題を解決するために、例えば、特許文献1に示すような、空孔形成材を含有した導電ペーストを用いて積層体を製造する方法がある。
この導電ペーストは、金属粒子と、有機ビヒクルと、30vol%以下の空孔形成材より成る。この導電ペーストをスルーホール内に充填すると、焼成時に空孔形成材が飛散し、導体金属内に均一な空洞が形成できる。それによって残留応力の緩和を図ることができ、導体金属とセラミック界面に発生するマイクロクラックを防止することができる。
しかしながら、特許文献1の製造方法では、空洞を形成するために、導電ペーストに空孔形成材を追加する必要があり、導電ペースト自体のコストアップなどの問題がある。
上記問題点を解決するために、本発明に係わる積層体の製造方法は、セラミックグリーンシートにスルーホールを形成する工程と、前記スルーホールの内部にスルーホール用導電ペーストを充填する工程と、前記セラミックグリーンシート上に配線用導電ペーストを塗布する工程と、前記セラミックグリーンシートを積層する工程と、前記積層されたセラミックグリーンシートを焼成する工程と、を含む積層体の製造方法であって、前記スルーホール用導電ペーストは、少なくとも金属粒子と有機ビヒクルとからなり、前記スルーホール用導電ペースト中の前記有機ビヒクルの割合が6.5〜10.5wt%であり、 前記焼成工程は、脱バインダ工程と本焼成工程とを有し、前記脱バインダ工程において、焼成温度が250℃から350℃までの間の昇温速度が下記数1に示す速度となるように構成されていることを特徴とする。
但し、Δtは焼成温度が250℃から350℃に上昇するまでの時間を示す。
また、前記スルーホールは、その体積が261,800μm3以上であることが好ましい。
また、前記スルーホールは、その体積が261,800μm3以上であることが好ましい。
本発明では、スルーホール用導体ペースト内の有機ビヒクルの割合や脱バインダ工程での昇温速度を所定の範囲にすることにより、スルーホール導体内に空洞を形成する。
これにより、特許文献1のように、導電ペーストに空孔形成材を追加することなく、スルーホール導体に空洞を形成することができる。
スルーホール導体内に空洞を形成することにより、積層体の焼成時あるいはその後の熱などの外的要因が発生した時に生じる内部応力を緩和し、スルーホールの周辺部の絶縁層や、絶縁層の層間で発生するクラック等の構造欠陥を防ぐとともに、電気的特性のばらつきを抑えることができる。
以下、本発明の積層体の製造方法について説明する。
図1は、本発明の製造方法を用いた積層体(実施形態1)の要部断面図である。
本実施形態1の積層体11は、絶縁層12と配線導体13が交互に積層されている。
絶縁層12にはスルーホール14が設けられ、その体積は261,800μm3以上に設定されている。さらに、このスルーホール14にスルーホール導体15が詰っている。
また、このスルーホール導体15は、その上下に配置されている配線導体13を電気的に接続している。そして、スルーホール導体15内のほぼ中心に空洞16がひとつ形成されている。
また、図2は、本発明の製造方法を用いた積層体(実施形態2)の要部断面図である。
本実施形態2の積層体21は、絶縁層22と配線導体23が交互に積層されている。
絶縁層22にはスルーホール24a、24b、24cが3つ積層方向に重なるように設けられ、それらの体積は合わせて261,800μm3以上に設定されている。さらに、これらのスルーホール24a、24b、24cには、スルーホール導体25a、25b、25cが詰っている。
また、これらのスルーホール導体25a、25b、25cは、その上下に配置されている配線導体23を電気的に接続している。そして、スルーホール導体25a、25b、25c内のほぼ中心に空洞26がひとつ形成されている。
実施形態1および実施形態2に示すスルーホールの体積は、261,800μm3以上に設定されている。これは、スルーホール内部に充填されるスルーホール用導電ペーストに含まれる有機ビヒクルの量をある程度確保するためである。これにより、安定した空洞を形成することができる。
実施形態1あるいは実施形態2のような積層体11、21は、下記のような製造方法で製造される。
まず、Ni−Cu−Zn−Feを主成分としたフェライト材料を準備し、アクリル系もしくは酢酸ビニル系等の有機バインダ、可塑剤および純水を加え、混練してスラリーを得る。
次に、得られたスラリーをドクターブレード法等によりキャリアフィルムに塗布し、セラミックグリーンシートを得る。
セラミックグリーンシートを任意の大きさに切断し、セラミックグリーンシートに、パンチやレーザーなどを用いて、スルーホールを形成する。
一方、スルーホール用導電ペーストを以下の通り作製した。
まず、金属粒子としてAg粉末を用意し、これに有機バインダと有機溶剤とを含む有機ビヒクルを、導電ペーストの全量に対して6.5〜10.5wt%の割合で混練してペーストとした。
有機バインダとして、エチルセルロース樹脂、アルキッド樹脂、エポキシ樹脂、フェノール樹脂が用いられる。また、有機溶剤としては、テルピネオール、オイゲノール、ブチルカルビトール等の溶剤が用いられる。
次に、スクリーン印刷にてスルーホール内に上述のスルーホール用導電ペーストを充填する。また、スクリーン印刷にて配線導体用の導電ペーストを印刷して、セラミックグリーンシート上に所望の回路や配線パターン等の配線導体を形成した。
配線導体用の導電ペーストは、金属粒子と、有機バインダと有機溶剤とを含む有機ビヒクルを混練したペーストである。金属粒子、有機バインダ、有機溶剤の材料はスルーホール用導電ペーストと同じ材料であるが、必要に応じてその割合は配線導体形成に適した割合で配合されている。
次に、これらセラミックグリーンシートを乾燥させた後、複数枚積層して圧着する。最後に、所定寸法に切断し、図3に示すような焼成プロファイルでAir雰囲気中にて焼成して、積層体を得た。
この焼成工程は、図3に示すように、脱バインダ工程と本焼成工程とからなる。
脱バインダ工程は、主としてセラミックグリーンシートおよび導電ペーストに含まれる有機バインダや有機溶剤を分解、揮発させるための工程であり、本焼成工程は、フェライト材料や金属粒子を焼結させるための工程である。
本発明では、脱バインダ工程において、焼成温度が250℃から350℃までの間の昇温速度が下記数1に示す条件とした。
但し、Δtは焼成温度が250℃から350℃に上昇するまでの時間を示す。
次に、スルーホール導体内に空洞が形成される過程を説明する。
脱バインダ工程で、スルーホール内に充填されたスルーホール用導電ペースト中の有機ビヒクルが分解・揮発されるが、脱バインダ工程が終了した段階で、一部の有機ビヒクルはスルーホール用導電ペースト内に残留し空洞の素とする。
その後、脱バインダ工程から本焼成工程に至る急昇温過程で残留した有機ビヒクル成分を分解・揮発することにより、残留した有機ビヒクルの量に比例した大きさの空洞を形成する。
また、脱バインダ工程後残留した有機ビヒクルは、周囲のスルーホール用導電ペースト成分によってスルーホール内に閉じ込められるので、スルーホール導体のほぼ中心付近に空洞がひとつ形成される。
また、脱バインダ時の昇温速度を変えると、形成される空洞の大きさを変えることができる。
より具体的には、昇温速度を下げると脱バインダ工程の時間が長くなり、脱バインダ工程で多くの有機ビヒクルが分解・揮発される。このため、脱バインダ工程が終了した段階でスルーホール用導電ペースト内に残留する有機ビヒクルの量が少なくなり、空洞の大きさが小さくなる。
逆に、昇温速度を上げると脱バインダ工程の時間が短くなり、脱バインダ工程で分解・揮発される有機ビヒクルの量が少なくなる。このため、脱バインダ工程が終了した段階でスルーホール用導電ペースト内に残留する有機ビヒクルの量が多くなるので、空洞の大きさは大きくなる。
一方で、スルーホール用導電ペースト中の有機ビヒクルの割合によっても、空洞の大きさを変えることができる。この場合、有機ビヒクルの割合が少ないと空洞の大きさが小さくなり、逆に多いと大きくなる。
このように、スルーホール導体内に空洞を形成することで、空洞が、積層体の焼成時あるいはその後の熱などの外的要因が発生した時に生じる内部応力を緩和する。これにより、スルーホールの周辺部の絶縁層や、絶縁層の層間で発生するクラック等の構造欠陥を防ぐとともに、電気的特性のばらつきを抑えることができる。
しかしながら、空洞の大きさを大きくしすぎると、前述の内部応力を緩和する効果は大きくできる反面、スルーホール導体を介した配線導体間の導通抵抗の値が高くなったり、値そのものがばらついたりする等、電気的な接続信頼性が低下する。
また、空洞が小さすぎる、もしくは形成されない場合は、前述した内部応力の影響でクラック等の構造欠陥や電気的特性のばらつきが発生してしまう。
以上により、上述の昇温速度や、スルーホール用導電ペースト中の有機ビヒクルの割合に関しても上下限が存在する。
したがって、本発明では、空洞を形成するために、スルーホール内に充填するスルーホール用導電ペースト中の有機ビヒクルの割合と脱バインダ工程での昇温速度が非常に重要となる。
このため、前述の実施形態2の構造の積層体に対して、脱バインダ工程での昇温速度、スルーホール用導電ペースト中の有機ビヒクルの割合、スルーホールの体積を種々変更して試作した。
それぞれの試作条件に対して、スルーホール導体内の空洞の有無、スルーホール付近および層間部分のクラック等の構造欠陥の有無、さらに電気的特性として、積層体を積層インダクタに適用し、積層インダクタの直流抵抗とインピーダンスの値を評価した。
表1に試作した試料番号1〜9の試作条件と結果を示す。
なお、表1において、試料番号に*印を付したものは本発明の範囲外のものであり、それ以外はすべて本発明の範囲内のものである。また、この表中のスルーホールの体積は、スルーホール24a、24b、24cの3つを合わせた体積である。
試料番号1から6までは、本発明の製造方法の範囲内であって、脱バインダ工程の焼成温度250℃から350℃までの間の昇温速度が、下記数1に示す条件としたものである。
但し、Δtは焼成温度が250℃から350℃に上昇するまでの時間を示す。
さらに、スルーホール用導電ペースト中の有機ビヒクル割合を6.5〜10.5wt%としたものである。
さらに、スルーホール用導電ペースト中の有機ビヒクル割合を6.5〜10.5wt%としたものである。
また、試料番号1〜5までは、スルーホールの体積が595,000μm3のものである。
これらの試料では、スルーホールの導体内に空洞が形成され、絶縁層のクラック等の構造欠陥がなく、安定した電気的特性の積層体が得られた。
また、試料番号6のように、スルーホールの体積が261,800μm3場合でも同様にスルーホール導体内に空洞が形成され、絶縁層のクラック等の構造欠陥がなく、安定した電気的特性の積層体が得られた。
しかしながら、本発明の範囲外の条件で試作した試作番号7〜10では、下記のような問題が発生した。
試料番号7では、脱バインダ工程の昇温速度が0.39℃/minで、スルーホール用導電ペースト中の有機ビヒクルの割合が5.0wt%で、スルーホールの体積が595,000μm3の条件で試作した。この場合は、有機ビヒクルの割合が少ないため、スルーホール導体内に空洞が形成されず、構造欠陥が確認された。
これは、スルーホール内に充填されたスルーホール用導電ペースト中の有機ビヒクルの割合が元々少なく、脱バインダ工程で有機ビヒクルのほとんどが分解・揮発してしまい、脱バインダ工程が終了した段階でスルーホール用導電ペースト内に残留する有機ビヒクルの量が少ないため、空洞が形成されなかった。
また、試料番号8では、脱バインダ工程の昇温速度が0.39℃/minで、スルーホール用導電ペースト中の有機ビヒクルの割合が13.4wt%で、スルーホールの体積が595,000μm3の条件で試作した。この場合は、スルーホール導体内に空洞が形成されたが、積層インダクタの直流抵抗値の平均値が高くなり、直流抵抗値およびインピーダンスの値のばらつきが大きくなった。
これは、スルーホール内に充填されたスルーホール用導電ペースト中の有機ビヒクルの割合が元々多いため、脱バインダ工程で有機ビヒクルが分解・揮発しきれず、脱バインダ工程が終了した段階でスルーホール用導電ペースト内に必要以上に有機ビヒクルが残留する。このため、スルーホール導体内に非常に大きな空洞が形成され、スルーホール部分での電気的な接続信頼性が低下した。
また、試料番号9では、脱バインダ工程の昇温速度が0.16℃/minで、スルーホール用導電ペースト中の有機ビヒクルの割合が8.5wt%で、スルーホールの体積が595,000μm3の条件で試作した。この場合は、スルーホール導体内の空洞が形成されなかった。
これは、脱バインダ工程の昇温速度が遅いので、脱バインダ工程の所要時間が長くなる。このため、スルーホール内に充填されたスルーホール用導電ペースト中の有機ビヒクルが脱バインダ工程でほとんど分解・揮発されてしまい、脱バインダ工程が終了した段階でスルーホール用導電ペースト内に残留する有機ビヒクルの量が少ないため、空洞が形成されなかった。
また、この試作条件では、構造欠陥は確認されなかったものの、積層インダクタの直流抵抗およびインピーダンスの値がばらついた。これは、内部応力が電気的特性のばらつきに影響を及ぼしているためである。
更に、試料番号10の脱バインダ工程の昇温速度が0.60℃/minで、スルーホール用導電ペースト中の有機ビヒクルの割合が8.5wt%で、スルーホールの体積が595,000μm3の条件で試作した。この場合は、スルーホール導体内に空洞が形成されたが、構造欠陥も発生した。これは、脱バインダ工程での昇温速度が早すぎることにより、脱バインダ工程が終了した段階でスルーホール内に充填されたスルーホール用導電ペースト内に必要以上に有機ビヒクルが残留する。このため、スルーホール導体内に非常に大きな空洞が形成され、スルーホール部分での電気的な接続信頼性が低下した。
以上のように、本発明の製造方法によれば、スルーホール導体内に安定した空洞が形成出来るので、絶縁層のクラック等の構造欠陥がなく、安定した電気的特性の積層体が提供できる。
1、11、21 積層体
2、12、22 絶縁層
3、13、23 配線導体
4、14、24a、24b、24c スルーホール
5、15、25a、25b、25c スルーホール導体
16、26 空洞
7a、7b 構造欠陥
2、12、22 絶縁層
3、13、23 配線導体
4、14、24a、24b、24c スルーホール
5、15、25a、25b、25c スルーホール導体
16、26 空洞
7a、7b 構造欠陥
Claims (3)
- セラミックグリーンシートにスルーホールを形成する工程と、
前記スルーホールの内部にスルーホール用導電ペーストを充填する工程と、
前記セラミックグリーンシート上に配線用導電ペーストを塗布する工程と、
前記セラミックグリーンシートを積層する工程と、
前記積層されたセラミックグリーンシートを焼成する工程と、
を含む積層体の製造方法であって、
前記スルーホール用導電ペーストは、少なくとも金属粒子と有機ビヒクルとからなり、前記スルーホール用導電ペースト中の前記有機ビヒクルの割合が6.5〜10.5wt%であり、
前記焼成工程は、脱バインダ工程と本焼成工程とを有し、前記脱バインダ工程において、焼成温度が250℃から350℃までの間の昇温速度が下記数1に示す速度となるように構成されていることを特徴とする積層体の製造方法。
- 前記スルーホールは、その体積が261,800μm3以上であることを特徴とする請求項1に記載の積層体の製造方法。
- 請求項1または請求項2に記載の積層体を用いた電子部品の製造方法。
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JP2009224883A JP2011077158A (ja) | 2009-09-29 | 2009-09-29 | 積層体およびこれを用いた電子部品の製造方法 |
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WO2013111767A1 (ja) * | 2012-01-27 | 2013-08-01 | 株式会社村田製作所 | 多層配線基板 |
WO2022244335A1 (ja) * | 2021-05-21 | 2022-11-24 | 株式会社村田製作所 | 電子部品及びその製造方法 |
-
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WO2013111767A1 (ja) * | 2012-01-27 | 2013-08-01 | 株式会社村田製作所 | 多層配線基板 |
US9468100B2 (en) | 2012-01-27 | 2016-10-11 | Murata Manufacturing Co., Ltd. | Multilayer wiring substrate |
WO2022244335A1 (ja) * | 2021-05-21 | 2022-11-24 | 株式会社村田製作所 | 電子部品及びその製造方法 |
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