JP2011034987A - ヒューズプログラム回路のヒューズ再切断方法及びヒューズプログラム回路 - Google Patents

Abstract

【課題】切断された電気ヒューズがグローバックする前に、その切断されている電気ヒューズを再切断してチップ固有の情報が読み出せなくなるのを防止するヒューズプログラム回路を提供する。
【解決手段】電流を流すことによって溶断し切断される電気ヒューズｅｆｎと、電気ヒューズｅｆｎの切断の有無をラッチデータＦＤｎとしてラッチするラッチ回路２５を含むヒューズ回路Ｆｎを複数有し、前記各ヒューズ回路Ｆｎが個々に選択されるごとに、前記選択されたヒューズ回路Ｆｎのラッチ回路２５のラッチデータＦＤｎを入力し、ラッチデータＦＤｎが、該電気ヒューズｅｆｎが切断されているラッチデータＦＤｎである時、切断回路１４にて電気ヒューズｅｆｎを通電させる。
【選択図】図４

Description

ヒューズプログラム回路のヒューズ再切断方法及びヒューズプログラム回路に関するものである。

半導体集積回路装置（ＬＳＩ）において、製造後に、例えば、チップ識別情報や、冗長回路のアドレス情報等のチップ固有の情報を書き込んだヒューズプログラム回路を内蔵した半導体集積回路装置がそのプログラム方法とともに種々提案されている（例えば、特許文献１）。

ヒューズプログラム回路は、記憶素子としてのヒューズを有したヒューズ回路を複数備え、各ヒューズ回路のヒューズを適宜切断（プログラム）することで、チップ固有の情報を書き込み保持する。そして、例えば、半導体集積回路装置（ＬＳＩ）の立ち上げ時に、ヒューズプログラム回路から各ヒューズの切断・非切断状態がチップ固有の情報として読み出される。

このヒューズプログラム回路に用いられるヒューズとして電気ヒューズがある。電気ヒューズは電流を流して、同ヒューズを溶断させてプログラムするヒューズである。そして、ヒューズプログラム回路中の各ヒューズ回路部の電気ヒューズを、プログラムデータに基づいて適宜選択して溶断する。これによって、溶断されたヒューズの両端子間は高抵抗値となり、溶断されていないヒューズの両端子間は低抵抗値となる。

そして、これら電気ヒューズが溶断されたヒューズ回路と、電気ヒューズが溶断されていないヒューズ回路にそれぞれ電圧を加えると、電気ヒューズが溶断されたヒューズ回路からは高電位（Ｈレベル）の信号が、電気ヒューズが溶断されていないヒューズ回路からは低電位（Ｌレベル）の信号がチップ固有の情報として出力される。

特開２００５−３２３３７７号公報

ところで、ヒューズプログラム回路に使用される電気ヒューズは、溶断させて高抵抗値になっても、経時変化等により、その抵抗値が小さくなってしまうグローバック現象がある。

溶断された電気ヒューズにグローバックが生じると、電気ヒューズが溶断されたヒューズ回路から出力されるＨレベルの信号が、Ｌレベルに反転して正しいチップ固有の情報が読み出せなくなる。その結果、正しいチップ固有の情報が読み出せなくなることから、半導体集積回路装置の動作に重大な悪影響を及ぼす可能性が生じる。

このヒューズプログラム回路のヒューズ再切断方法及びヒューズプログラム回路は、電気ヒューズがグローバックする前に、その切断されている電気ヒューズを再度切断してチップ固有の情報が読み出せなくなるのを防止することを目的とする。

本発明の一観点によれば、ヒューズプログラム回路のヒューズ再切断方法及びヒューズプログラム回路は、ヒューズ回路中の電気ヒューズについて、ラッチ回路がラッチしたラッチデータが、該電気ヒューズが切断されているラッチデータである時、該電気ヒューズを通電させるようにした。

開示されたヒューズプログラム回路のヒューズ再切断方法及びヒューズプログラム回路は、電気ヒューズがグローバックする前に、その切断されている電気ヒューズを再度切断してチップ固有の情報が読み出せなくなるのを防止することができる。

半導体集積回路装置の内部構成を説明するための模式図である。 ヒューズプログラム回路を構成する第１〜第ｎヒューズ回路のブロック回路図である。 ヒューズ回路と電流リミッタ回路を示す電気回路図である。 ヒューズ回路 と切断回路を示す電気回路図である。 選択信号生成回路の電気ブロック回路図である。 選択信号生成回路の各信号の信号波形を示すタイムチャート図である。 トリガー信号生成回路の電気ブロック回路図である。 トリガー信号生成回路の各信号の信号波形を示すタイムチャート図である。 プログラムモード時の各信号の信号波形を示すタイムチャート図である。 グローバックしていない時の再切断モード時の各信号の信号波形を示すタイムチャート図である。 グローバックしている時の再切断モード時の各信号の信号波形を示すタイムチャート図である。

（第１実施形態）
以下、第１実施形態を図１〜図１１に従って説明する。
図１は、半導体集積回路装置の内部構成を説明するための模式図を示す。図１において、半導体集積回路装置１０は、内部回路１１を有し、その内部回路１１にヒューズプログラム回路１２を含んでいる。ヒューズプログラム回路１２は、製造後に、該半導体集積回路装置１０の固有の情報を書き込む回路であって、図２に示すように、複数（ｎ個）のヒューズ回路（以下、第１〜第ｎヒューズ回路という）Ｆ１〜Ｆｎを含む。第１〜第ｎヒューズ回路Ｆ１〜Ｆｎには、それぞれ第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎ（図３、図４参照）を有している。

第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎは、所定の値の電流を所定時間流すと溶断し切断され、高抵抗値となる。また、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎは、電流を流さない場合には溶断されず（非切断）、低抵抗値のままとなる。尚、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎは、溶断されて高抵抗値になった後に、時間経過によってグローバック現象が起こり、その抵抗値が小さくなる場合がある。

ヒューズプログラム回路１２の第１〜第ｎヒューズ回路Ｆ１〜Ｆｎには、半導体集積回路装置１０に対して固有の情報を各電気ヒューズｅｆ１〜ｅｆｎにプログラム（溶断・非溶断）するための対応する第１〜第ｎデータ信号ＤＷ１〜ＤＷｎが、それぞれ図示しない外部装置からプログラムモード信号ＸＰＧとともに入力される。また、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎには、通電信号ＡＰが入力される。

詳述すると、Ｌレベルのプログラムモード信号ＸＰＧに基づいてヒューズプログラム回路１２がプログラムモードになる。プログラムモードは、各電気ヒューズｅｆ１〜ｅｆｎの溶断・非溶断を決定する第１〜第ｎデータ信号ＤＷ１〜ＤＷｎが、順番に所定のタイミングにて、対応する第１〜第ｎヒューズ回路Ｆ１〜Ｆｎに対してそれぞれ出力されるとともに、通電信号ＡＰが出力される。

そして、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎは、通電信号ＡＰに応答して、対応する第１〜第ｎデータ信号ＤＷ１〜ＤＷｎに基づいて自身の第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎをプログラム、即ち、電流を流して溶断したり、電流を流さないで溶断しなかったりする。

本実施形態では、第１〜第ｎデータ信号ＤＷ１〜ＤＷｎがＨレベルのとき、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎを溶断するデータとなり、第１〜第ｎデータ信号ＤＷ１〜ＤＷｎがＬレベルのとき、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎを溶断させないデータとなる。

このように、第１〜第ｎデータ信号ＤＷ１〜ＤＷｎに基づいて固有の情報がプログラムされたヒューズプログラム回路１２は、リード信号ＲＤが入力されると、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎは、それぞれ第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの溶断・非溶断状態をラッチ回路２５（図３及び図４参照）にラッチする。そして、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎは、そのラッチした第１〜第ｎラッチデータＦＤ１〜ＦＤｎをそれぞれ該半導体集積回路装置１０の固有の情報として出力するようになっている。

一方、Ｈレベルのプログラムモード信号ＸＰＧに基づいてヒューズプログラム回路１２は再切断モードになる。再切断モードは、上述したプログラムモードにおいて、プログラムされた各電気ヒューズｅｆ１〜ｅｆｎについて、溶断された電気ヒューズを再度溶断するモードをいう。

図３，図４はヒューズプログラム回路１２の回路図を示す。
ヒューズプログラム回路１２は、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎ、電流リミッタ回路１３、切断回路１４を含む。尚、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎは、それぞれ第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎを有しその構成が同じなので、第１ヒューズ回路Ｆ１について詳細に説明して、他のヒューズ回路Ｆ２〜Ｆｎについては説明の便宜上、符号を同じにしてその詳細な説明を省略する。

第１ヒューズ回路Ｆ１は、第１電気ヒューズｅｆ１を有している。第１電気ヒューズｅｆ１のプラス側端子と高電位電源線Ｌ１との間には、ＰチャネルＭＯＳトランジスタよりなる第１リード用トランジスタＴ１と，ＮチャネルＭＯＳトランジスタよりなる第２リード用トランジスタＴ２の直列回路が接続されている。また、第１電気ヒューズｅｆ１のマイナス側端子と低電位電源線Ｌ２との間には、ＮチャネルＭＯＳトランジスタよりなる第３及び第４リード用トランジスタＴ３，Ｔ４の直列回路が接続されている。

第１リード用トランジスタＴ１は、そのソースが高電位電源線Ｌ１に接続されているとともに、ドレインが第２リード用トランジスタＴ２のドレインに接続されている。第１リード用トランジスタＴ１のゲートは、低電位電源線Ｌ２に接続され、該トランジスタＴ１をオン状態にしている。第２リード用トランジスタＴ２は、そのソースが第１電気ヒューズｅｆ１のプラス側端子に接続され、ゲートには、図示しない外部装置からリード信号ＲＤが入力されるようになっている。

第３リード用トランジスタＴ３は、そのドレインが第１電気ヒューズｅｆ１のマイナス側端子に接続されているとともに、ソースが第４リード用トランジスタＴ４のドレインに接続されている。第３リード用トランジスタＴ３のゲートには、外部装置からリード信号ＲＤが入力される。第４リード用トランジスタＴ４のゲートは、電流リミッタ回路１３に接続されている。

電流リミッタ回路１３は、定電流源回路１５とＮチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ５を含む。定電流用トランジスタＴ５は、そのソースが定電流源回路１５に接続されているとともに、ドレインが低電位電源線Ｌ２に接続されている。また、定電流用トランジスタＴ５のゲートは、同定電流用トランジスタＴ５のドレインに接続されているとともに、第４リード用トランジスタＴ４のゲートに接続され、第４リード用トランジスタＴ４との間でカレントミラー回路を構成している。

定電流源回路１５は、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎをそれぞれ選択するＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを入力し、Ｈレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎに応答して定電流Ｉｋを定電流用トランジスタＴ５に流す。従って、定電流源回路１５に第１ヒューズ回路Ｆ１を選択するＨレベルの第１選択信号ＷＴ１が出力されたとき、第４リード用トランジスタＴ４に定電流用トランジスタＴ５に流れる定電流Ｉｋに対応した電流が流れる構成になっている。

ここで、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎをそれぞれ選択するＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを生成する選択信号生成回路２０を図５に従って説明する。
図５において、選択信号生成回路２０は、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎの数と同じだけの第１〜第ｎシフトレジスタＳＲ１〜ＳＲｎと第１〜第ｎナンド回路ＮＤ１〜ＮＤｎを有している。

第１〜第ｎシフトレジスタＳＲ１〜ＳＲｎと第１〜第ｎナンド回路ＮＤ１〜ＮＤｎは、第１〜第ｎヒューズ回路Ｆ１〜Ｆｎに対応して設けられ、対応する第１〜第ｎヒューズ回路Ｆ１〜Ｆｎに対して選択信号ＷＴ１〜ＷＴｎをそれぞれ生成し出力する。

第１〜第ｎシフトレジスタＳＲ１〜ＳＲｎは、前段のシフトレジスタの出力端子Ｑが後段のシフトレジスタのデータ入力端子Ｄに接続され、第１シフトレジスタＳＲ１、第２シフトレジスタＳＲ２、……、第ｎシフトレジストＳＲｎの順で縦列に接続されている。第１〜第ｎシフトレジスタＳＲ１〜ＳＲｎのクロック入力端子ＣＫには、該半導体集積回路装置１０の内部回路１１で生成したクロック信号ＣＬＫが入力される。また、第１シフトレジスタＳＲ１のセット入力端子ＳＥ及び第２〜第ｎシフトレジスタＳＲ２〜ＳＲｎのリセット入力端子ＲＥには、該半導体集積回路装置１０の内部回路１１で生成したスタートパルス信号ＳＴＰが入力される。

また、第１〜第ｎナンド回路ＮＤ１〜ＮＤｎは、２入力端子のアンドゲート回路であって、一方の入力端子には対応する第１〜第ｎシフトレジスタＳＲ１〜ＳＲｎの出力端子Ｑからの出力信号ＳＬ１〜ＳＬｎがそれぞれ入力され、他方の入力端子にはクロック信号ＣＬＫが入力される。第１〜第ｎナンド回路ＮＤ１〜ＮＤｎの出力端子には第１〜第ｎインバータ回路ＩＶ１〜ＩＶｎがそれぞれ接続され、第１〜第ｎナンド回路ＮＤ１〜ＮＤｎは、それぞれの第１〜第ｎインバータ回路ＩＶ１〜ＩＶｎを介して対応する第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを出力する。

第１〜第ｎインバータ回路ＩＶ１〜ＩＶｎから出力される第１〜第ｎ選択信号ＷＴ１〜ＷＴｎは、次段のノア回路２１に出力される。そして、ノア回路２１の出力端子にインバータ回路２２が接続されている。そして、ノア回路２１を介して第１〜第ｎインバータ回路ＩＶ１〜ＩＶｎから出力される第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが、電流リミッタ回路１３の定電流源回路１５に出力されるようになっている。

そして、図６に示すように、選択信号生成回路２０は、スタートパルス信号ＳＴＰが入力されて、第１シフトレジスタＳＲ１がＨレベルにセットされ、第２〜第ｎシフトレジスタＳＲ２〜ＳＲｎがＬレベルにリセットされた状態において、クロック信号ＣＬＫが所定の周期で出力されると、先頭のクロック信号ＣＬＫが立ち上がると、第１ナンド回路ＮＤ１は第１インバータ回路ＩＶ１を介して、第１ヒューズ回路Ｆ１のためのＨレベルの第１選択信号ＷＴ１を先頭のクロック信号ＣＬＫが立ち下がるまでの間出力する。

続いて、２番目のクロック信号ＣＬＫが立ち上がると、第２ナンド回路ＮＤ２は第２インバータ回路ＩＶ２を介して、第２ヒューズ回路Ｆ２のためのＨレベルの第２選択信号ＷＴ２を２番目のクロック信号ＣＬＫが立ち下がるまでの間出力する。

以後、順次出力されるクロック信号ＣＬＫに応答して、第３〜第ｎナンド回路ＮＤ３〜ＮＤｎは第３〜第ｎインバータＩＶ３〜ＩＶｎを介して、それぞれ第３〜第ｎヒューズ回路Ｆ１〜ＦｎのためのＨレベルの第３〜第ｎ選択信号ＷＴ３〜ＷＴｎを順番に出力する。

そして、Ｈレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎは、インバータ回路２２を介して電流リミッタ回路１３の定電流源回路１５に出力される。また、第１〜第ｎ選択信号ＷＴ１〜ＷＴｎは、クロック信号ＣＬＫに同期して、順番に対応する第１〜第ｎヒューズ回路Ｆ１〜Ｆｎに順次供給される。

図３において、第１リード用トランジスタＴ１のドレインと第２リード用トランジスタＴ２のドレインの接続点（第１ノードＮ１）は、２つのインバータ回路２３，２４を介して、ラッチ回路２５が接続されている。ラッチ回路２５は、図示しない外部装置からリード信号ＲＤが入力され、リード信号ＲＤがＨレベルからＬレベルに立ち下がる時、インバータ回路２３，２４を介して第１ノードＮ１の電位状態をラッチする。

ここで、インバータ回路２３，２４には、遅延回路の役割もある。リード信号ＲＤがＨレベルからＬレベルになったときに、第１ノードＮ１が変化する場合があるが、インバータ回路２３，２４の遅延によりラッチ回路２５の入力データとなるデータＬＤＡ１がすぐには変化しないので、第１ノードＮ１のデータが正しくラッチされる。

つまり、第１〜第４リード用トランジスタＴ１〜Ｔ４がオン状態にあって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１が溶断されていなくて低抵抗値である場合、第１ノードＮ１の電位は低電位（Ｌレベル）となる。この時、リード信号ＲＤがＨレベルからＬレベルに立ち下がると、ラッチ回路２５は、その第１ノードＮ１の電位（Ｌレベル）をラッチする。即ち、第１電気ヒューズｅｆ１が溶断（切断）されていない情報をラッチする。

反対に、第１〜第４リード用トランジスタＴ１〜Ｔ４がオン状態にあって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１が溶断されていて高抵抗値である場合、第１ノードＮ１の電位は高電位（Ｈレベル）となる。この時、リード信号ＲＤがＨレベルからＬレベルに立ち下がると、ラッチ回路２５は、その第１ノードＮ１の電位（Ｈレベル）をラッチする。即ち、第１電気ヒューズｅｆ１が溶断（切断）されている情報をラッチする。

このラッチ回路２５のラッチした第１ラッチデータＦＤ１は、該半導体集積回路装置１０の固有の情報として読み出される。つまり、各ヒューズ回路Ｆ１〜Ｆｎの第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの溶断・非溶断がそれぞれ各ヒューズ回路Ｆ１〜Ｆｎのラッチ回路２５にラッチされ、各ラッチ回路２５のラッチした第１〜第ｎラッチデータＦＤ１〜ＦＤｎが、該半導体集積回路装置１０の固有の情報として出力される。

また、第１電気ヒューズｅｆ１のプラス側端子と高電位電源線Ｌ１との間には、ＰチャネルＭＯＳトランジスタよりなる第１及び第２プログラム用トランジスタＴ１１，Ｔ１２の直列回路が接続されている。また、第１電気ヒューズｅｆ１のマイナス側端子と低電位電源線Ｌ２との間には、ＮチャネルＭＯＳトランジスタよりなる第３及び第４プログラム用トランジスタＴ１３，Ｔ１４の直列回路が接続されている。

第１プログラム用トランジスタＴ１１は、そのソースが高電位電源線Ｌ１に接続されているとともに、ドレインが第２プログラム用トランジスタＴ２のソースに接続されている。第１プログラム用トランジスタＴ１１のゲートは、切断回路１４（図４参照）に接続される。第１プログラム用トランジスタＴ１１は、切断回路１４からＬレベルの通電信号ＡＰが入力されるとオン状態になる。また、第２プログラム用トランジスタＴ１２は、そのドレインが第１電気ヒューズｅｆ１のプラス側端子に接続され、ゲートには、インバータ回路２６を介して第１データ信号ＤＷ１ａ又は第１ラッチデータＦＤ1ａが入力されるようになっている。

第３プログラム用トランジスタＴ１３は、そのドレインが第１電気ヒューズeｆ１のマイナス側端子に接続されているとともに、ソースが第４プログラム用トランジスタＴ１４のドレインに接続されている。第３プログラム用トランジスタＴ１３のゲートには、第１データ信号ＤＷ１ａ又は第１ラッチデータＦＤ1ａが入力されるようになっている。また、第４プログラム用トランジスタＴ１４のゲートは、電流リミッタ回路１３の定電流用トランジスタＴ５のゲートに接続されている。従って、第４プログラム用トランジスタＴ１４は、定電流用トランジスタＴ５との間でカレントミラー回路を構成している。

尚、本実施形態では、第４プログラム用トランジスタＴ１４のゲートサイズは、定電流用トランジスタＴ５のゲートサイズよりも大きく形成されていて、定電流源回路１５に第１ヒューズ回路Ｆ１を選択するＨレベルの第１選択信号ＷＴ１が出力されたとき、第４プログラム用トランジスタＴ１４には、定電流用トランジスタＴ５に流れる定電流Ｉｋよりも大きい第１電気ヒューズｅｆ１を溶断させるに十分な電流が流れる構成になっている。

第３プログラム用トランジスタＴ１３のゲートは、インバータ回路２７を介してナンド回路２８の出力端子に接続されている。ナンド回路２８は、２入力端子のナンドゲート回路であって、一方の入力端子に選択信号生成回路２０から第１ヒューズ回路Ｆ１のために生成された第１選択信号ＷＴ１が入力され、他方の入力端子に切換回路３０からの第１データ信号ＤＷ１又は第１ラッチデータＦＤ1が入力されるようになっている。

切換回路３０は、４個のナンド回路３１〜３４、２個のインバータ回路３５，３６を有している。
ナンド回路３１は、２入力端子のアンドゲート回路であって、一方の入力端子にインバータ回路３５を介してラッチ回路２５に接続され、その入力端子にはラッチ回路２５がラッチした第１ラッチデータＦＤ１を反転させた反転第１ラッチデータＢＦＤ１が入力される。ナンド回路３１の他方の入力端子には、外部装置からプログラムモード信号ＸＰＧが入力される。

従って、ナンド回路３１は、プログラムモード信号ＸＰＧがＬレベルの時（プログラムモードの時）、ラッチ回路２５のラッチデータＦＤ１に関係なくＨレベルの出力信号を次段のナンド回路３２に出力する。また、ナンド回路３１は、プログラムモード信号ＸＰＧがＨレベルの時（再切断モードの時）、ラッチ回路２５の第１ラッチデータＦＤ１を出力信号として次段のナンド回路３２に出力する。つまり、ナンド回路３１は、プログラムモード信号ＸＰＧがＨレベルの時（再切断モードの時）には、ラッチ回路２５の第１ラッチデータＦＤ１を次段のナンド回路３２に出力する。

ナンド回路３２は、２入力端子のナンドゲート回路であって、一方の入力端子に前段のナンド回路３１の出力信号が入力され、他方の入力端子にプログラムモード信号ＸＰＧが入力される。ナンド回路３２は、プログラムモード信号ＸＰＧがＬレベルの時（プログラムモードの時）、前段のナンド回路３１の出力信号に関係なくＨレベルの出力信号を次段のナンド回路３４に出力する。また、ナンド回路３２は、プログラムモード信号ＸＰＧがＨレベルの時（再切断モードの時）、前段のナンド回路３１が出力信号として出力するラッチ回路２５の第１ラッチデータＦＤ１を反転させた反転第１ラッチデータＢＦＤ１を次段のナンド回路３４に出力する。

ナンド回路３３は、２入力端子のナンドゲート回路であって、一方の入力端子に第１データ信号ＤＷ１が入力され、他方の入力端子にインバータ回路３６を介してプログラムモード信号ＸＰＧの反転プログラムモード信号が入力される。そして、ナンド回路３３は、プログラムモード信号ＸＰＧがＨレベルの時（再切断モードの時）、データ信号ＤＷ１に関係なくＨレベルの出力信号を次段のナンド回路３４に出力する。また、ナンド回路３３は、プログラムモード信号ＸＰＧがＬレベルの時（プログラムモードの時）、第１データ信号ＤＷ１を反転させた反転第１データ信号ＢＤＷ１を次段のナンド回路３４に出力する。

ナンド回路３４は、２入力端子のナンドゲート回路であって、一方の入力端子にナンド回路３２の出力信号が入力され、他方の入力端子にナンド回路３３の出力信号が入力される。

そして、ナンド回路３４は、プログラムモードの時、ナンド回路３３からの反転第１データ信号ＢＤＷ１を反転させた第１データ信号ＤＷ１を次段のナンド回路２８に出力する。反対に、ナンド回路３４は、再切断モードの時、ナンド回路３２からの反転第１ラッチデータＢＦＤ１を反転させた第１ラッチデータＦＤ１を次段のナンド回路２８に出力する。即ち、第１ラッチデータＦＤ１がＨレベルの時、ナンド回路３４はＨレベルの第１ラッチデータＦＤ１を出力し、第１ラッチデータＦＤ１がＬレベルの時、ナンド回路３４はＬレベルの第１ラッチデータＦＤ１を出力する。

つまり、切換回路３０は、プログラムモード信号ＸＰＧがＬレベルの時（プログラムモードの時）、それぞれ外部装置から第１ヒューズ回路Ｆ１に入力された第１電気ヒューズｅｆ１をプログラム（溶断・非溶断）するための対応する第１データ信号ＤＷ１を次段のナンド回路２８に出力する。

反対に、切換回路３０は、プログラムモード信号ＸＰＧがＨレベルの時（再切断モードの時）、その時、ラッチ回路２５がラッチした第１ラッチデータＦＤ１を次段のナンド回路２８に出力する。

従って、プログラムモードの時において、ナンド回路２８は、Ｈレベルの第１選択信号ＷＴ１が入力されている時、第１データ信号ＤＷ１を反転させた反転第１データ信号ＢＤＷ１を次段のインバータ回路２７に出力される。そして、インバータ回路２７に入力された反転第１データ信号ＢＤＷ１は、該インバータ回路２７にて反転されて第１データ信号ＤＷ１ａとして出力される。

そして、Ｈレベルの第１選択信号ＷＴ１が入力されている間、インバータ回路２７から出力される第１データ信号ＤＷ１ａは、第３プログラム用トランジスタＴ１３のゲートに出力されるとともに、インバータ回路２６を介して第２プログラム用トランジスタＴ１２のゲートに出力される。その結果、第１データ信号ＤＷ１（ＤＷ１ａ）がＨレベルの時（第１電気ヒューズｅｆ１を溶断するデータの時）、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３はオン状態になる。

反対に、第１データ信号ＤＷ１（ＤＷ１ａ）がＬレベルの時（第１電気ヒューズｅｆ１を溶断しないデータの時）、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３はオフ状態になる。

一方、再切断モードの時において、ナンド回路２８は、Ｈレベルの第１選択信号ＷＴ１が入力されている時、切換回路３０からＨレベル（第１電気ヒューズｅｆ１が溶断）の第１ラッチデータＦＤ１が入力されていると、第１ラッチデータＦＤ１を反転させたＬレベルの反転第１ラッチデータＢＦＤ１を次段のインバータ回路２７に出力する。また、ナンド回路２８は、切換回路３０からＬレベル（第１電気ヒューズｅｆ１が非溶断）の第１ラッチデータＦＤ１が入力されていると、第１ラッチデータＦＤ１を反転させたＬレベルの反転第１ラッチデータＢＦＤ１を次段のインバータ回路２７に出力する。

そして、Ｈレベルの第１選択信号ＷＴ１が入力されている間、インバータ回路２７から出力される第１ラッチデータＦＤ１ａは、第３プログラム用トランジスタＴ１３のゲートに出力されるとともに、インバータ回路２６を介して第２プログラム用トランジスタＴ１２のゲートに出力される。その結果、第１ラッチデータＦＤ１（ＦＤ１ａ）がＨレベルの時（第１電気ヒューズｅｆ１が溶断されているデータの時）、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３はオン状態になる。

反対に、第１ラッチデータＦＤ１（ＦＤ１ａ）がＬレベルの時（第１電気ヒューズｅｆ１を溶断していないデータの時）、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３はオフ状態になる。

第１電気ヒューズｅｆ１のマイナス側端子と第３プログラム用トランジスタＴ１３のドレインの接続点（第２ノードＮ２）は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるトランスファーゲート回路ＴＦの一端が接続され、前記インバータ回路２７から出力されるＨレベルの第１データ信号ＤＷ１ａ又は第１ラッチデータＦＤ１ａに基づいて、第２ノードＮ２のノード電圧Ｖｎ２を切断回路１４に出力するようになっている。

つまり、第１〜第４プログラム用トランジスタＴ１１〜Ｔ１４がオン状態にある時、第１電気ヒューズｅｆ１のその時の抵抗値に相対した第２ノードＮ２のノード電圧Ｖｎ２が切断回路１４に出力される。

詳述すると、再切断モードの時において、インバータ回路２７から出力される第１ラッチデータＦＤ１ａがＨレベル（第１電気ヒューズｅｆ１が溶断されているデータ）であって、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３がオン状態になるとき、トランスファーゲート回路ＴＦは第２ノードＮ２のノード電圧Ｖｎ２を切断回路１４に出力する。

また、再切断モードの時において、インバータ回路２７から出力される第１ラッチデータＦＤ１ａがＬレベル（第１電気ヒューズｅｆ１が溶断されていないデータ）であって、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３がオフ状態になるとき、トランスファーゲート回路ＴＦは第２ノードＮ２のノード電圧Ｖｎ２を切断回路１４に出力しない。

一方、プログラムモードの時において、インバータ回路２７から出力される第１データ信号ＤＷ１ａがＨレベル（第１電気ヒューズｅｆ１を溶断するデータ）であって、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３がオン状態になるとき、トランスファーゲート回路ＴＦは第２ノードＮ２のノード電圧Ｖｎ２を切断回路１４に出力する。

また、プログラムモードの時において、インバータ回路２７から出力される第１データ信号ＤＷ１ａがＬレベル（第１電気ヒューズｅｆ１を溶断しないデータ）であって、第２プログラム用トランジスタＴ１２及び第３プログラム用トランジスタＴ１３がオフ状態になるとき、トランスファーゲート回路ＴＦは第２ノードＮ２のノード電圧Ｖｎ２を切断回路１４に出力しない。

切断回路１４は、図４に示すように、各ヒューズ回路Ｆ１〜Ｆｎから第２ノードＮ２のノード電圧Ｖｎ２が入力され、それぞれの第２ノードＮ２のノード電圧Ｖｎ２に基づいて、通電信号ＡＰが生成され、該通電信号ＡＰが各ヒューズ回路Ｆ１〜Ｆｎの第１プログラム用トランジスタＴ１１をオンさせる。

切断回路１４は、ＮチャネルＭＯＳトランジスタよりなるプルダウン用トランジスタＴ６、ＰチャネルＭＯＳトランジスタよりなるプルアップ用トランジスタＴ７、コンパレータ３８を有している。

プルダウン用トランジスタＴ６は、ソースが低電位電源線Ｌ２に接続され、ドレインがプルアップ用トランジスタＴ７のドレインに接続されている。プルダウン用トランジスタＴ６のゲートは、インバータ回路３９を介して前記選択信号生成回路２０で生成したＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが順次入力される。

プルアップ用トランジスタＴ７は、ソースが高電位電源線Ｌ１に接続され、そのゲートには、図７に示すトリガー信号生成回路４０からのトリガー信号ＴＧが入力される。
図７に示すように、トリガー信号生成回路４０は、５個のインバータ回路４１〜４５、ノア回路４６、抵抗Ｒ１とコンデンサＣ１よりなる遅延回路４７を有している。

初段のインバータ回路４１は、前記選択信号生成回路２０で生成したＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが順次入力され、その第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを反転させてインバータ回路４２，４３を介して反転第１〜第ｎ選択信号ＢＷＴ１〜ＢＷＴｎを遅延回路４７に出力する。

遅延回路４７は、反転第１〜第ｎ選択信号ＢＷＴ１〜ＢＷＴｎに応答して抵抗Ｒ１の抵抗値とコンデンサＣ１の容量値で決まる時定数で充放電を繰り返す。そして、コンデンサＣ１の充電電圧が次段のインバータ回路４４に出力される。

ノア回路４６は、２入力端子のノアゲート回路であって、一方の入力端子は初段のインバータ回路４１に接続され、他方の入力端子は遅延回路４７に接続されたインバータ回路４４に接続されている。また、ノア回路４６の出力端子は最終段のインバータ回路４５に接続されている。そして、最終段のインバータ回路４５は、該インバータ回路４５から出力される出力信号をトリガー信号ＴＧとして出力する。

そして、図８に示すように、トリガー信号生成回路４０は、Ｈレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが入力されるごとに、一定時間ｔ１（遅延回路４７で決まる時間）だけＬレベルとなるトリガー信号ＴＧを生成し、プルアップ用トランジスタＴ７のゲートに出力される。

プルアップ用トランジスタＴ７は、Ｌレベルのトリガー信号ＴＧに応答して一定時間ｔ１オンする。この時、プルダウン用トランジスタＴ６は、ゲートにＬレベルに反転した反転第１〜第ｎ選択信号ＢＷＴ１〜ＢＷＴｎが入力されることから、オンからオフになる。

従って、プルダウン用トランジスタＴ６のドレインとプルアップ用トランジスタＴ７のドレインとの接続点（ノードＮｚ）のノード電圧Ｖｎｚは、図９〜図１１に示すように、上昇するようになっている。

また、接続点（ノードＮｚ）は、前記各ヒューズ回路Ｆ１〜Ｆｎのトランスファーゲート回路ＴＦを介して各ヒューズ回路Ｆ１〜Ｆｎの接続点（第２ノードＮ２）と接続されている。そして、各ヒューズ回路Ｆ１〜Ｆｎのトランスファーゲート回路ＴＦがオンされると第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加される。

コンパレータ３８は、プラス入力端子に切断判定電圧Ｖｒｅｆが入力され、マイナス入力端子に接続点（ノードＮｚ）のノード電圧Ｖｎｚが入力される。コンパレータ３８は、ノード電圧Ｖｎｚと切断判定電圧Ｖｒｅｆを比較し、ノード電圧Ｖｎｚが切断判定電圧Ｖｒｅｆ以下のとき、Ｈレベルとなり、ノード電圧Ｖｎｚが切断判定電圧Ｖｒｅｆを超えるとき、Ｌレベルとなる通電信号ＡＰを各ヒューズ回路Ｆ１〜Ｆｎの第１プログラム用トランジスタＴ１１に出力する。

尚、切断判定電圧Ｖｒｅｆは、本実施形態では、第１電気ヒューズｅｆ１が溶断し切断されて高抵抗値になった状態で、第１〜第４プログラム用トランジスタＴ１１〜Ｔ１４がオンされている時の第２ノードＮ２のノード電圧Ｖｎ２と一致するように予め計算、試験、実験等で求めて設定している。

ここで、例えば、プログラムモードであって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１を溶断させないＬレベルの第１データ信号ＤＷ１が第１選択信号ＷＴ１と同期して第１ヒューズ回路Ｆ１に出力された時、プルダウン用トランジスタＴ６はオンからオフなるとともに、プルアップ用トランジスタＴ７は、一定時間ｔ１オフからオンとなる。この時、第１ヒューズ回路Ｆ１の第２及び第３プログラム用トランジスタＴ１２，Ｔ１３、トランスファーゲート回路ＴＦはオフとなる。

従って、接続点（ノードＮｚ）のノード電圧Ｖｎｚは、図９に示すように、ＬレベルからＨレベル、即ち、低電位電源線Ｌ２の電位（Ｌレベル）から高電位電源線Ｌ１の電位（Ｈレベル）に向かって上昇する。そして、ノード電圧Ｖｎｚが切断判定電圧Ｖｒｅｆを超えたとき、Ｌレベルの通電信号ＡＰが第１プログラム用トランジスタＴ１１に出力される。

このとき、第１ヒューズ回路Ｆ１のトランスファーゲート回路ＴＦがオフ状態にあるため、ノード電圧Ｖｎｚが高電位電源線Ｌ１の電位に維持され、Ｌレベルの通電信号ＡＰを出力し続ける。また、第２及び第３プログラム用トランジスタＴ１２，Ｔ１３がオフであるため、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされても、第１電気ヒューズｅｆ１には電流が流れない。

やがて、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失すると、ノード電圧Ｖｎｚが高電位電源線Ｌ１の電位から判定電圧Ｖｒｅｆ以下の低電位電源線Ｌ２の電位（Ｌレベル）となり、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。従って、第１プログラム用トランジスタＴ１１はオフされる。その結果、Ｌレベルの通電信号ＡＰが出力されても、Ｌレベルの第１データ信号ＤＷ１に基づいて、第１電気ヒューズｅｆ１は溶断されない。

また、プログラムモードであって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１を溶断させるＨレベルの第１データ信号ＤＷ１が第１選択信号ＷＴ１と同期して第１ヒューズ回路Ｆ１に出力された時、プルダウン用トランジスタＴ６はオンからオフなるとともに、プルアップ用トランジスタＴ７は、一定時間ｔ１オフからオンとなる。この時、第１ヒューズ回路Ｆ１の第２及び第３プログラム用トランジスタＴ１２，Ｔ１３、トランスファーゲート回路ＴＦはオンとなる。

そして、同様に、接続点（ノードＮｚ）のノード電圧Ｖｎｚは、Ｌレベルから切断判定電圧Ｖｒｅｆを超えてＨレベルに向かって上昇してＬレベルの通電信号ＡＰが第１プログラム用トランジスタＴ１１に出力される。

このとき、第２及び第３プログラム用トランジスタＴ１２，Ｔ１３がオンであるため、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされることによって、第１電気ヒューズｅｆ１は通電される。また、第１ヒューズ回路Ｆ１のトランスファーゲート回路ＴＦがオン状態にあるため、第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加され、ノード電圧Ｖｎｚに反映される。

そして、第１電気ヒューズｅｆ１の通電が進み、それに従い第１電気ヒューズｅｆ１の抵抗値が高くなるとともに、その抵抗値と相対して第２ノードＮ２のノード電圧Ｖｎ２が低下する。やがて、通電が進み、第１電気ヒューズｅｆ１の抵抗値が溶断したとする予め定めた高抵抗値になって、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）が切断判定電圧Ｖｒｅｆまで低下すると、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。即ち、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失する前に、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。

そして、第１プログラム用トランジスタＴ１１はオフされ、第１電気ヒューズｅｆ１は、Ｈレベルの第１データ信号ＤＷ１に基づいて溶断される。
一方、再切断モードであって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１が溶断されておらずＬレベルの第１ラッチデータＦＤ１がラッチ回路２５にラッチされていて第１選択信号ＷＴ１が第１ヒューズ回路Ｆ１に出力された時、プルダウン用トランジスタＴ６はオンからオフなるとともに、プルアップ用トランジスタＴ７は、一定時間ｔ１オフからオンとなる。この時、第１ヒューズ回路Ｆ１の第２及び第３プログラム用トランジスタＴ１２，Ｔ１３、トランスファーゲート回路ＴＦはオフとなる。

従って、接続点（ノードＮｚ）のノード電圧Ｖｎｚは、図１０及び図１１に示すように、ＬレベルからＨレベルに向かって上昇する。そして、ノード電圧Ｖｎｚが切断判定電圧Ｖｒｅｆを超えたとき、Ｌレベルの通電信号ＡＰが第１プログラム用トランジスタＴ１１に出力される。

このとき、第１ヒューズ回路Ｆ１のトランスファーゲート回路ＴＦがオフ状態にあるため、ノード電圧Ｖｎｚが高電位電源線Ｌ１の電位に維持され、Ｌレベルの通電信号ＡＰを出力し続ける。また、第２及び第３プログラム用トランジスタＴ１２，Ｔ１３がオフであるため、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされても、第１電気ヒューズｅｆ１は通電されない。

やがて、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失すると、ノード電圧Ｖｎｚが高電位電源線Ｌ１の電位から判定電圧Ｖｒｅｆ以下の低電位電源線Ｌ２の電位（Ｌレベル）となり、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。従って、第１プログラム用トランジスタＴ１１はオフされる。その結果、Ｌレベルの通電信号ＡＰが出力されても、Ｌレベルの第１ラッチデータＦＤ１に基づいて、第１電気ヒューズｅｆ１は溶断されることはない。

また、再切断モードであって、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１が溶断されていてＨレベルの第１ラッチデータＦＤ１がラッチ回路２５にラッチされていて第１選択信号ＷＴ１が第１ヒューズ回路Ｆ１に出力された時、プルダウン用トランジスタＴ６はオンからオフなるとともに、プルアップ用トランジスタＴ７は、一定時間ｔ１オフからオンとなる。この時、第１ヒューズ回路Ｆ１の第２及び第３プログラム用トランジスタＴ１２，Ｔ１３、トランスファーゲート回路ＴＦはオンとなる。

そして、同様に、接続点（ノードＮｚ）のノード電圧Ｖｎｚは、プルアップ用トランジスタＴ７がオフするまで、Ｌレベルから切断判定電圧Ｖｒｅｆを超えてＨレベルに向かって上昇し、Ｌレベルの通電信号ＡＰが第１プログラム用トランジスタＴ１１に出力される。

このとき、第２及び第３プログラム用トランジスタＴ１２，Ｔ１３がオンであるため、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされることによって、第１電気ヒューズｅｆ１は通電される。また、第１ヒューズ回路Ｆ１のトランスファーゲート回路ＴＦがオン状態にあるため、第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加され、ノード電圧Ｖｎｚに反映される。

この状態において、第１電気ヒューズｅｆ１が先のプログラムにおいて、完全に切断されていて第１電気ヒューズｅｆ１の抵抗値が予め定めた高抵抗値になっている場合、プルアップ用トランジスタＴ７がオフすると、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）は切断判定電圧Ｖｒｅｆ以下となる。

その結果、コンパレータ３８はＨレベルの通電信号ＡＰを直ちに出力し、第１電気ヒューズｅｆ１への通電を直ちに終了する。
ところで、この状態において、第１電気ヒューズｅｆ１が先のプログラムにおいて、完全に切断さたにもかかわらず、グローバック等によって第１電気ヒューズｅｆ１の抵抗値が予め定めた高抵抗値よりは小さいけれども切断時の抵抗値より大きくなっている場合がある。この場合、プルアップ用トランジスタＴ７がオフしても、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）は切断判定電圧Ｖｒｅｆ以下にならない。

従って、この時点では、コンパレータ３８は、Ｌレベルの通電信号ＡＰを第１プログラム用トランジスタＴ１１に出力し続ける。その結果、第１電気ヒューズｅｆ１は通電される。

そして、第１電気ヒューズｅｆ１の通電が進み、それに従い第１電気ヒューズｅｆ１の抵抗値が高くなるとともに、その抵抗値と相対して第２ノードＮ２のノード電圧Ｖｎ２が低下する。やがて、通電が進み、第１電気ヒューズｅｆ１の抵抗値が予め定めた高抵抗値になって、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）が切断判定電圧Ｖｒｅｆまで低下すると、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。即ち、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失する前に、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。

そして、第１プログラム用トランジスタＴ１１はオフされ、第１電気ヒューズｅｆ１は、Ｈレベルの第１ラッチデータＦＤ１に基づいて再溶断（切断）される。
つまり、グローバック等によって抵抗値が予め定めた高抵抗値よりは小さいけれども切断時の抵抗値より大きくなっている第１電気ヒューズｅｆ１について、再度、溶断することができる。

これによって、当初溶断した第１電気ヒューズｅｆ１が、グローバック等によって抵抗値が予め定めた高抵抗値より大きくなることを未然に防止することができる。
しかも、ラッチ回路２５がその時にラッチした第１ラッチデータＦＤ１に基づいて第１電気ヒューズｅｆ１を再切断するかどうかを判断し、Ｈレベルの第１ラッチデータＦＤ１のとき、第１電気ヒューズｅｆ１を再切断するようにした。従って、新たに外部装置を使って再度プログラムモードにして外部装置からの第１データ信号ＤＷ１に基づいて第１電気ヒューズｅｆ１を溶断させることはない。

また、第１電気ヒューズｅｆ１を第１ラッチデータＦＤ１に基づいて再溶断（切断）する際、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）が切断判定電圧Ｖｒｅｆまで低下した時、再溶断を終了するようにした。従って、その時の第１電気ヒューズｅｆ１の抵抗値に応じて、第１電気ヒューズｅｆ１の通電時間が制御され、無駄な消費電力の消費を抑えることがでる。また、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの抵抗値を常に一定の値にする維持することができる。

次に上記のように構成したヒューズプログラム回路１２の動作について説明する。
（プログラムモード）
ここで、説明の便宜上、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１を溶断しないで、第２ヒューズ回路Ｆ２の第２電気ヒューズｅｆ２を溶断する場合について説明する。

いま、外部装置から、ヒューズプログラム回路１２の各ヒューズ回路Ｆ１〜Ｆｎの電気ヒューズｅｆ１〜ｅｆｎへのプログラムが行われるべく、Ｌレベルのプログラムモード信号ＸＰＧがヒューズプログラム回路１２に出力される。

続いて、選択信号生成回路２０から第１〜第ｎヒューズ回路Ｆ１〜Ｆｎをそれぞれ選択するＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが順次出力される。
また、順次出力される第１〜第ｎ選択信号ＷＴ１〜ＷＴｎに同期して、外部装置から各ヒューズ回路Ｆ１〜Ｆｎの電気ヒューズｅｆ１〜ｅｆｎをプログラムするためのＬレベル又はＨレベルの第１〜第ｎデータ信号ＤＷ１〜ＤＷｎが対応するヒューズ回路Ｆ１〜Ｆｎにそれぞれ順次出力される。

そして、第１ヒューズ回路Ｆ１に第１電気ヒューズｅｆ１を溶断させないＬレベルの第１データ信号ＤＷ１が第１選択信号ＷＴ１と同期して入力されると、第１ヒューズ回路Ｆ１の第２〜第３プログラム用トランジスタＴ１２〜Ｔ１３はＬレベルの第１データ信号ＤＷ１に基づいてオフ状態となる。

従って、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされているが、第１電気ヒューズｅｆ１には電流が流れず、第１電気ヒューズｅｆ１は溶断されない。

やがて、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失すると、第１ヒューズ回路Ｆ１の第１〜第３プログラム用トランジスタＴ１１〜Ｔ１３はオフし、第１ヒューズ回路Ｆ１のＬレベルの第１データ信号ＤＷ１に基づくプログラムは終了する。

続いて、第２ヒューズ回路Ｆ２に第２電気ヒューズｅｆ２を溶断さるＨレベルの第２データ信号ＤＷ２が第２選択信号ＷＴ２と同期して入力されると、第２ヒューズ回路Ｆ２の第２〜第３プログラム用トランジスタＴ１２〜Ｔ１３はＨレベルの第２データ信号ＤＷ２に基づいてオン状態となる。

従って、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされることによって、第２電気ヒューズｅｆ２は通電される。このとき、第２ヒューズ回路Ｆ２のトランスファーゲート回路ＴＦがオン状態にあるため、第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加され、ノード電圧Ｖｎｚに反映される。

そして、第２電気ヒューズｅｆ２の通電が進み、それに従い第２電気ヒューズｅｆ２が溶断されて第２ノードＮ２のノード電圧Ｖｎ２が切断判定電圧Ｖｒｅｆまで低下すると、コンパレータ３８は、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失する前に、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。

そして、第１プログラム用トランジスタＴ１１はオフされ、第２ヒューズ回路Ｆ２のＨレベルの第２データ信号ＤＷ２に基づくプログラムは終了する。
以後、同様にして、他のヒューズ回路についてもプログラムが行われる。
（再切断モード）
次に、再切断モードの作用について説明する。

ここで、説明の便宜上、上記プログラムモードで、第１ヒューズ回路Ｆ１の第１電気ヒューズｅｆ１を溶断しないで、第２ヒューズ回路Ｆ２の第２電気ヒューズｅｆ２を溶断した場合であって、該半導体集積回路装置１０に対してパワーオンリセット信号が入力されて、切断された各ヒューズについて再切断する場合について説明する。

いま、半導体集積回路装置１０にパワーオンリセット信号が入力され、半導体集積回路装置１０の内部回路１１からヒューズプログラム回路１２の各ヒューズ回路Ｆ１〜Ｆｎの切断された電気ヒューズｅｆ１〜ｅｆｎに対して再切断を行うべく、Ｈレベルのプログラムモード信号ＸＰＧが内部回路１１からヒューズプログラム回路１２に出力される。

なお、Ｈレベルのプログラムモード信号ＸＰＧがヒューズプログラム回路１２に出力される前に、内部回路１１からリード信号ＲＤに基づいて、各ヒューズ回路Ｆ１〜Ｆｎのラッチ回路２５には、先のプログラムモードによって切断されているかどうかの第１〜第ｎラッチデータＦＤ１〜ＦＤｎがラッチされている。従って、この場合、第１ヒューズ回路Ｆ１のラッチ回路２５には、Ｌレベルの第１ラッチデータＦＤ１が、第２ヒューズ回路Ｆ２のラッチ回路２５には、Ｈレベルの第２ラッチデータＦＤ２が、それぞれラッチされそれぞれの切換回路３０に出力されている。

この状態から、選択信号生成回路２０から第１〜第ｎヒューズ回路Ｆ１〜Ｆｎをそれぞれ選択するＨレベルの第１〜第ｎ選択信号ＷＴ１〜ＷＴｎが順次出力される。
そして、ラッチ回路２５から第１ヒューズ回路Ｆ１の切換回路３０に第１電気ヒューズｅｆ１が溶断されてないＬレベルの第１ラッチデータＦＤ１が第１選択信号ＷＴ１と同期して入力されると、第１ヒューズ回路Ｆ１の第２〜第３プログラム用トランジスタＴ１２〜Ｔ１３はＬレベルの第１データ信号ＤＷ１に基づいてオフ状態となる。

この時、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされているが、第１電気ヒューズｅｆ１には電流が流れず、第１電気ヒューズｅｆ１は溶断されない。

やがて、Ｈレベルの第１選択信号ＷＴ１がＬレベルに消失すると、第１ヒューズ回路Ｆ１の第１〜第３プログラム用トランジスタＴ１１〜Ｔ１３はオフし、第１ヒューズ回路Ｆ１に設けたラッチ回路２５のＬレベルの第１ラッチデータＦＤ１に基づく再切断は終了する。

続いて、第２ヒューズ回路Ｆ２に第２選択信号ＷＴ２が入力されると、第２ヒューズ回路Ｆ２の第２〜第３プログラム用トランジスタＴ１２〜Ｔ１３は、第２ヒューズ回路Ｆ２のラッチ回路２５のラッチするＨレベルの第２ラッチデータＦＤ２に基づいてオン状態となる。

そして、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされることによって、第２電気ヒューズｅｆ２は通電される。このとき、第２ヒューズ回路Ｆ２のトランスファーゲート回路ＴＦがオン状態にあるため、第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加され、ノード電圧Ｖｎｚに反映される。

そして、同様に、接続点（ノードＮｚ）のノード電圧Ｖｎｚは、プルアップ用トランジスタＴ７がオフするまで、Ｌレベルから切断判定電圧Ｖｒｅｆを超えてＨレベルに向かって上昇し、Ｌレベルの通電信号ＡＰが第１プログラム用トランジスタＴ１１に出力される。

このとき、第２及び第３プログラム用トランジスタＴ１２，Ｔ１３がオンであるため、第１プログラム用トランジスタＴ１１がＬレベルの通電信号ＡＰにてオンされることによって、第１電気ヒューズｅｆ１は通電される。また、第１ヒューズ回路Ｆ１のトランスファーゲート回路ＴＦがオン状態にあるため、第２ノードＮ２のノード電圧Ｖｎ２が接続点（ノードＮｚ）に印加され、ノード電圧Ｖｎｚに反映される。

この状態において、第２電気ヒューズｅｆ２が先のプログラムにおいて、完全に切断されていて第２電気ヒューズｅｆ２の抵抗値が予め定めた高抵抗値になっている場合、プルアップ用トランジスタＴ７がオフすると、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）は切断判定電圧Ｖｒｅｆ以下となる。

その結果、コンパレータ３８はＨレベルの通電信号ＡＰを直ちに出力し、第２電気ヒューズｅｆ２への通電を直ちに終了する。
ここで、第２電気ヒューズｅｆ２が先のプログラムにおいて、完全に切断さたにもかかわらず、グローバック等によって第２電気ヒューズｅｆ２の抵抗値が予め定めた高抵抗値よりは小さいけれども切断時の抵抗値より大きくなっている場合がある。この場合、プルアップ用トランジスタＴ７がオフしても、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）は、図１１に示すように、切断判定電圧Ｖｒｅｆ以下にならない。

従って、この時点では、コンパレータ３８は、Ｌレベルの通電信号ＡＰを第１プログラム用トランジスタＴ１１に出力し続ける。その結果、第２電気ヒューズｅｆ２は通電される。

そして、第２電気ヒューズｅｆ２の通電が進み、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）が切断判定電圧Ｖｒｅｆまで低下すると、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。即ち、Ｈレベルの第２選択信号ＷＴ２がＬレベルに消失する前に、コンパレータ３８はＨレベルの通電信号ＡＰを出力する。

そして、第１プログラム用トランジスタＴ１１はオフされ、第２電気ヒューズｅｆ２は、Ｈレベルの第２ラッチデータＦＤ２に基づいて再溶断（切断）される。
つまり、グローバック等によって抵抗値が予め定めた高抵抗値よりは小さいけれども切断時の抵抗値より大きくなっている第２電気ヒューズｅｆ２について、再度、溶断することができる。

これによって、当初溶断した第２電気ヒューズｅｆ２が、グローバック等によって抵抗値が予め定めた高抵抗値より大きくなることを未然に防止することができる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。

（１）本実施形態によれば、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎが溶断された後に、グローバック等によって抵抗値が予め定めた高抵抗値よりは小さいけれども切断時の抵抗値より大きくなっても、パワーオンリセットするごとに、再度、溶断することができる。

これによって、当初溶断した電気ヒューズが、グローバック等によって抵抗値が予め定めた高抵抗値より大きくなることを未然に防止することができる。
（２）しかも、本実施形態によれば、ラッチ回路２５がその時にラッチした第１〜第ｎラッチデータＦＤ１〜ＦＤｎに基づいて第１電気ヒューズｅｆ１〜ｅｆｎを再切断するかどうかを判断し、第１〜第ｎラッチデータＦＤ１〜ＦＤｎがＨレベルのとき、第１〜第ｎラッチデータＦＤ１〜ＦＤｎを再切断するようにした。従って、新たに外部装置を使って再度プログラムモードにして、新たに外部装置を使って第１〜第ｎラッチデータＦＤ１〜ＦＤｎに基づいて第１電気ヒューズｅｆ１を溶断させることはない。

（３）また、本実施形態によれば、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎを第１〜第ｎラッチデータＦＤ１〜ＦＤｎに基づいて再溶断（再切断）する際、第２ノードＮ２のノード電圧Ｖｎ２（ノード電圧Ｖｎｚ）が切断判定電圧Ｖｒｅｆまで低下した時、再溶断を終了するようにした。従って、その時の第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの抵抗値に応じて、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの通電時間がそれぞれ制御され、無駄な消費電力の消費を抑えることがでる。また、第１〜第ｎ電気ヒューズｅｆ１〜ｅｆｎの抵抗値を常に一定の値にする維持することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
上記実施の形態は、以下の態様で実施してもよい。

○上記実施形態では、半導体集積回路装置１０について、パワーオンリセット信号を入力する毎に、ヒューズプログラム回路１２を再切断モードにするようにした。これを、パワーオンリセット信号を予め定めた回数入力するたび毎に、再切断モードにするようにしてもよい。また、予め定めた時間経過する毎に、自動的に再切断モードにするようにしてもよい。

○上記実施形態では、再切断モードの時、半導体集積回路装置１０の内部回路１１からヒューズプログラム回路１２にＨレベルのプログラムモード信号ＸＰＧを出力したが、ヒューズプログラム回路１２内でプログラムモード信号ＸＰＧを生成してもよい。

○上記実施形態では、再切断モードの時、半導体集積回路装置１０の内部回路１１からヒューズプログラム回路１２に第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを出力したが、ヒューズプログラム回路１２内でプ第１〜第ｎ選択信号ＷＴ１〜ＷＴｎを生成してもよい。

○上記実施形態では、再切断モードの時、半導体集積回路装置１０の内部回路１１からヒューズプログラム回路１２にリード信号ＲＤを出力したが、ヒューズプログラム回路１２内でリード信号ＲＤを生成してもよい。

１０ 半導体集積回路装置
１１ 内部回路
１２ ヒューズプログラム回路
１３ 電流リミッタ回路
１４ 切断回路
１５ 定電流源回路
２０ 選択信号生成回路
２１，４６ ノア回路
２２〜２４，２６，２７，３５，３６，３９，４１〜４５ インバータ回路
２５ ラッチ回路
２８，３１〜３４ ナンド回路
３０ 切換回路
３８ コンパレータ
４０ トリガー信号生成回路
４７ 遅延回路
Ｆ１〜Ｆｎ 第１〜第ｎヒューズ回路
ｅｆ１〜ｅｆｎ 第１〜第ｎ電気ヒューズ
Ｔ１〜Ｔ４ 第１〜第４リード用トランジスタ
Ｔ１１〜Ｔ１４ 第１〜第４プログラム用トランジスタ
ＴＦ トランスファーゲート回路
ＡＰ 通電信号
ＤＷ１〜ＤＷｎ 第１〜第ｎデータ信号
ＦＤ１〜ＦＤｎ 第１〜第ｎラッチデータ
ＲＤ リード信号
ＷＴ１〜ＷＴｎ 第１〜第ｎ選択信号
ＸＰＧ プログラムモード信号
Ｖｎ２，Ｖｎｚ ノード電圧
Ｖｒｅｆ 切断判定電圧

Claims (5)

1. 電流を流すことによって溶断し切断される電気ヒューズと前記電気ヒューズの切断の有無をラッチデータとしてラッチするラッチ回路を含むヒューズ回路を複数有したヒューズプログラム回路のヒューズ再切断方法であって、
   前記ヒューズ回路中の電気ヒューズについて、前記ラッチ回路がラッチしたラッチデータが、該電気ヒューズが切断されているラッチデータである時、該電気ヒューズを通電させるようにしたことを特徴とするヒューズプログラム回路のヒューズ再切断方法。
2. 請求項１に記載のヒューズプログラム回路のヒューズ再切断方法において、
   前記電気ヒューズを通電する通電時間は、その時の前記電気ヒューズの抵抗値によって変更し、前記電気ヒューズの抵抗値が予め定めた高抵抗値になるまで通電させることを特徴とするヒューズプログラム回路のヒューズ再切断方法。
3. 電流を流すことによって溶断し切断される電気ヒューズと前記電気ヒューズの切断の有無をラッチデータとしてラッチするラッチ回路を含むヒューズ回路を複数有したヒューズプログラム回路であって、
   前記各ヒューズ回路が個々に選択されるごとに、前記選択されたヒューズ回路のラッチ回路のラッチデータを入力し、前記ラッチデータが、該電気ヒューズが切断されているラッチデータである時、該電気ヒューズの抵抗値に応じた時間だけ該電気ヒューズを通電させる通電信号を出力する切断回路を設けたことを特徴とするヒューズプログラム回路。
4. 請求項３に記載のヒューズプログラム回路において、
   前記切断回路は、通電される前記電気ヒューズの抵抗値が通電により予め定めた高抵抗値になったとき、前記通電信号を消失させることを特徴とするヒューズプログラム回路。
5. 請求項４に記載のヒューズプログラム回路において、
   前記切断回路は、前記電気ヒューズの抵抗値に相対して変動するノード電圧と予め定めた切断判定電圧とを入力し、両電圧を比較するコンパレータを有し、前記コンパレータは、前記電気ヒューズが通電により抵抗値が大きくなり前記ノード電圧が前記切断判定電圧より高くなったとき、前記通電信号を消失させることを特徴とするヒューズプログラム回路。

Images