JP2011023529A - 固体撮像素子およびカメラ - Google Patents

Abstract

【課題】固体撮像素子の信号出力部およびバイアス電圧発生回路を構成するＭＯＳトランジスタにおいてホットエレクトロンによる発光現象が発生し、それによりシェーディングと呼ばれる画像劣化が引き起こされる。シェーディングによる画像劣化を抑制して高画質を実現するために、ホットエレクトロンによる発光現象を抑制することが求められている。
【解決手段】固体撮像素子の周辺回路における信号出力部およびバイアス電圧発生回路を構成するＭＯＳトランジスタの半導体表面に形成された絶縁膜のうちゲート電極で覆われた部分であるゲート絶縁膜について、ドレイン側端部を含む一部の膜厚を、それ以外の部分における膜厚よりも厚膜化することにより、ドレインジャンクション部分の電界を緩和し、ホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を抑制する。
【選択図】図４

Description

本発明は、フォトダイオード等の光電変換部（光電変換素子）を行列状に配した固体撮像素子、特にホットエレクトロンによる発光現象を抑制して画質の向上を図る技術に関する。

上記固体撮像素子は、デジタルスチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）の撮像素子として、広く一般に用いられている。また、携帯電話に代表される携帯端末装置においても、カメラ機能を付加することが求められており、固体撮像素子の需要は近年益々拡大している。
しかし、固体撮像素子は、受光していない状態であっても、画像が局所的に白くなるシェーディングと呼ばれる現象が発生することがあり、それが画質劣化を引き起こすために問題となっている。（特許文献１、特許文献２）
シェーディングを引き起こす原因のひとつに、ホットエレクトロンによる発光現象がある。

固体撮像素子は一般に、光電変換素子を行列状に配置した撮像領域と、当該撮像領域周辺に配置された周辺回路とを基板上に備えた構成をしている。前記周辺回路にはＭＯＳトランジスタ（ＭＯＳＦＥＴ）が含まれており、ＭＯＳトランジスタは、半導体層と、当該半導体層に形成されるソースおよびドレインと、前記半導体層上に形成される絶縁膜と、前記ソースおよびドレインに挟まれるチャネル上に前記絶縁膜を介して設けられるゲート電極とを備えている。

ホットエレクトロンによる発光現象とは、ソースからドレインに向かって移動してきた電子がドレイン近傍の高電界により加速され、衝突電離やアバランシェ増倍を起こし、それにより発生した高エネルギーの電子―正孔対が再結合する際に発光する現象である。ホットエレクトロンによる発光現象が前記撮像領域周辺で発生すると、発光による光を光電変換素子が受光して、シェーディング発生の原因となる。

上記ドレイン近傍の高電界を緩和する方法として、一般にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｕｓｅｄ Ｄｒａｉｎ：2重拡散ドレイン）構造が用いられている。これは、Ｎ型とＰ型不純物の濃度分布の勾配が急なほど強い電界が発生しやすいことから、ドレインジャンクション部分の不純物の濃度分布を緩やかにして、当該箇所の電界を緩和することによるものである。

また、特許文献３には、上記ＬＤＤ構造やＤＤＤ構造に加えて、ゲート電極のドレイン側端部近傍の絶縁膜を厚膜化してゲート電界緩和効果をより高める構成が開示されている。

特開２００３−２８３９２９号公報 特開平４−２９１５８１号公報 特開２００１−２５０９４１号公報

しかしながら、特許文献３に開示されている構成では、厚膜化する絶縁膜の部分は、ドレイン側ＰＮジャンクションのソース側侵入先端部（ドレイン拡散領域とチャネルとの接合部であり、ゲート電極のドレイン側端部よりもソース側に侵入している）よりもドレイン側にある電界最大点からゲート電極のドレイン側端部までの間である。即ち、厚膜化されるのは、ソース側侵入先端部よりもドレイン側の部分であり、当該ソース側侵入先端部よりもソース側の部分の電界に対しての緩和効果はほとんど無い。電子はソースからドレインへと移動してくるため、上記構成では、ホットエレクトロンによる衝突電離やアバランシェ増倍の発生抑制効果が十分得られない。

特許文献３に開示されている構成は、ホットエレクトロンの発生自体の抑制や、ホットエレクトロンによって引き起こされる衝突電離やアバランシェ増倍を抑制するのではなく、むしろ、発生したホットエレクトロンがゲート絶縁膜に引き込まれて注入されるのを抑制するものであり、ホットエレクトロンによる発光現象の抑制という観点からは十分な効果が期待出来ない。

本発明の目的は、上記事情に鑑みてなされたものであって、ホットエレクトロンによる発光現象を抑制してシェーディングによる画質劣化を低減し良好な画質を実現する固体撮像素子を提供することにある。

上記の目的を達成するため、本発明に係る固体撮像素子は、行列状に配置された複数の光電変換部を有する撮像領域と、前記撮像領域の周辺に配置された周辺回路とを基板上に備えた固体撮像素子であって、前記周辺回路は、少なくとも１つのＭＯＳトランジスタを含み、前記ＭＯＳトランジスタは、半導体層と、当該半導体層に形成されるソースおよびドレインと、前記半導体層上に形成される絶縁膜と、前記ソースおよびドレインに挟まれるチャネル上に前記絶縁膜を介して設けられるゲート電極とからなり、前記絶縁膜のうち、前記ゲート電極により覆われてた部分であるゲート絶縁膜は、当該ゲート絶縁膜のドレイン側端部を含む第１領域と、前記第１領域のソース側に隣接する第２領域とを含み、前記第１領域と前記第２領域との境界は、前記チャネルと前記ドレインとの境界よりも前記ソース側に存し、前記ゲート絶縁膜の膜厚は、前記第１領域の方が、前記第２領域よりも厚いことを特徴とする。

上記構成により、周辺回路のＭＯＳトランジスタにおけるドレイン近傍の電界強度を緩和して、ソースからドレインへと移動する電子の電界による加速を抑制することにより、衝突電離やアバランシェ増倍の発生およびその結果生じるホットエレクトロンによる発光現象を抑制し、シェーディングによる画像劣化を低減することができる。
前記ゲート絶縁膜は、さらに、当該ゲート絶縁膜のソース側の端部を含み前記第２領域５８２に隣接する第３領域を備え、前記ゲート絶縁膜の膜厚は、前記第３領域のほうが、前記第２領域５８２よりも厚くてもよい。

これにより、上記と同様に、ホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
また、前記周辺回路は、前記光電変換部からの信号を受けて出力する出力回路および、前記光電変換部および前記出力回路にバイアス電圧を供給するバイアス電圧発生回路を含み、前記出力回路または前記バイアス電圧発生回路は、少なくとも１つの前記ＭＯＳトランジスタを含んでもよい。

これにより、固体撮像素子においてホットエレクトロンによる発光レベルが高い部位である出力回路やバイアス電圧発生回路に含まれるＭＯＳトランジスタにおけるホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
ここで、前記第１領域５８１の長さは、前記チャネル長の５０％以下であってもよい。

これにより、厚膜化する部分が大きくなることによるＭＯＳトランジスタの相互コンダクタンスの低下および、その結果として生じる周波数特性の必要以上の低下を防ぎつつ、ホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
さらに、前記第１領域と前記第３領域の長さの合計は、前記チャネル長の５０％以下であってもよい。

これにより、上記と同様に、必要以上の周波数特性の低下を防ぎつつ、ホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
ここで、さらに、前記第１領域の前記チャネル長方向の長さは、ゲート−ドレイン間電圧が３Ｖ〜５Ｖの電圧条件下においては、０．３μｍ以上であってもよい。

これにより、ＭＯＳトランジスタにおけるドレイン近傍の電界強度を十分に緩和することが出来、ホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
またここで、前記出力回路は、駆動トランジスタと電流源トランジスタとを含むソースフォロア回路を少なくとも１段有し、前記ＭＯＳトランジスタは、初段のソースフォロア回路における電流源トランジスタであってもよい。

これにより、出力回路においてホットエレクトロンによる発光レベルが最も高い初段のソースフォロア回路の電流源トランジスタにおけるホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
さらにここで、前記出力回路は、２段以上のソースフォロア回路を有し、前記ＭＯＳトランジスタは、最終段のソースフォロア回路における駆動トランジスタであってもよい。

これにより、２段以上のソースフォロア回路を有する出力回路においてホットエレクトロンによる発光レベルが２番目に高い最終段のソースフォロア回路の駆動トランジスタにおけるホットエレクトロンによる発光現象を抑制して、シェーディングによる画像劣化を低減することができる。
また、本発明を上記の特徴を備える固体撮像素子を用いたカメラとすることもできる。この場合においても、上記と同様の効果が得られる。

本発明の実施の形態に係る固体撮像素子を備えた撮像機器の全体構成を示す概略図である。 本発明の実施の形態に係る固体撮像素子を備えた撮像機器の一部の構成を示す概略図である。 本発明の実施の形態１および２に係る内部信号出力部および外部信号出力部の概略構成を示す回路図である。 本発明の実施の形態１に係るＭＯＳトランジスタの形状および概略構成を示す断面図である。 は、従来のＭＯＳトランジスタにおけるドレイン近傍の電界分布および電界強度を示す模式図であり、（ａ）は、ドレイン近傍の電界分布を模式的に示す図であり、（ｂ）は、（ａ）のＡ−Ａ’間における電界強度を模式的に示したグラフである。 は、本発明の実施の形態１におけるＭＯＳトランジスタのドレイン近傍の電界分布および電界強度を示す模式図であり、（ａ）は、ドレイン近傍の電界分布を模式的に示す図であり、（ｂ）は、（ａ）のＡ−Ａ’間における電界強度を模式的に示したグラフである。 本発明の実施の形態１におけるＭＯＳトランジスタの製造工程を示す概略図である。 本発明の実施の形態２に係るＭＯＳトランジスタの形状および概略構成を示す断面図である。 本発明の実施の形態２におけるＭＯＳトランジスタの製造工程を示す概略図である。 本発明の実施の形態３におけるバイアス電圧発生回路の概略構成を示す回路図である。 本発明の実施の形態における固体撮像素子を備えた撮像機器の外観を示す斜視図であり、（ａ）はデジタルスチルカメラ（ＤＳＣ）の外観斜視図であり、（ｂ）はデジタルビデオカメラ（ＤＶＣ）の外観斜視図である。

以下、本発明に係る固体撮像素子の実施の形態を、図面に基づいて説明する。
＜実施の形態１＞
（１−１．撮像機器および固体撮像素子の構成）
図１は、本発明の実施の形態１に係る固体撮像素子１０が適用されるビデオカメラやデジタルスチルカメラなどの撮像機器６００の概略構成を示す図であり、図１１は撮像機器６００の外観斜視図である。固体撮像素子１０は、図１に示すように、撮像機器６００に内蔵されており、メカニカルシャッタ６０２を通ってレンズ６０１により結像された被写体像を光電変換して得られた画像情報を外部インターフェイス部６０３を介して出力する。詳しくは以下に説明する。

図２は、図１の撮像機器６００から、固体撮像素子１０およびその周辺部を抜き出してその概略構成を示した図である。固体撮像素子１０は、半導体基板上に配置された撮像領域１８およびその周辺に配置された周辺回路１５より成る。撮像領域１８は、行列状に配置された複数の光電変換部（フォトダイオード）１１、複数の垂直転送部１２、および１つの水平転送部１３等を備える。周辺回路１５は、出力アンプ部１７、内部信号出力部１４、およびバイアス電圧発生回路１６等を含む。

レンズ６０１（図１参照）により結像された被写体像は、上記固体撮像素子１０における撮像領域１８に投射され、当該撮像領域１８における各フォトダイオード１１で光電変換されて信号電荷を発生させる。発生した信号電荷は、前記複数の垂直転送部１２および前記１個の水平転送部１３により所定の順序で前記出力アンプ部１７へと転送される。
前記出力アンプ部１７は、転送された信号電荷を信号電圧に変換するため一旦信号電荷を蓄積するものであり、例えば、フローティング・ディフュージョン・アンプ（ＦＤアンプ）が用いられる。

上記信号電圧は前記出力アンプ部１７から内部信号出力部１４へと出力され、当該内部信号出力部１４において増幅されて外部信号出力部２０へと出力される。出力された信号電圧は、外部信号出力部２０においてインピーダンス変換によりさらに増幅された後、信号処理部３０へと出力される。
バイアス電圧発生回路１６は、前記撮像領域１８および前記内部信号出力部１４にバイアス電圧を供給する。

前記信号処理部３０は、駆動部４０に駆動指示を与える機能と、外部信号出力部２０から出力される信号電圧を処理する機能を備え、信号電圧を処理して生成した画像情報を外部インターフェイス部６０３へと出力する。
駆動部４０は、前記信号処理部３０からの駆動指示に基づいて、前記固体撮像素子１０を駆動する。

なお、上記固体撮像素子１０は、１個の水平転送部１３を備える構成としたが、水平転送部を複数備える構成としても良い。
図３は、内部信号出力部１４および外部信号出力部２０の回路構成を示す概略図である。内部信号出力部１４は、３段のソースフォロア回路を備え、当該ソースフォロア回路の最終段の電流源トランジスタは、外部信号出力部２０に備えられた構成となっている。

内部信号出力部１４において、Ｍ１、Ｍ３、Ｍ５が駆動トランジスタであり、Ｍ２、Ｍ４が駆動トランジスタＭ１、Ｍ３を動作させる為の定電流源としての電流源トランジスタを成している。また、各駆動トランジスタＭ１、Ｍ３、Ｍ５のドレインは電源端子ＶＤＤに接続されている。また、電流源トランジスタＭ２、Ｍ４のゲートは電源端子ＶＬＧから供給される一定電圧によりバイアスされ、電流源トランジスタＭ２、Ｍ４のソースは、それぞれ抵抗素子Ｒｓｓを介してグラウンド端子に接続されている。電源端子ＶＤＤには、出力アンプ部１７をリセットするのに十分な大きさの電圧が印加されている。

また、外部信号出力部２０は、定電流源回路部２１、最終段バッファ部２２から構成される。定電流源回路部２１は、本実施の形態では接合電界効果トランジスタ（ＪＦＥＴ）Ｊ１、抵抗素子Ｒ４から構成されている。定電流源回路部２１と内部信号出力部１４の最終段の駆動トランジスタＭ５とを合わせてソースフォロア回路が形成される。外部信号出力部２０と固体撮像素子１０とは、異なる半導体基板上に形成されている。

また、最終段バッファ部２２は、固体撮像素子１０内部の内部信号出力部１４と定電流源回路部２１からの信号電圧をインピーダンス変換により増幅し出力するバッファ回路であり、バッファトランジスタＱ１、抵抗素子Ｒ１、Ｒ２から構成される。
また、接合電界効果トランジスタＪ１のゲート電極はグラウンド端子に接続されており、ソース電極は抵抗素子Ｒ４を介してグラウンド端子に接続されている。

（１−２．ＭＯＳトランジスタの構成）
図４は、本実施の形態に係る固体撮像素子１０の内部信号出力部１４を構成するＭＯＳトランジスタ５０の構造を示す断面図である。Ｎ型基板５５上に形成されたＰ型導電型ウェル５６上に、ゲート絶縁膜５８を介してゲート電極５７が設けられている。前記Ｐ型導電型ウェル５６中において、ゲート電極５７を挟む両側にはドレイン５１とソース５２が形成されている。前記ドレイン５１は、ドレイン拡散電極領域５１１と、当該ドレイン拡散電極領域５１１のゲート電極側（ソース側）に隣接して形成されているドレイン側低濃度領域５１２により構成されている。ソース５２は、ソース拡散電極領域５２１と、当該ソース拡散電極領域５２１のゲート電極側（ドレイン側）に隣接して形成されているソース側低濃度領域５２２により構成されている。上記のように、ＭＯＳトランジスタ５０は、ドレイン５１およびソース５２がそれぞれ不純物濃度の異なる２つの領域から構成されたＬＤＤ構造を有している。

なお、前記Ｐ型導電型ウェル５６、ドレイン５１、およびソース５２上に形成されている絶縁膜のうち、ゲート電極５７により覆われている部分のみをゲート絶縁膜５８と呼ぶ。
また、ドレイン側低濃度領域５１２およびソース側低濃度領域５２２のゲート電極下への拡散広がりは、寄生容量を可能な限り低減するために、非常に小さくなっており、全チャネル長Ｌはゲート電極５７の長さと略等しいと見なすことが出来る。

ゲート絶縁膜５８は、当該ゲート絶縁膜５８のドレイン側端部を含む第１領域５８１と、当該第１領域５８１のソース側に隣接する第２領域５８２とを含み、前記第１領域５８１の膜厚Ｔｏｘ２は、前記第２領域５８２の膜厚Ｔｏｘ１よりも厚く構成されている。ここで、前記第１領域５８１と第２領域５８２との領域境界８は、Ｐ型導電型ウェル５６上部のドレイン側低濃度領域５１２とソース側低濃度領域５２２とに挟まれた領域であるチャネル５９と、ドレイン側低濃度領域５１２との接合部分であるチャネル−ドレイン接合部７よりもソース５２側に存在する。

なお、第１領域５８１の長さは、ドレイン側低濃度領域５１２のゲート電極５７のドレイン側端部からソース５２側への拡散広がりとは無関係に設定することができる。
上記の構成により、ゲート電極５７とドレイン５１との実効的な距離が厚膜化した膜厚の分だけ離れることによって、ドレイン５１近傍の高電界が緩和され、内部信号出力部１４においてホットエレクトロンによる発光現象が抑制され、その結果、シェーディングによる画像劣化を低減することができる。

図５は、ゲート絶縁膜５８の膜厚が一定である従来のＭＯＳトランジスタにおけるチャネル−ドレイン接合部７近傍の電界分布および電界強度を示す模式図である。図５（ａ）は、電界分布の様子を表す模式図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ’間の電界強度を表したグラフ（曲線Ｍ）である。図５（ａ）,（ｂ）より窺えるように、チャネル−ドレイン接合部７に近接した領域において、当該チャネル−ドレイン接合部７よりも若干ソース側に電界の最も強い領域が存在する。
図６は、本実施の形態に係るＭＯＳトランジスタ５０におけるドレイン近傍、特にチャネル−ドレイン接合部７近傍の電界分布および電界強度を示す模式図である。図６（ａ）は、電界分布の様子を表す模式図であり、図６（ｂ）は、図６（ａ）におけるＡ−Ａ’間の電界強度を表したグラフである。なお、実線で示された曲線Ｎは本実施の形態に係るＭＯＳトランジスタ５０における電界強度を示すグラフであり、破線で表示された曲線Ｍは、図５（ｂ）の従来のＭＯＳトランジスタにおける電界強度を示すグラフである。図６（ｂ）より窺えるように、曲線Ｎのピークは曲線Ｍのピークよりも低くなっており、第１領域５８１を厚膜化した本実施の形態に係るＭＯＳトランジスタ５０では、チャネル−ドレイン接合部７近傍の電界強度が緩和されている。これにより、ホットエレクトロンによる発光現象が抑制され、シェーディングによる画質劣化を低減することができる。

なお、本願発明者らの研究により、ホットエレクトロンによる発光レベルは、内部信号出力部１４（図３参照）の初段ソースフォロア回路における電流源トランジスタＭ２が最も高く、次いで最終段ソースフォロア回路における駆動トランジスタＭ５が高いことが判明した。従って、少なくともこれら、Ｍ２およびＭ５の一方または両方に、本実施の形態のＭＯＳトランジスタ５０を用いると、ホットエレクトロンによる発光現象の抑制に対して効果を得ることが出来る。なお、Ｍ２、Ｍ５に次いでホットエレクトロンによる発光レベルが高いのはＭ４であることから、Ｍ２、Ｍ５に加え、Ｍ４のＭＯＳトランジスタについてもＭＯＳトランジスタ５０を用いると、ホットエレクトロンによる発光現象の抑制に関してはより効果的である。なお、内部信号出力部１４を構成するＭＯＳトランジスタ全てにＭＯＳトランジスタ５０を用いてもよいことは勿論である。

また一般に、信号出力部の周波数特性は、信号出力部に用いられるＭＯＳトランジスタの相互コンダクタンスｇｍの大きさに比例し、ＭＯＳトランジスタの相互コンダクタンスｇｍは数１の式で表される。

チャネル幅（ソース−ドレイン方向と直行する方向におけるチャネルの幅）Ｗが同じであれば、膜厚ｄｏｘに反比例して、ＭＯＳトランジスタの相互コンダクタンスｇｍは低下する。従って、図４に戻って、周波数特性への影響を考慮すると、ゲート絶縁膜の厚膜化された部分の膜厚Ｔｏｘ２は、それ以外の部分の膜厚Ｔｏｘ１の１０倍程度までに設定することが望ましく、且つ、厚膜化する領域（第１領域５８１）の長さＬｏｖＤは全チャネル長Ｌの５０％以下に設定することが望ましい。

また、本願の発明者らの研究によれば、ＬｏｖＤは、ゲート−ドレイン間電圧が３Ｖ〜５Ｖの範囲内においては、拡散領域の不純物濃度や拡散広がりに係らず、０．２μｍ以上であればホットエレクトロンによる発光現象の抑制効果が得られ、より望ましくはＬｏｖＤが０．３μｍ以上であればよい。ただし、このとき、全チャネル長Ｌ＜０．６μｍの場合には、ＬｏｖＤは、その５０％以下に設定することが望ましいため、ＬｏｖＤ＜０．３μｍとなる。

また、トランジスタのゲート容量Ｃｇは、ゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間容量Ｃｇｓ、ゲインｇを用いてＣｇ＝Ｃｇｄ＋（１−ｇ）Ｃｇｓと表され、ゲインｇはソースフォロアであるからｇ＜１であり、ゲート容量Ｃｇへの寄与はゲート−ドレイン間容量Ｃｇｄの方がゲート−ソース間容量Ｃｇｓよりも大きい。本実施の形態におけるＭＯＳトランジスタ５０は、ドレイン拡散電極領域５１１およびドレイン側低濃度領域５１２に隣接するゲート電極５７下のゲート絶縁膜５８の一部の膜厚Ｔｏｘ２がそれ以外の部分の膜厚Ｔｏｘ１よりも厚く形成されている。そのため、膜厚が厚い分、ゲート−ドレイン間容量Ｃｇｄを低減することができる。これにより、変換効率を向上させることができると同時に、信号出力部の周波数特性も向上させることができる。さらに、周波数特性の向上分、各段のソースフォロアに流す電流値を低減することができるので、低消費電力化を実現することができる。

また、本実施の形態におけるＭＯＳトランジスタ５０には、さらに、以下のような効果がある。一般に、デジタルスチルカメラ（ＤＳＣ）（図１１（ａ）参照）やデジタルビデオカメラ（ＤＶＣ）（図１１（ｂ）参照）においては、信号処理部３０（図１参照）における画像処理時に暗電流による画像劣化を補正する方法として、撮像動作直後に、固体撮像素子１０を遮光した状態で撮像時と同等の時間だけ蓄積動作を行い、暗電流成分のみの画像信号を取得し、もとの撮像画像信号から減算する処理等が用いられている。

本実施の形態におけるＭＯＳトランジスタ５０の構成によれば、ホットエレクトロンによる発光現象に起因する内部信号出力部１４からの出力が低減される分、暗出力の減算が小さくなり、その分だけ飽和出力を大きくすることができる。
なお、ホットエレクトロンによる発光現象の問題は、数秒から数十秒の長時間の信号蓄積動作が行われる長秒蓄積モード時においてより顕在化するため、本実施の形態に係るＭＯＳトランジスタ５０は、特に長秒蓄積モード時を用いる固体撮像素子においてより大きな効果を得ることが出来る。

（１−３．ＭＯＳトランジスタの製造方法）
次に、本実施の形態に係るＭＯＳトランジスタ５０の製造方法について図面に基づいて説明する。図７は、ＭＯＳトランジスタ５０の製造方法の各工程におけるチャネル長方向の断面図である。
まず、図７（ａ）に示すようにＮ型基板５５上に形成されたＰ型導電型ウェル５６上に厚いＳｉＯ_２膜（膜厚：Ｔｏｘ２）６０を形成し、さらにその上にＳｉ_３Ｎ_４膜６１を形成する。

続いて、図７（ｂ）に示すように、厚いＳｉＯ_２膜（膜厚：Ｔｏｘ２）６０及びＳｉ_３Ｎ_４膜６１をトランジスタ領域だけ残して除去する。
次に、図７（ｃ）に示すように、Ｐ型の不純物をイオン注入してフィールド反転領域６２を形成した後、ウェハを熱酸化することにより、Ｓｉ_３Ｎ_４膜６１が存在しないところだけにＭＯＳトランジスタのチャネル形状を規定するチャネルストップ、すなわち素子分離領域としてフィールド酸化膜６３を成長させる。

次に、図７（ｄ）に示すように、トランジスタ領域のＳｉ_３Ｎ_４膜６１を除去した後、後に第１領域５８１となる部分のみを残して、マスクを用いて厚いＳｉＯ_２膜（膜厚：Ｔｏｘ２）６０をエッチングにより除去する。
次に、図７（ｅ）に示すように、薄いＳｉＯ_２膜（膜厚：Ｔｏｘ１）６４を成長した後、パターニングを行い、例えば多結晶シリコンによるゲート電極５７を形成する。

続いて、図７（ｆ）に示すように、イオン注入によりＮ型不純物を低濃度注入後拡散してドレイン側低濃度領域５１２およびソース側低濃度領域５２２を形成した後、さらにイオン注入によりＮ型不純物を高濃度注入後拡散して、ドレイン拡散電極領域５１１およびソース拡散電極領域５２１を形成する。
上記の方法により形成された厚いＳｉＯ_２膜６０（膜厚：Ｔｏｘ２）が、第１領域５８１（図４参照）であり、薄いＳｉＯ_２膜６４（膜厚：Ｔｏｘ１）が第２領域５８２（図４参照）である。

尚、ここではＮ型基板上に形成したＰ型導電型ウェルにおける本発明のＭＯＳトランジスタの一実施例の製造方法を説明したが、Ｐ型基板を用いても良い。また、ＭＯＳトランジスタのチャネル形状を規定するチャネルストップをフィールド酸化膜としているが、これに限られず、高濃度のＰ型不純物層のみによるもの、あるいはＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）のように、エッチングで溝を形成し，そこに酸化膜などの絶縁膜を埋め込む等の方法により形成しても良い。
＜実施の形態２＞
上記実施の形態１においては、ドレイン側ゲート絶縁膜のみを厚膜化する構成について説明した。実施の形態２では、ドレイン側ゲート絶縁膜に加えて、ソース側ゲート絶縁膜も厚膜化する構成について図面に基づいて説明する。

なお、説明の重複を避けるため、実施の形態１と同じ内容のものについてはその説明を省略し、同じ構成要素については、同符号を付すものとする。
図８は、本実施形態に係る固体撮像素子１０の内部信号出力部１４を構成するＭＯＳトランジスタ５００の構造を示す断面図である。
ゲート絶縁膜５８は、当該ゲート絶縁膜５８のソース側端部を含み、第２領域５８２に隣接する第３領域５８３を更に備えた構成となっている。当該第３領域５８３の膜厚は、第１領域５８１の膜厚と同じＴｏｘ２になっており、第２領域５８２の膜厚Ｔｏｘ１よりも厚い。

なお、本実施の形態においても、実施の形態１と同様、ゲート絶縁膜５８の厚膜化された部分の長さ、即ち、第１領域５８１の長さＬｏｖＤと第３領域５８３の長さＬｏｖＳとの合計は、全チャネル長Ｌの５０％以下に設定することが望ましい。また、本実施の形態においても、ＬｏｖＤおよびＬｏｖＳは、ゲート−ドレイン間電圧が３Ｖ〜５Ｖの範囲内においては、それぞれ０．２μｍ以上であればホットエレクトロンによる発光現象の抑制効果が得られ、より望ましくはＬｏｖＤが０．３μｍ以上であればよい。ただし、この場合でも、ＬｏｖＤとＬｏｖＳとの合計Ｌｏｖは全チャネル長Ｌの５０％以下に設定することが望ましいので、Ｌ≦０．６μｍの場合には、Ｌｏｖ≦０．５Ｌの関係を満たすことが望ましく、０．６μｍ＜Ｌの場合には、さらに０．３μｍ≦ＬｏｖＤであることが望ましいため、０．３μｍ≦ＬｏｖＤ、且つ、Ｌｏｖ≦０．５Ｌの関係を満たすことが望ましい。

次に、この構造のＭＯＳトランジスタの製造方法の各工程におけるチャネル長方向の断面図を図９に示す。
なお、図９（ａ）〜図９（ｃ）および図９（ｅ）, （ｆ）は、図７（ａ）〜図７（ｃ）および図７（ｅ）, （ｆ）とそれぞれ同一の工程を示しているため、ここでは説明を省略する。

図９（ａ）〜図９（ｃ）の工程を経た後、図９（ｄ）に示すように、トランジスタ領域のＳｉ_３Ｎ_４膜６１を除去し、後に第１領域５８１および第３領域５８３となる部分のみを残して、マスクを用いて厚いＳｉＯ_２膜（膜厚：Ｔｏｘ２）６０をエッチングにより除去する。その後、図９（ｅ）, （ｆ）の工程を経て、図９（ｆ）における厚いＳｉＯ_２膜６０（第１領域５８１および第３領域５８３に相当）（膜厚：Ｔｏｘ２）および薄いＳｉＯ_２膜６４（第２領域５８２に相当）（膜厚：Ｔｏｘ１）が一体となって、図８におけるゲート絶縁膜５８を形成し、同図に示すＭＯＳトランジスタ５００が形成される。

また、ソースフォロアのノイズに対しては、ゲート−ソース間容量Ｃｇｓのみが寄与することが知られている。本実施の形態では、第１領域に加えて第３領域の膜厚（Ｔｏｘ２）が、第２領域の膜厚（Ｔｏｘ１）よりも厚くなっているため、ゲート−ソース間容量Ｃｇｓが低減され、その結果、第１の実施形態よりもノイズを低減することができる。
なお、本実施の形態においても、実施の形態１と同様に、ホットエレクトロンによる発光レベルは、図３におけるＭ２のＭＯＳトランジスタにおいて最も高く、次いでＭ５が高いことから、少なくともＭ２およびＭ５の一方もしくは両方に、本実施の形態のＭＯＳトランジスタ５００を用いると、ホットエレクトロンによる発光現象の抑制に対して効果を得ることが出来る。さらには、Ｍ２、Ｍ５に加え、Ｍ４のＭＯＳトランジスタにもＭＯＳトランジスタ５００を用いると、ホットエレクトロンによる発光現象をより効果的に抑制することができる。また、内部信号出力部１４を構成するＭＯＳトランジスタ全てにＭＯＳトランジスタ５００を用いてもよいことは勿論である。

また、本実施の形態において、上記ノイズ低減に関しては、内部信号出力部１４の駆動側トランジスタであるＭ１、Ｍ３、およびＭ５にＭＯＳトランジスタ５００を用いた場合に効果を得ることが出来る。なかでも、初段のトランジスタであるＭ１にＭＯＳトランジスタ５００を用いた場合の低ノイズ化効果が最も大きい。
従って、内部信号出力部１４を構成するＭＯＳトランジスタの全てにＭＯＳトランジスタ５００を用いても、ホットエレクトロンによる発光現象の抑制効果と、低ノイズ化の効果が得られるが、ホットエレクトロンによる発光現象抑制のために、Ｍ２およびＭ４にＭＯＳトランジスタ５０を用い、低ノイズ化のために、Ｍ１、Ｍ３、およびＭ５にＭＯＳトランジスタ５００を用いる構成としても、同様の効果が得られる。
＜実施の形態３＞
上記実施の形態１および２においては、それぞれゲート絶縁膜５８の一部を厚膜化したＭＯＳトランジスタ５０, ５００を内部信号出力部１４を構成するＭＯＳトランジスタに用いた例について説明した。本願発明者らの研究によると、固体撮像素子１０の周辺回路１５において、内部信号出力部１４の他にバイアス電圧発生回路１６においてもホットエレクトロンによる発光レベルが高いことがわかった。バイアス電圧発生回路１６には、固体撮像素子１０に基板電圧を供給するＶＳＵＢ回路や、出力アンプ部１７に蓄積された信号電荷をリセットするリセット回路等が含まれる。本実施の形態では、バイアス電圧発生回路１６（図２参照）を構成するＭＯＳトランジスタにゲート絶縁膜の一部を厚膜化したＭＯＳトランジスタを用いた構成について説明する。

図１０は、本実施の形態に係るバイアス電圧発生回路１６の回路構成の一例を示す概略図である。バイアス電圧発生回路１６は、主な構成として、Ｒｆｕｓｅ１６１と、電流源ユニット（ＣＳ）１６２を備えている。Ｒｆｕｓｅ１６１は、電源端子ＶＤＤとバイアス電圧発生点Ｎとの間に直列に接続された抵抗素子Ｒａ、Ｒｂ、Ｒｃ、およびＲｄとからなる。抵抗素子Ｒｂ, Ｒｃ, Ｒｄにおいては、それぞれの両端はヒューズ素子１６１１を介して短絡されている。これらのヒューズ素子１６１１が選択的に切断されることにより、Ｒｆｕｓｅ１６１の抵抗値が適宜調整される。

また、電流源ユニット１６２は、電流源トランジスタＭ７、抵抗素子Ｒｓ、Ｒ７、Ｒ８、およびＲ９からなる。電流源トランジスタＭ７のドレインはバイアス電圧発生点Ｎに接続され、ソースは抵抗素子Ｒｓを介してグラウンド端子に接続されている。電流源トランジスタＭ７のゲート電極には、抵抗素子Ｒ７を介して、電源端子ＶＤＤとグラウンド端子との間に直列に接続された抵抗素子Ｒ８、Ｒ９の抵抗分割回路が接続され、抵抗素子Ｒ８、Ｒ９で分圧された電圧ＶＣＳが印加される。これによりＲｆｕｓｅ１６１に標準電流が流れ、電源端子ＶＤＤに印加される電圧から標準電流とＲｆｕｓｅ１６１の積で求められる電圧分だけ降下した電圧Ｖｂを発生させることができる。

バイアス電圧発生回路１６の電流源ユニット１６２を構成するＭＯＳトランジスタＭ７においても、内部信号出力部１４を構成するＭＯＳトランジスタＭ１〜Ｍ５と同様に、ホットエレクトロンによる発光現象の問題が発生する。そこで、ＭＯＳトランジスタＭ７についても、実施の形態１と同様に、ＭＯＳトランジスタＭ７に、ゲート絶縁膜５８の第１領域５８１を厚膜化したＭＯＳトランジスタ５０（図４参照）を用いることにより、バイアス電圧発生回路１６の電流源ユニット１６２についてもホットエレクトロンによる発光現象を抑制することができる。

なお、上記ＭＯＳトランジスタＭ７に、実施の形態２において示したＭＯＳトランジスタ５００（図８参照）を用いる構成としても勿論よい。
また、ホットエレクトロンによる発光現象の画像への影響は、固体撮像素子１０の半導体基板の厚さが薄い場合、例えば半導体基板の厚さが６００μｍ以下の場合には、ホットエレクトロンにより発光した光が散乱・反射しフォトダイオードに到達するまでの距離が短くなるため、大きくなる。従って、上記各実施の形態は、例えば、厚さが６００μｍ以下の半導体基板を用いた固体撮像素子１０に対して適用された場合により効果的である。
＜変形例＞
以上、本発明を実施の形態に基づいて説明してきたが、本発明が上述の実施の形態に限定されないのは勿論であり、各実施形態における任意の構成要素を組み合わせて実現される別の形態や、各実施形態に対して本発明の主旨を逸脱しない範囲で各種変形を施して得られる変形例や、本発明に係る固体撮像素子を内蔵した各種機器も本発明に含まれ、以下のような変形例を実施することが出来る。
（１）上記各実施の形態においては、Ｎ型のトランジスタを用いた構成について説明したが、これに限られず、Ｐ型のトランジスタを用いた構成としてもよい。
（２）上記各実施の形態においては、内部信号出力部１４、外部信号出力部２０、およびバイアス電圧発生回路１６において、抵抗素子を用いた構成としているが、これに限られず、抵抗素子に代えてダイオード接続したトランジスタを用いる構成としても構わない。
（３）上記各実施の形態においては、内部信号出力部１４は、ＭＯＳトランジスタを用いた３段ソースフォロア回路から成る構成としたが、これに限られず、他の構成であってもよい。即ち、例えば、３段に限らず、１段または２段、あるいは４段以上のソースフォロア回路から成る構成としてもよい。
（４）上記実施の形態３において、バイアス電圧発生回路１６は、抵抗素子Ｒｂ、Ｒｃ、およびＲｄの両端がそれぞれヒューズ素子１６１１を介して短絡されており、それによりＲｆｕｓｅ１６１の抵抗値を適宜調整できる構成としたが、これに限られず、以下のようにしてもよい。即ち、各抵抗素子の両端のヒューズ素子１６１１がなく、Ｒｆｕｓｅ１６１の抵抗値が調整できない構成であってもよい。
（５）上記各実施の形態および各変形例においては、外部信号出力部２０の定電流源回路部２１に接合効果トランジスタＪ1を用いる構成としたが、これに限られず、例えば、バイポーラトランジスタを用いてもよい。
（６）上記各実施の形態および各変形例におけるＭＯＳトランジスタは、ＬＤＤ構造を備えたトランジスタであったが、これに限られず、以下のようにしてもよい。即ち、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｕｓｅｄ Ｄｒａｉｎ：２重拡散ドレイン）構造や、３重以上の多重拡散ドレイン構造を備えたトランジスタとしてもよいし、ドレイン拡散電極のみのシングルドレイン構造を備えたトランジスタとしてもよい。
（７）上記各実施の形態および各変形例におけるＭＯＳトランジスタについては、エンハンスメント型であるかデプレッション型であるかについて特に明示していないが、どちらのＭＯＳトランジスタを用いてもよい。
（８）上記各実施の形態および各変形例においては、固体撮像素子はＣＣＤ型を例に説明したが、これに限られず、ＣＭＯＳ型でもよい。
（９）上記実施の形態２においては、第１領域５８１と第３領域５８３の膜厚を共に同じＴｏｘ２としたが、これに限られず、例えば第３領域の膜厚を、Ｔｏｘ２と異なるＴｏｘ３としてもよい。ただし、この場合においても、Ｔｏｘ３＞Ｔｏｘ１の関係を満たす値でなくてはならず、Ｔｏｘ３はＴｏｘ１の１０倍程度の値であることが望ましい。

また、上記各実施の形態および上記各変形例の内容をそれぞれ組み合わせるとしてもよい。

本発明に係る固体撮像素子は、デジタルスチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）デジタルカメラ等に広く適用することができる。

１０ 固体撮像素子
１１ フォトダイオード
１２ 垂直転送部
１３ 水平転送部
１４ 内部信号出力部
１５ 周辺回路
１６ バイアス電圧発生回路
１６１ Ｒｆｕｓｅ
１６１１ ヒューズ素子
１６２ 電流源ユニット
１７ 出力アンプ部
１８ 撮像領域
２０ 外部信号出力部
２１ 低電流回路部
２２ 最終段バッファ部
３０ 信号処理部
４０ 駆動部
５０、５００ ＭＯＳトランジスタ
５１ ドレイン
５１１ ドレイン拡散電極領域
５１２ ドレイン側低濃度領域
５２ ソース
５２１ ソース拡散電極領域
５２２ ソース側低濃度領域
５５ Ｎ型基板
５６ Ｐ型導電型ウェル
５７ ゲート電極
５８ ゲート絶縁膜
５８１ 第１領域
５８２ 第２領域
５８３ 第３領域
５９ チャネル
６０、６４ ＳｉＯ_２膜
６００ 撮像機器
６０１ レンズ
６０２ メカニカルシャッタ
６０３ 外部インターフェイス部
６１ Ｓｉ_３Ｎ_４膜
６２ フィールド反転領域
６３ フィールド酸化膜
７ チャネル−ドレイン接合部
８ 領域境界

Claims (9)

1. 行列状に配置された複数の光電変換部を有する撮像領域と、前記撮像領域の周辺に配置された周辺回路とを基板上に備えた固体撮像素子であって、
   前記周辺回路は、少なくとも１つのＭＯＳトランジスタを含み、
   前記ＭＯＳトランジスタは、半導体層と、当該半導体層に形成されるソースおよびドレインと、前記半導体層上に形成される絶縁膜と、前記ソースおよびドレインに挟まれるチャネル上に前記絶縁膜を介して設けられるゲート電極とからなり、
   前記絶縁膜のうち、前記ゲート電極により覆われてた部分であるゲート絶縁膜は、当該ゲート絶縁膜のドレイン側端部を含む第１領域と、前記第１領域のソース側に隣接する第２領域とを含み、
   前記第１領域と前記第２領域との境界は、前記チャネルと前記ドレインとの境界よりも前記ソース側に存し、
   前記ゲート絶縁膜の膜厚は、前記第１領域の方が、前記第２領域よりも厚い
   ことを特徴とする固体撮像素子。
2. 前記ゲート絶縁膜は、さらに、当該ゲート絶縁膜のソース側の端部を含み前記第２領域に隣接する第３領域を備え、
   前記ゲート絶縁膜の膜厚は、前記第３領域のほうが、前記第２領域よりも厚い
   ことを特徴とする請求項１に記載の固体撮像素子。
3. 前記周辺回路は、前記光電変換部からの信号を受けて出力する出力回路および、前記光電変換部および前記出力回路にバイアス電圧を供給するバイアス電圧発生回路を含み、
   前記出力回路または前記バイアス電圧発生回路は、少なくとも１つの前記ＭＯＳトランジスタを含む
   ことを特徴とする請求項１に記載の固体撮像素子。
4. 前記第１領域の長さは、前記チャネル長の５０％以下である
   ことを特徴とする請求項１に記載の固体撮像素子。
5. 前記第１領域と前記第３領域の長さの合計は、前記チャネル長の５０％以下である
   ことを特徴とする請求項２に記載の固体撮像素子。
6. 前記第１領域の前記チャネル長方向の長さは、ゲート−ドレイン間電圧が３Ｖ〜５Ｖの電圧条件下においては、０．３μｍ以上である
   ことを特徴とする請求項１に記載の固体撮像素子。
7. 前記出力回路は、駆動トランジスタと電流源トランジスタとを含むソースフォロア回路を少なくとも１段有し、前記ＭＯＳトランジスタは、初段のソースフォロア回路における電流源トランジスタである
   ことを特徴とする請求項３に記載の固体撮像素子。
8. 前記出力回路は、２段以上のソースフォロア回路を有し、前記ＭＯＳトランジスタは、最終段のソースフォロア回路における駆動トランジスタである
   ことを特徴とする請求項３または７に記載の固体撮像素子。
9. 請求項１から８のいずれか１項に記載の固体撮像素子を備える
   ことを特徴とするカメラ。

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