JP2011023382A - アバランシェフォトダイオード - Google Patents

Abstract

【課題】雪崩増幅利得の増大及び感度の向上が可能な横型アバランシェフォトダイオード（ＡＰＤ）の櫛型電極構造を提供する。
【解決手段】本発明のＡＰＤ１０は、ｐ型基板１と、ｐ型基板の上に形成されたｎウェル層２と、ｎウェル層上部に絶縁層７を介してｐ型基板表面に平行な横方向に交互に並んだｐ＋層３及びｎ＋層４と、ｐ＋層に接続されかつアノード電極に結線されたｐ型電極５と、ｎ＋層に接続されかつカソード電極に結線されたｎ型電極６と、を備える。ｐ＋層３はｐ型電極端部から横方向に延在し、ｐ＋層の幅Ｌｐが前記ｐ型電極の幅よりも大きい。さらに、ｎウェル層の外側に位置するｐ型基板の上部表面には、ｐ＋層３と、該ｐ＋層に接続しかつカソード電極に結線されたｐ型電極５と、を更に備えることが好ましい。
【選択図】図１

Description

本発明は、アバランシェフォトダイオードに関し、特に、横型構造のアバランシェフォトダイオードに関するものである。

デジタルカメラ、カメラ搭載携帯電話等の電子機器のマーケットの拡大により、光検出装置の開発が益々盛んになっている。特に、一般的な半導体製造工程である相補型金属酸化膜半導体製造工程（ＣＭＯＳプロセス）により製造可能なＭＯＳ型光検出装置の開発競争が激化している。光検出装置は、光を電荷に変換する光電変換層と、生成した電荷を蓄積する蓄積部とを有する。通常、光電変換層としてはフォトダイオードが使用されている。

少ない信号電荷により大きな信号を得る方法として、雪崩増幅（アバランシェ増幅）により信号電荷を倍増する技術（アバランシェフォトダイオード：ＡＰＤ）が知られている。このＡＰＤは、半導体構造の面から、縦型と横型（ラテラル）との型式に分類されている。すなわち、縦型ＡＰＤはｐ型領域及びｎ型領域が基板厚さ方向に積層されてなるフォトダイオードである（例えば、特許文献１を参照）。

これに対して、横型ＡＰＤはｐ型領域及びｎ型領域が基板表面と平行に並んだ構造のフォトダイオードである。このような構造を有する横型ＡＰＤにおいては、光吸収およびキャリア移動が半導体層のごく表面に近いところで行われるため、縦型のＡＰＤと比べると高速動作を実現できる。なお、横型ＡＰＤの高速応答を実現するための構造として、ｐ型領域、ｎ型領域にそれぞれ接続する櫛形電極をトレンチ構造内に形成したものが知られている（例えば、特許文献２や非特許文献１を参照）。

上記櫛型電極構造を採用した横型ＡＰＤは、具体的には、図９（ａ）又は（ｂ）に示すような断面構造をなす。図９（ａ）に示す横型ＡＰＤは、凹凸断面をしたｐ型基板１を備える。ｐ型基板１の個々の断面凹部内にはｎウェル層２（ドーパント（不純物）の濃度が後述するｎ＋層４の不純物濃度よりも低い層）が形成（充填）され、さらにその上部にｎ＋層４（ｎウェル層２よりも不純物濃度が高い層）及びｎ型電極６が形成されている。一方、ｐ型基板１の断面凸部の上部には、ｐ＋層３及びｐ型電極５が形成されている。ｎ型電極６又はｐ型電極５は、通常、これらのｎ＋層４又はｐ＋層３と略同じ幅で形成されている。絶縁層７は、ｎ＋層４とｐ＋層３とを分離するためにｎ＋層４とｐ＋層３との間に設けられている。

図９（ｂ）に示すように、上記凹凸断面を有さないｐ型基板１を備えた横型ＡＰＤも公知である。つまり、ｐ型基板１の上部表面に沿ってｎウェル層２が延在し、ｎ＋層４とｐ＋層３とのいずれもがｎウェル層２の上部に配置されている。

これらの通常の横型ＡＰＤに逆バイアス電圧を印加すると、ｎウェル層２が空乏化して光が吸収される。ｐ型電極５とｎ型電極６とは、ｐ＋層３とｎ＋層４と同様に、ｐ型基板５表面に平行に（図では横方向に）並んでいるので、発生する電界はｎウェル層２表面付近が一番強く、ｎウェル層２及びｐ型基板１の内部に向かう程小さくなる。さらに、逆バイアス電圧を大きくして印加すると、ｎ＋層４とｎウェル層２との境界付近で大きな雪崩増幅が発生し、光電流が増幅される（これをアバランシェ増幅と呼ぶ）。

ここで、電極５，６は、ｎウェル層２へ入ってくる光を反射するためＡＰＤ（ＡＰＤが組み込まれた光検出装置）の受光効率を低下させる。受光効率の高い光検出装置を実現するためには、電極（ｎ型電極６及びｐ型電極５）の幅を（ひいては同幅に通常設定されるｎ＋層４とｐ＋層３の幅をも）小さくする必要がある。しかしながら、電界強度が弱くなるために大きな雪崩増幅利得を得ることができない。一方、電極の幅、つまり、ｎ＋層とｐ＋層の幅が広い場合には電界強度は強くなるが、ほとんどの光は電極で反射されるため、受光効率は低下する。

なお、図９（ａ）に示すような凹凸構造のｐ型基板１を備えた横型ＡＰＤは、ｎウェル層２とｐ型基板１の凸部との境界で基板表面垂直方向（縦方向）に空乏層が形成され、縦方向に雪崩増幅が生じることを意図して作製された構造であるが、現実的には、図９（ｂ）と同様にｎウェル層２上部表面付近の浅い領域だけで雪崩増幅が生じ、雪崩増幅利得も小さい結果となっている（本願発明者らが既に報告した非特許文献１を参照）。

特開２０００−３２３７４７号公報 特開２００８−０３４６２７号公報

飯山宏一著、アイイーアイシーイー・トランザクションズ・オン・エレクトロニクス（ＩＥＩＣＥ ＴＲＡＮＳＡＣＴＩＯＮＳ Ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ）、２００８年１１月、第Ｅ９１−Ｃ巻（ＶＯＬ．Ｅ９１−Ｃ）、第１１号（ＮＯ．１１）、ｐ．１８２０−１８２３

このように、雪崩増幅利得の増大及び感度の向上のためにＡＰＤの櫛型電極及び半導体層に関する構造設計は十分にし尽くされた状況にあるとは言えない。

そこで、本発明は上記事情に鑑みてなされたものであり、雪崩増幅利得の増大及び感度の向上が可能な横型アバランシェフォトダイオードの櫛型電極構造を提供することを目的とする。

本発明のアバランシェフォトダイオードは、ｐ型基板と、ｐ型基板の上に形成されたｎウェル層と、ｎウェル層上部に絶縁層を介してｐ型基板表面に平行な横方向に交互に並んだｐ＋層及びｎ＋層と、ｐ＋層に接続されかつアノード電極に結線されたｐ型電極と、ｎ＋層に接続されかつカソード電極に結線されたｎ型電極と、を備え、かつ、ｐ＋層はｐ型電極端部から横方向に延在し、ｐ＋層の幅がｐ型電極の幅よりも大きいことを特徴とする。

なお、ｎウェル層の外側に位置するｐ型基板の上部表面には、ｐ＋層と、該ｐ＋層に接続しかつカソード電極に結線されたｐ型電極と、を更に備えることが望ましい。

また、本発明のアバランシェフォトダイオードは、ｐ型基板と、ｐ型基板の上に形成されたｎウェル層と、ｎウェル層の上に形成されたｐウェル層と、ｐウェル層上部に絶縁層を介してｐ型基板表面に平行な横方向に交互に並んだｎ＋層及びｐ＋層と、ｎ＋層に接続されかつアノード電極に結線されたｎ型電極と、ｐ＋層に接続されかつカソード電極に結線されたｐ型電極と、を備え、かつ、ｎ＋層はｎ型電極端部から横方向に延在し、ｎ＋層の幅がｎ型電極の幅よりも大きいことを特徴とするものであってもよい。

なお、ｐウェル層の外側に位置するｎウェル層の上部表面には、ｎ＋層と、該ｎ＋層に接続しかつカソード電極に結線されたｎ型電極と、を更に備え、かつ、ｎウェル層の外側に位置するｐ型基板の上部表面には、ｐ＋層と、該ｐ＋層に接続しかつカソード電極に結線されたｐ型電極と、を更に備えることが望ましい。

なお、本発明のアバランシェフォトダイオードにおいては、ｎウェル層上部に形成されたｐ＋層の延在部又はｐウェル層上部に形成されたｎ＋層の延在部の幅が０．５〜１．５μｍであることが特に望ましい。

本発明のアバランシェフォトダイオードによれば、雪崩増幅利得を飛躍的に増大させることができるとともに感度を向上させることが可能となる。

さらに、本発明のアバランシェフォトダイオードによれば、雪崩増幅利得が得られる印加電圧がかなり低いことから、本発明のアバランシェフォトダイオードを他の電子回路とともに同一ＣＭＯＳプロセスでモノリシックに集積することが可能となる。

本発明の実施例１に係る横型ＡＰＤを示す概略断面図である。 本発明の実施例２に係る横型ＡＰＤを示す概略断面図である。 本発明の実施例３に係る横型ＡＰＤを示す概略断面図である。 比較例に係る横型ＡＰＤの受光感度特性を示した図である。 実施例１〜３の横型ＡＰＤの受光感度特性を示した図である。 図６（ａ）は実施例２及び実施例３における帯域幅−雪崩増幅利得特性を示し、図６（ｂ）は帯域幅−受光感度特性を示した図である。 Ｌｐ幅が空乏層容量に与える影響を示した数値解析結果を示した図である。 図８（ａ）はＬｐ幅が雪崩増幅利得−帯域幅特性に与える影響を示した数値計算結果を示し、図８（ｂ）はＬｐ幅が受光感度−帯域幅特性に与える影響を示した数値計算結果を示した図である。 従来の横型ＡＰＤを示した概略断面図であり、図９（ａ）は凹凸断面をなすｐ型基板を備えたＡＰＤを示し、（ｂ）は凹凸断面を有さないｐ型基板を備えたＡＰＤを示した図である。

以下、本発明を図面に示す実施例に基づき具体的に説明する。なお、本発明はこれらの実施例に何ら限定されるものではない。

図１は、本発明の実施例１に係る横型ＡＰＤ１０を示す概略断面図である。図示のとおり、このＡＰＤ１０は、ｐ型基板１と、その上に形成されて入射光（検出対象の光）を受けるｎウェル層２と、このｎウェル層２内にｐ型基板１表面と平行に（図中、横方向に）並んだ状態で形成されたｐ＋層３及びｎ＋層４と、ｐ＋層３に接続するｐ型電極５と、ｎ＋層４に接続するｎ型電極６と、ｐ＋層３とｎ＋層４との間に形成された絶縁層７と、を備えてなるものである。

さらに、ｎウェル層２内のｐ型電極５はアノード電極に結線され、ｎウェル層２内のｎ型電極６はカソード電極に結線されている。ここで、ｐ＋層３はＩＩＩ族元素（一般にはボロン（Ｂ））からなるｐ型不純物を比較的高濃度に拡散させて形成され、ｎ＋層４はＶ族元素（一般にはリン（Ｐ）や砒素（Ａｓ））からなるｎ型不純物を比較的高濃度に拡散させて形成される。

また、電極５，６の材料にはアルミニウムが通常用いられ、このアルミニウムの上部に図示しないが銅（Ｃｕ）や金（Ａｕ）が堆積されてもよい。この堆積物は、アルミニウム金属部の電気抵抗を抑えたり、電圧等を測定するために電極５，６に接続される測定端子との接触抵抗を抑えたりするために有効である。さらに図示しないが、電極５，６の下部、つまりｐ＋層３とｐ型電極５との間及びｎ＋層４とｎ型電極６との間には、金属とシリコンとの合金であるシリサイド又はサリサイド等を含んだ金属膜が形成されてもよい。この金属膜を介在させることで、ｐ＋層３とｐ型電極５と（ｎ＋層４とｎ型電極６と）の接触性を良好にすることができる。また、絶縁層７の材料として、通常、ＳｉＯ２などの酸化物が用いられる。

従来の横型ＡＰＤ（例えば図９（ａ）参照）との構成と比較した本発明の構成の特徴は、（１）ｐ＋層３はｐ型電極５の幅よりも大きな幅を有していること、つまり、ｐ＋層３の上部に接続されたｐ型電極５は、ｐ＋層３の一部（例えば、中央部）の領域のみに形成されること、及び（２）ｐ型基板１は図９（ａ）に示すような凹凸断面を有しておらず、つまり、ｐ＋層３及びｎ＋層４の下部にはいずれもｎウェル層２が存在していることである（後者の点は図９（ｂ）に示す構成と同じである。）。

このような構成をした実施例１の横型ＡＰＤ１０では、入射光を反射する電極５，６は比較的に小さくかつｐ型電極５が接続（投影）されないｐ＋層３の横方向に延びた部分は入射光を空乏層となるｎウェル層２に透過させるため、逆バイアス印加電圧を大きくすると、ｐ＋層３とｎウェル層２との境界面で大きな雪崩増幅が発生するとともに感度が向上する。仮に、ｐ＋層３の幅が狭過ぎると雪崩増幅が生じる面積が小さくなり、大きな雪崩増幅利得は得られない。

一方、ｐ＋層３の幅が広すぎる場合には境界面付近で発生する電界が弱くなるために、大きな雪崩増幅利得は得られない。印加する逆バイアス電圧をさらに大きくすれば電界は強くなるものの、電極５，６の破壊を生じ得るとともに、同時に電子回路（図示せず）を集積化する場合には、大きな逆バイアス電圧は電子回路部に影響を与えるため、好ましくない。また、キャリアの移動距離が長くなるために応答性が悪くなる（応答が遅くなる）。

なお、図示しないシリサイド等の金属膜はｐ型電極５の幅と同程度の幅を有していればよく、ｐ型電極５や金属膜が接触（投影）されないｐ＋層３の横方向に延びた部分（図１中の幅Ｌｐだけ延びた部分）には入射光が直接受光されることが好ましい。

以上のように、従来のＣＭＯＳプロセスでは電極５，６はｎ＋層４あるいはｐ＋層３とほぼ同じ幅を持って形成されるが、本発明ではｎ＋層４あるいはｐ＋層３の幅より狭く電極５，６が形成される。なお、低電圧でより大きな雪崩増幅利得を得るとともに応答性を更に向上するには、ｐ＋層３の幅をｐ型電極５の幅より大きな最適な幅を選択する必要がある。

図２は、本発明の実施例２に係る横型ＡＰＤ２０を示す概略断面図である。図示に示す実施例２のＡＰＤ２０には、ｐ＋層３及びｐ型電極５がｎウェル層２の外側にあるｐ型基板１の上部表面に更に形成され、このｐ型電極５がカソード電極に結線されている点を除けば、実施例１に示す装置構成と基本的に同様である。従って、その他の構成要素についての説明は省略する。

実施例２のＡＰＤ２０構造では、上述の通りｎウェル層２外側のｐ型基板１上部にｐ＋層３及びｐ型電極５が設けられかつｐ型電極５がｎウェル層２内のｎ型電極６が結線されているカソード電極に結線されているため、ｐ＋層３の電位はｎウェル層２内のｎ＋層４と等電位に設定される。すると、ｐ型基板１領域で発生したキャリアのうち、電子はｎウェル層２を通ってｎ＋層４から取り出され、正孔はｎウェル層２外側のｐ型基板１を通ってｐ＋層３から取り出される。これらの電子と正孔は本来どちらも、電界が弱い箇所で発生するので移動速度が遅く、光検出器の応答速度を劣化させるものであるが、実施例２のＡＰＤ２０ではｎウェル層２内のｎ＋層４に接続されたｎ型電極６とｎウェル層２外側のｐ＋層３に接続されたｐ型電極５は等電位であるため、それぞれの電極５，６から取り出された電子と正孔は再結合（相殺）されて消滅するため、応答速度が遅い成分がキャンセルされ、ＡＰＤが高速化することになる。

図３は、本発明の実施例３に係る横型ＡＰＤ３０を示す概略断面図である。図示に示す実施例３のＡＰＤ３０は、ｐ型基板１の上に形成されたｎウェル層２の上部にｐウェル層８を更に備える。なお、このようなＡＰＤ３０の構造上、ｎウェル層２はｐウェル層８より下のｐ型基板１内に配置されるため、ディープｎウェル層（ｄｅｅｐ ｎ−ｗｅｌｌ）とも呼ばれる。

実施例３の横型ＡＰＤ３０は、ｐウェル層８内にｐ型基板１表面と平行に並んだ状態で形成されたｐ＋層３及びｎ＋層４と、ｐ＋層３に接続するｐ型電極５と、ｎ＋層４に接続するｎ型電極６と、ｐ＋層３とｎ＋層４との間に形成された絶縁層７と、をさらに備える。

なお、実施例３では、実施例１又は実施例２と異なり、ｐウェル層８内のｐ型電極５はカソード電極に結線され、ｐウェル層８内のｎ型電極６はアノード電極に結線されている。加えて、ｐ型基板１の上部表面にはｐ＋層３及びｐ型電極５が形成され、ｎウェル層２の上部表面にはｎ＋層４及びｎ型電極５が形成され、ｐウェル層８の上部表面にはｎ＋層４及びカソード電極５が形成されているとともに、ｐ型基板１上部表面上のｐ型電極５と、ｎウェル層２上部表面上のｎ型電極６とが、ｐウェル層８上のｐ型電極５が結線されているカソード電極に結線されている。このような構造によれば、ｐ型基板１上部表面にあるｐ型電極５と、ｎウェル層２上部表面にあるｎ型電極６と、ｐウェル層８にあるｐ型電極５とが等電位に設定される（短絡する）ために、ｐ型基板１、ｎウェル層２、又はｐウェル層８の深部で発生した応答速度が遅いキャリアを取り出し、打ち消し合せることができる。

なお、実施例３においても、実施例１及び２と同様に、ｐ＋層３とｐ型電極５との間及びｎ＋層４とｎ型電極６との間には、シリサイド又はサリサイド等を含んだ金属膜（図示せず）が形成されている。

（各実施例の作用効果の検証）
上述した実施例１〜３に係るＡＰＤ１０，２０，３０の作用効果を確認するために、比較例となる従来のＡＰＤと実施例１〜３の構造のＡＰＤとを０．１８μｍ基準のＣＭＯＳプロセスで作製した。

（比較例の結果）
採用した比較例は図９（ａ）に示す従来構造であり、具体的にはｐ型電極５及びｎ型電極６の幅はいずれも０．２２μｍであり、この電極５，６が幅０．４６μｍ及び厚さ０．３４５μｍの寸法を夫々有したｐ＋層３及びｎ＋層４の中央に配置されている。なお、電極５，６間隔は０．６２μｍである。従って、ｐ＋層３表面上の電極５端部から絶縁層７までの距離（ｐ＋層３の横方向延在部の距離：Ｌｐ）は０．１２μｍｍである。また、ｎウェル層２の受光面積は３０×３０μｍ^２である。

図４は比較例に係る横型ＡＰＤの受光感度特性を示した図である。図中、横軸は逆バイアス印加電圧（単位：Ｖ）であり、縦軸は受光感度（Ａ／Ｗ）である。なお、受光感度とは、入射光量をワット（Ｗ）、変換される光電流をアンペア（Ａ）で表したときの両者の比率である。図４より、逆バイアスの印加電圧を０Ｖから１５Ｖ程度にまで増大させることにより０．１２Ａ／Ｗから０．６Ａ／Ｗにまで受光感度が向上している（つまり、比較例のＡＰＤの雪崩増幅利得は５倍程度である）ことがわかる。

（実施例１〜３の結果）
図５は実施例１〜３の横型ＡＰＤの受光感度特性を示した図である。なお、本検証に供された実施例１の電極５，６の幅は比較例の構成と同様０．２２μｍであり、ｎ＋層４の幅及び厚さは上記比較例の構成と同様である（幅０．４６μｍ及び厚さ０．３４５μｍ）。しかし、ｐ＋層３の幅のみが２．７２μｍと長い。従ってｐ＋層３表面上に設置されたｐ型電極５端部から一方の絶縁層７までの距離（ｐ＋層３の横方向延在部の距離：Ｌｐ）は１．２５μｍである。図５中、白抜き三角印のプロットに示すように、実施例１のＡＰＤ構造では逆バイアスの印加電圧を増大させることにより０．０６５Ａ／Ｗから１１．３Ａ／Ｗにまで受光感度が飛躍的に向上しており、約１７４倍の雪崩増幅利得が得られていることがわかる。

図５中の黒塗り三角印のプロットは、実施例２の構造をなす横型ＡＰＤの受光感度特性を示した図である。なお、本検証に供された実施例２の装置構造の寸法は上記実施例１の装置構造の寸法と基本的に同様であるが、比較例で使用したｐ＋層３及びｐ型電極５と同様の寸法をなすｐ＋層３及びｐ型電極５をｐ型基板１上部表面にも設けたものである。図５のプロットに示すように、実施例２のＡＰＤ構造では逆バイアスの印加電圧を増大させることにより０．０３３Ａ／Ｗから７．５８Ａ／Ｗにまで受光感度が飛躍的に向上しており、約２３０倍の雪崩増幅利得が得られていることがわかる。

図５中の黒塗り丸印は、実施例３の構造をなす横型ＡＰＤの受光感度特性を示した図である。なお、本検証に供された実施例３の構造では、電極５，６の幅は比較例及び実施例１，２の場合と同寸法（０．２２μｍ）であるが、ｐウェル層８内のｎ＋層４の幅が２．７２μｍと長くなっている。一方、ｐ型基板１及びｎウェル層２の上部表面内に設けられたｐ＋層３及びｎ＋層５は、比較例で使用した構成と同様の寸法をなす（幅０．４６μｍ）。図５に示すように、実施例３のＡＰＤ構造では逆バイアスの印加電圧を増大させることにより０．０２６Ａ／Ｗから１３．８Ａ／Ｗにまで受光感度が飛躍的に向上しており、約５３１倍の雪崩増幅利得が得られていることがわかる。

以上のように、本発明の実施例１〜３の横型ＡＰＤでは、比較例の従来ＡＰＤに比べて格段に大きな雪崩増幅利得が得られることが分かる。また、どの実施例の結果においても、雪崩増幅が生じる逆バイアスの印加電圧は８〜９Ｖ程度であり、比較例のＡＰＤにおける印加電圧（図４では約１５Ｖ、市販のＡＰＤ装置では約１５０Ｖ）に比べると十分に低いものとなっている。従って、本発明のＡＰＤを他の電子回路とともに同一のＣＭＯＳプロセスでモノリシックに集積することが可能である。

（実施例２及び実施例３の雪崩増幅効果の比較検討）
実施例２のＡＰＤ構造と実施例３のＡＰＤ構造の諸特性を調べた結果を図６（ａ）及び（ｂ）に示す。図６（ａ）は帯域幅−雪崩増幅利得特性を示した図である。この図６（ａ）より、雪崩増幅利得を同じ値に設定した場合、実施例３の構造の方がその帯域幅が高くなる（つまり、より動作速度が上昇する）ことが分かる。また、図６（ｂ）は帯域幅−受光感度特性を示した図である。帯域幅を同じ値に設定した場合には実施例３の構造の方がより高い感度が得られることが分かる。これは、実施例２と実施例３の構造では、雪崩増幅を生じさせる衝突電離の割合（衝突電離係数）が相違することによるものと考えられる。

この衝突電離係数とは、キャリア（電子あるいは正孔）が単位距離進む間に引き起こす衝突電離の回数のことを意味し、この係数の値が大きいほど雪崩増幅利得が大きくなる。例えば、シリコンＳｉ等を用いた場合、電子による衝突電離係数αの方が正孔による衝突電離係数βより大きい（α＞β）ことは公知である。

この衝突電離係数を実施例２及び実施例３の構造について検討してみると、実施例２ではｎウェル層２における光吸収により生成された正孔がｐ＋層３に移動する際に雪崩増幅が発生することになるので、上記係数βに近い値になる。一方、実施例３ではｐウェル層８における光吸収により生成された電子がｎ＋層４を移動する際に雪崩増幅が発生するので、上記係数αに近い値になる。従って、実施例３の衝突電子係数＞実施例２の衝突電子係数であることになり、衝突電離現象の面からも上記検証結果（実施例３のＡＰＤ構造の方が大きな雪崩増幅利得が得られること）が正しいといえる。

（縦型ＡＰＤと本発明の横型ＡＰＤとの比較検討）
本明細書の背景技術にも述べたように、ＡＰＤは、縦型ＡＰＤと横型ＡＰＤとに分類される。本発明において横型構造を採用しているのは以下に示す理由からである。
横型構造を採用すれば、空乏層容量が小さくなり、動作速度が高くなる。
（２）縦型ＡＰＤ及び横型ＡＰＤとも、キャリア（正孔及び電子）が電極（ｐ型電極及びｎ型電極）に向かって移動することになるが、ｐ型電極とｎ型電極とが基板表面に平行に交互に並んだ横型ＡＰＤの方が構造上、キャリアの移動距離が短くなり、動作速度が高くなる。

また、縦型ＡＰＤの場合は、ｐ型電極とｎ型電極とが基板表面に平行に交互に並ばないため、例えば、単一のｐ＋層に複数のｐ型電極が配置される場合がある。従って、ｐ型電極の真下に位置しないｐ＋層３の延在部（受光領域）の幅Ｌｐは極端に大きな値になる。これに対して、横型ＡＰＤには、交互に並んだ複数のｐ＋層３が存在し、個々のｐ＋層３におけるｐ型電極５が接触しない延在部の幅Ｌｐは縦型ＡＰＤの幅に比べると非常に小さいものとなる。

ここで、図７は、Ｌｐ幅が空乏層容量に与える影響を示した数値計算結果である。図示の通り、Ｌｐ幅が小さければ小さいほど空乏層容量が小さくなることがわかる。例えば、縦型ＡＰＤではＬｐが８μｍ程度になってしまうため空乏層容量が大きくなってしまい、動作速度は低下するものと思われる。しかしながら、実施例１〜３の説明において上述したように、Ｌｐ幅は電極５，６の幅よりも大きくする必要があるので、現時点の通常の電極作成技術を鑑みれば、本発明のｐ＋層３又はｎ＋層４のＬｐ幅の範囲は０．５〜１．５μｍが好ましい。

図８（ａ）はＬｐ幅が雪崩増幅利得−帯域幅特性に与える影響を示した数値計算結果を示し、図８（ｂ）はＬｐ幅が受光感度−帯域幅特性に与える影響を示した数値計算結果を示す。ここで、帯域幅ｆ_ＢＷは、電子及び正孔の移動時間で定まる帯域幅ｆ_ｔと、空乏層容量で定まる帯域幅ｆ_ＣＲを用いて次式のように求められる。

これらの図８（ａ）及び（ｂ）より、雪崩増幅利得や受光感度が同じ値に設定されたとしても、Ｌｐ幅をある程度小さくした方がその帯域幅ｆ_ＢＷが高い（帯域が広い）こと、つまり動作速度が高いことがわかる。特にＬｐ幅が０．５〜２．０μｍのときに帯域が最も広く（動作速度が最も高く）なることがわかる。

本発明のアバランシェフォトダイオードは、通常のＣＭＯＳプロセスを用いて他の電子回路ともにモノリシックに作製・集積可能である。その上、作製されたアバランシェフォトダイオードは１０Ｖ以下の低電圧の下で１００倍以上の雪崩増幅利得を得ることができる有望な技術であり、産業上の利用可能性を有する。

１ ｐ型基板
２ ｎウェル層（又はディープｎウェル層）
３ ｐ＋層
４ ｎ＋層
５ ｐ型電極
６ ｎ型電極
７ 絶縁層
８ ｐウェル層
１０，２０，３０ アバンランシェフォトダイオード

Claims (5)

1. ｐ型基板と、
   前記ｐ型基板の上に形成されたｎウェル層と、
   前記ｎウェル層上部に絶縁層を介して前記ｐ型基板表面に平行な横方向に交互に並んだｐ＋層及びｎ＋層と、
   前記ｐ＋層に接続されかつアノード電極に結線されたｐ型電極と、
   前記ｎ＋層に接続されかつカソード電極に結線されたｎ型電極と、を備え、かつ、
   前記ｐ＋層は前記ｐ型電極端部から前記横方向に延在し、前記ｐ＋層の幅が前記ｐ型電極の幅よりも大きいことを特徴とするアバランシェフォトダイオード。
2. 前記ｎウェル層の外側に位置する前記ｐ型基板の上部表面には、ｐ＋層と、該ｐ＋層に接続しかつ前記カソード電極に結線されたｐ型電極と、を更に備えることを特徴とする請求項１に記載のアバランシェフォトダイオード。
3. ｐ型基板と、
   前記ｐ型基板の上に形成されたｎウェル層と、
   前記ｎウェル層の上に形成されたｐウェル層と、
   前記ｐウェル層上部に絶縁層を介して前記ｐ型基板表面に平行な横方向に交互に並んだｎ＋層及びｐ＋層と、
   前記ｎ＋層に接続されかつアノード電極に結線されたｎ型電極と、
   前記ｐ＋層に接続されかつカソード電極に結線されたｐ型電極と、を備え、かつ、
   前記ｎ＋層は前記ｎ型電極端部から前記横方向に延在し、前記ｎ＋層の幅が前記ｎ型電極の幅よりも大きいことを特徴とするアバランシェフォトダイオード。
4. 前記ｐウェル層の外側に位置する前記ｎウェル層の上部表面には、ｎ＋層と、該ｎ＋層に接続しかつ前記カソード電極に結線されたｎ型電極と、を更に備え、かつ、
   前記ｎウェル層の外側に位置する前記ｐ型基板の上部表面には、ｐ＋層と、該ｐ＋層に接続しかつ前記カソード電極に結線されたｐ型電極と、を更に備えることを特徴とする請求項３に記載のアバランシェフォトダイオード。
5. 前記ｎウェル層上部に形成された前記ｐ＋層の延在部又は前記ｐウェル層上部に形成された前記ｎ＋層の延在部の幅が０．５〜１．５μｍであることを特徴とする請求項１〜４のいずれか１項に記載のアバランシェフォトダイオード。

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